CN102569204B

CN102569204B - 存储器的制造方法、存储器

Info

Publication number: CN102569204B
Application number: CN201010620995.3A
Authority: CN
Inventors: 徐伟中; 陈福刚
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-12-31
Filing date: 2010-12-31
Publication date: 2014-05-07
Anticipated expiration: 2030-12-31
Also published as: CN102569204A

Abstract

一种存储器的制造方法、存储器，所述制造方法包括：提供衬底，所述衬底上形成栅极结构；在所述栅极结构两侧的衬底上形成衬底外延层；对所述衬底外延层以及位于衬底外延层下的衬底进行掺杂，形成位线；在所述位线上形成绝缘层、在所述绝缘层和栅极结构上形成字线。所述存储器包括：衬底，依次位于衬底上的栅极结构，位于栅极结构两侧衬底上的衬底外延层，形成于所述衬底外延层和衬底中的掺杂区，位于所述衬底外延层上的绝缘层，覆盖于所述绝缘层和栅极结构上的字线。本发明减小了位线电阻。

Description

存储器的制造方法、存储器

技术领域

本发明涉及半导体制造领域，尤其涉及一种存储器的制造方法、存储器。

背景技术

随着以电子通讯技术为代表的现代高科技产业的不断发展，世界集成电路产业总产值每年以30％的速度发展。存储器是集成电路中一种重要部件，其尺寸小，密度高，在半导体领域中应用广泛。

氮化物可编程只读存储结构(NROM)是一种存储能力较高的存储器。参考图1，示出了现有技术中NROM的俯视图。所述NORM包括行排布的字线WL和列排布的位线BL，为了简化附图，只在附图中标示出了4条位线11、12、13、14，以及4条字线21、22、23、24。其中字线WL用于选通写入信息的存储单元，位线BL用于向存储单元输入写入信息。所述字线WL和位线BL交界位置处为存储单元，所述存储单元呈阵列排布。

继续参考图2，示出了图1所示NROM沿剖线AA’的剖面图，所述NROM由下至上依次包括衬底10；依次位于衬底10上的浮栅15、栅极16，其中所述浮栅15为氧化硅/氮化硅/氧化硅(ONO)复合层；位于浮栅15和栅极16两侧的衬底10中的第一位线11(第一掺杂区)、第二位线12(第二掺杂区)；以及分别位于所述第一掺杂区11和第二掺杂区12上的绝缘层17；位于绝缘层和栅极16上的字线21。NROM通过位线向存储单元写入信息时，由于氮化硅能抓住电荷，因此射入氮化硅浮栅之中的电子以高斯分布的方式集中于其浮栅的局部区域上，以实现信息存储。

由于位线电阻会成能量损耗，如何减小位线电阻成为本领域亟待解决的问题之一。

位线BL通常在形成栅极16之后，在栅极16两侧的衬底10上进行掺杂而形成的，因此，现有技术中通过减小栅极16的尺寸以增大掺杂区的面积，或者通过增加离子注入的剂量和能量，以增加掺杂区的面积。然而减小栅极16的尺寸改变存储器件的有效尺寸，增加离子注入的剂量和能量会使掺杂区水平面内尺寸变大，使掺杂区之间的距离减小，容易引起穿通电压(punch through)的产生。

更多的NORM的技术请参考公告号为CN100337324C的中国专利。

发明内容

本发明提供一种存储器的制造方法、存储器，以减小位线电阻。为解决上述问题，本发明提供一种存储器的制造方法，包括：提供衬底，所述衬底上形成栅极结构；在所述栅极结构两侧的衬底上形成衬底外延层；对所述衬底外延层以及位于衬底外延层下的衬底进行掺杂，形成位线；在所述位线上形成绝缘层、在所述绝缘层和栅极结构上形成字线。

所述衬底上形成栅极结构的步骤包括：在所述衬底上依次沉积栅极介质层和栅极层；图形化所述栅极介质层和栅极层，形成栅极电介质和栅极；形成包围所述栅极电介质和栅极的侧墙。

所述栅极介质层包括依次位于衬底上的氧化硅层、氮化硅层、氧化硅层。

在形成栅极之后，通过氧化步骤在栅极表面形成氧化层。

所述衬底外延层与衬底的材料相同，或者所述衬底外延层为衬底材料的合金。

采用化学气相沉积、或者分子束外延形成所述衬底外延层。

所述衬底外延层的厚度在5nm～110nm的范围内。

在形成衬底外延层的过程中进行原位掺杂，以形成位线，或者，在形成衬底外延层之后再进行掺杂，以形成位线。

所述衬底外延层为应力薄膜或非应力薄膜。

还包括：在所述衬底上形成栅极结构之后，于栅极结构露出的衬底中形成浅槽，在所述浅槽中形成所述衬底外延层。

相应地，本发明还提供一种存储器，包括：衬底，依次位于衬底上的栅极结构，位于栅极结构两侧衬底上的衬底外延层，位于所述衬底外延层和衬底中的位线，位于所述衬底外延层上的绝缘层，覆盖于所述绝缘层和栅极结构上的字线。

所述栅极结构两侧衬底中还形成有浅槽，所述衬底外延层还位于所述浅槽中。

所述栅极结构包括依次位于衬底上的ONO复合层、栅极、包围所述ONO复合层和栅极侧墙，

所述掺杂区两侧靠近衬底表面的区域还形成有轻掺杂区。与现有技术相比，本发明具有以下优点：

1.所述衬底外延层在不增大存储器尺寸的情况下，增大了掺杂区(位线)的面积，从而减小了位线电阻。

2.所述衬底外延层抬高了离子注入面，所述掺杂区的深度增大，而掺杂区在水平面内的尺寸变化较小，进而避免了穿通电压的产生。

附图说明

图1是现有技术NROM一实施例的示意图；

图2是图1所述NROM一实施例沿剖线AA’的剖面示意图；

图3是本发明存储器制造方法一实施方式的流程示意图；

图4至图8是本发明存储器制造方法形成的存储器一实施例的侧面示意图；

图9示出了本发明存储器一实施例的示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

为了解决背景技术中所描述的问题，本发明的发明人提供了一种存储器的制造方法。参考图3，示出了本发明存储器制造方法一实施例的流程示意图，本实施例以NROM存储器为例，所述存储器制造方法包括以下步骤：

步骤S1，提供衬底，所述衬底上形成栅极结构；

步骤S2，在所述栅极结构两侧的衬底上形成衬底外延层；

步骤S3，对所述衬底外延层以及位于衬底外延层下的衬底进行掺杂，形成位线；

步骤S4，在所述位线上形成绝缘层、在所述绝缘层和栅极结构上形成字线。

下面结合附图对上述各步骤做进一步描述。

参考图4至参考图8，示出了本发明存储器制造方法形成的存储器一实施例的示意图。

参考图4，执行步骤S1，提供衬底100，具体地，所述衬底100可以是硅、锗或者绝缘体上硅(Silicon-On-Insulator，SOI)，本实施例以P型掺杂的硅衬底为例。

在衬底形成浅沟槽物理隔离和电学隔离，以及采用离子植入方法控制器件沟道的载流子分布。

在所述衬底100上依次沉积氧化硅层、氮化硅层、氧化硅层、多晶硅层；

在所述多晶硅层上形成硬掩模图形122，具体地，本实施例中，所述硬掩模图形122的材料可以是为氮化硅。

以所述硬掩模图形122为掩模蚀刻所述多晶硅层、氧化硅层、氮化硅层、氧化硅层直至露出衬底100，其中，氧化硅层、氮化硅层、氧化硅层构成ONO复合层105，所述多晶硅层形成栅极106。在形成栅极106和ONO复合层105之后，去除硬掩模图形122。

较佳地，可以对ONO复合层105和栅极106露出的衬底100进行轻掺杂，形成轻掺杂区121。可选地，在形成轻掺杂区121之后，对所述轻掺杂区121进行退火，所述轻掺杂区121的形成可提高器件的导电性，但是本发明对所述轻掺杂步骤不作限制。

较佳地，在进行轻掺杂之前，所述制造方法还包括，对栅极106的表面进行氧化，形成氧化硅层，所述氧化硅层为保护层，用于保护栅极106在掺杂过程以及后续过程中不会受到损伤。

参考图5，继续执行步骤S1，形成保形覆盖所述栅极106、ONO复合层105和衬底100的氮化硅层，通过蚀刻去除位于衬底100底部、栅极106表面上的氮化硅层，形成包围所述栅极106和ONO复合层105的侧墙123。

在去除位于衬底100底部氮化硅层后，还可以进一步蚀刻掉10nm-100nm的衬底材料，形成浅槽，后续可在浅槽中形成衬底外延层，以提高器件的性能。

依次位于衬底上的ONO复合层105、栅极106、包围所述栅极106和ONO复合层105的侧墙123构成栅极结构。

其中，所述侧墙123可有助于后续衬底外延层的外延生长。

参考图6，执行步骤S2，在所述栅极结构两侧的衬底100上形成衬底外延层124，所述衬底外延层124通过外延方法形成，具体地，可采用化学气相沉积或者分子束外延的外延方法形成所述衬底外延层124。

本实施例中，所述衬底外延层124的材料与衬底的材料相同，均为硅，但是本发明并不限制于此，所述衬底外延层124的材料还可以是衬底材料的合金。

所述衬底外延层124可以为应力薄膜或非应力薄膜。

需要说明的是，所述衬底外延层124厚度大，可使后续形成的掺杂区的面积增大，但是衬底外延层124厚度越大会使位于衬底外延层124上的绝缘层的厚度减小，这会造成字线和位线之间信号的干扰，因此，较佳地，所述衬底外延层124的厚度在5nm-110nm范围内。对于有衬底浅槽的实施例，可选择较厚的衬底外延层124。

参考图7，执行步骤S3，对衬底外延层124以及位于衬底外延层124下的衬底100进行掺杂，形成掺杂区101，所述掺杂区101即为位线。本实施例中，采用砷离子或磷离子进行离子注入，在P型硅衬底上形成N型掺杂区101。本实施例中，由于衬底外延层124抬高了离子注入，可采用较大剂量或较大能量的注入离子，以形成深度较大的掺杂区101，以增大掺杂区101的面积，从而减小了位线电阻。

与现有技术直接对衬底进行掺杂相比，本发明中所述衬底外延层124抬高了离子注入面，通过增大掺杂区101的深度来增大掺杂区101的面积，掺杂区101在水平面内的尺寸影响较小，进而不会造成穿通电压的产生。

需要说明的是，本实施例中，没有离子注入步骤之前已形成前述氧化硅保护层，因此在离子注入的过程中，所述氧化硅保护层以及侧墙123对栅极106及ONO复合层105起到了保护作用，避免离子注入过程对栅极106的影响。

较佳地，在形成掺杂区101之后可以进行退火工艺。

参考图8，执行步骤S4，在所述掺杂区101上沉积绝缘材料，形成绝缘层107，本实施例中，所述绝缘层107的材料为氧化硅。

较佳地，在完成绝缘材料沉积之后，通过化学机械研磨技术平坦化绝缘材料直至露出栅极106，从而使所形成的绝缘层107的表面与所述栅极106的表面齐平，同时，在平坦化处理过程中去除用作保护层的氧化硅层。

在所述绝缘层107和栅极106的表面上沉积多晶硅材料，形成多晶硅层，图形化所述多晶硅层，形成位于栅极106和绝缘层107上的字线111。

至此完成了NROM的制造过程。

需要说明的是，在其他实施例中，可通过原位掺杂的方法，在形成衬底外延层的过程中进行掺杂，以形成位线，也就是说，在同一工艺步骤中形成衬底外延层124和掺杂区101，以减少工艺步骤。

本发明提供的NROM的制造方法中，在不改变存储器尺寸的情况下，增大了掺杂区(位线)的面积，从而减小了位线电阻。

本发明中通过衬底外延层抬高了离子注入面，可增大离子注入的剂量和能量增大掺杂区的面积，具体地，通过增大掺杂区的深度来增大掺杂区的面积，因此掺杂区在水平面内的尺寸影响较小，进而避免了穿通电压的产生。

相应地，本发明还提供一种存储器，参考图9，示出了本发明存储器一实施例的示意图。本实施例中，所述存储器以NROM为例。

所述NROM包括：衬底200，依次位于衬底200上的多个矩阵式排布的栅极结构，所述栅极结构包括依次位于衬底200上的ONO复合层205、栅极206、包围所述ONO复合层205和栅极206的侧墙223，位于栅极结构两侧衬底200上的衬底外延层201，形成于所述衬底外延层201和衬底200中的掺杂区(位线)221，位于所述衬底外延层201上的绝缘层207，覆盖于所述绝缘层207和栅极206上的字线211，所述字线211与掺杂区(位线)211垂直。

较佳地，在所述掺杂区211两侧靠近衬底表面的区域还形成有轻掺杂区，用于提高器件的导电性。

所述NROM包括位于衬底上的衬底外延层，在不增大存储器尺寸的情况下，增大了掺杂区(位线)的面积，从而减小了位线电阻。

此外，所述衬底外延层抬高了离子注入面，所述掺杂区的深度增大，而掺杂区在水平面内的尺寸变化较小，进而避免了穿通电压的产生。

上述实施例以NROM为例，但是本发明并不限制于此，还可以是其他具有类似结构的存储器，本领域技术人员，还可以根据上述实施例和实施方式的描述，进行相应的变形、替换和修改。

虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种存储器的制造方法，其特征在于，包括：

提供衬底，所述衬底上形成栅极结构；

在所述栅极结构两侧的衬底上形成衬底外延层；

对所述衬底外延层以及位于衬底外延层下的衬底进行掺杂，形成位线；

在所述位线上形成绝缘层、在所述绝缘层和栅极结构上形成字线。

2.如权利要求1所述的制造方法，其特征在于，所述衬底上形成栅极结构的步骤包括：在所述衬底上依次沉积栅极介质层和栅极层；图形化所述栅极介质层和栅极层，形成栅极电介质和栅极；形成包围所述栅极电介质和栅极的侧墙。

3.如权利要求2所述的制造方法，其特征在于，所述栅极介质层包括依次位于衬底上的氧化硅层、氮化硅层、氧化硅层。

4.如权利要求2所述的制造方法，其特征在于，在形成栅极之后，通过氧化步骤在栅极表面形成氧化层。

5.如权利要求1所述的制造方法，其特征在于，所述衬底外延层与衬底的材料相同，或者所述衬底外延层为衬底材料的合金。

6.如权利要求1所述的制造方法，其特征在于，采用化学气相沉积、或者分子束外延形成所述衬底外延层。

7.如权利要求1所述的制造方法，其特征在于，所述衬底外延层的厚度在5nm～110nm的范围内。

8.如权利要求1所述的制造方法，其特征在于，在形成衬底外延层的过程中进行原位掺杂，以形成位线，或者，在形成衬底外延层之后再进行掺杂，以形成位线。

9.如权利要求1所述的制造方法，其特征在于，所述衬底外延层为应力薄膜或非应力薄膜。

10.如权利要求1所述的制造方法，其特征在于，还包括：在所述衬底上形成栅极结构之后，于栅极结构露出的衬底中形成浅槽，在所述浅槽中形成所述衬底外延层。