CN1458684A - 存储器元件的制造方法 - Google Patents
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Abstract
一种存储器元件的制造方法，此方法是首先在一基底上依序形成一垫氧化层以及一罩幕层，其中罩幕层暴露出部分垫氧化层。接着，进行一离子植入步骤，以在未被罩幕层覆盖的基底中形成一埋入式位线。之后，于埋入式位线上方的垫氧化层上形成一抬升位线。紧接着，将罩幕层以及垫氧化层移除，再于基底与抬升位线的表面上形成一共形的栅氧化层。之后，于栅氧化层上形成一字符线。
Description
技术领域
本发明是有关于一种存储器元件(Memory)的制造方法，且特别是有关于一种利用抬升位线(Raised Bit Line)以改善存储器特性的方法。
背景技术
存储器，顾名思义便是用以储存资料或数据的半导体元件。在数字数据的储存上，我们通常习惯以位(Bit)来形容存储器的容量。存储器内每个用以储存数据的单元则称为存储单元(Cell)。而存储单元在数以万计的存储位中，所在的特定位置则称为地址(Address)。换言之，存储单元在存储器内，得以阵列的方式排列，每一个行与列的组合代表一个特定的存储单元地址。其中，列于同行或是同列的数个存储单元以共同的导线加以串接。
图1所示，其为公知一种存储元件的结构剖面示意图。
请参照图1，公知存储器元件的制造方法是首先在基底100上形成一栅极结构108，其中栅极结构包括一栅极导电层104以及一栅氧化层102。之后，于栅极结构108两侧的基底100中形成一埋入式位线112。之后，于埋入式位线112上方的基底100上形成一绝缘层116，用以隔离两相邻的栅极结构108。接着，于基底100上形成一字符线118，用以将相同一列的栅极结构108电性连接。
当存储器元件随着集成电路集成度的提高而逐渐缩小后，存储器元件中的埋入式位线的宽度必须随之缩小。然而，位的宽度变窄会造成其阻值的上升，使得存储单元的电流变小而导致过高的位线负载(Bit Line Loading)。若是利用增加位线的接面深度(Junction Depth)，来解决埋入式位线阻值提高的问题，非但会衍生短通道效应(ShortChannel Effect)，还会产生击穿漏电(Punch-Through Leakage)等问题。而倘若是利用高浓度的掺杂来制作浅接面的位线，借以避免因接面过深而引起的短通道效应以及击穿漏电等问题，则又会因固态溶解度的限制，而无法克服位线负载过高的问题。
发明内容
本发明的目的就是提供一种存储器元件的制造方法，以降低其位线的电阻值。
本发明的另一目的是提供一种存储器元件元件的制造方法，以使埋入式位线的接面可作浅，以避免短通道效应及击穿漏电流等问题。
本发明提出一种存储器元件的制造方法，此方法是首先在一基底上形成一垫氧化层，并且在垫氧化层上形成一氮化硅罩幕层，其中此氮化硅罩幕层暴露出部分的垫氧化层。接着，进行一离子植入步骤，以在未被氮化硅罩幕层覆盖的基底中形成一埋入式位线。在本发明中，更包括于埋入式位线的两侧形成一口袋型掺杂区。之后，在埋入式位上方的垫氧化层上形成一抬升位线，其中形成抬升位线的方法是以垫氧化层作为一晶种层，而于暴露的垫氧化层上形成一选择性磊晶层，以作为抬升位线用。紧接着，将罩幕层以及垫氧化层移除，并且在基底与抬升位线的表面上形成一共形的栅氧化层。最后，再于在栅氧化层上形成一字符线。
本发明所形成的存储器元件，由于其位线是由埋入式位线与抬升位线所构成，因此可有效的降低位线的电阻值，以避免过高的位线负载。
本发明所形成的存储器元件，由于其形成有抬升位线之故，因此可将埋入式位线的接面作浅，以避免短通道效应及击穿漏电等问题。
附图说明
图1为公知一种存储器元件的结构剖面示意图；
图2是依照本发明一较佳实施例的存储器元件的俯视图；以及
图3A至图3F是依照本发明一较佳实施例的存储器元件制造流程剖面示意图，其为图2中由I-I’的剖面示意图。
100、200：基底 102、218：栅氧化层
104：栅极导电层 108：栅极结构
112、214：埋入式位线 116：绝缘层
118、220：字符线 202：垫氧化层
204：氮化硅层 205：氮化硅罩幕层
206：光阻层 208：口袋型离子植入步骤
210：口袋型掺杂 212：离子植入步骤
216：选择性磊晶层(抬升位线) 217：位线
具体实施方式
图2所示，其为依照本发明一较佳实施例的存储器元件的俯视图；图3A至图3F所示，其为依照本发明一较佳实施例的存储器元件的制造流程剖面示意图，其为图2中由I-I’的剖面示意图。
请参照图2与图3A，首先在一基底200上形成一垫氧化层202，其中垫氧化层202的厚度例如是100埃至300埃，较佳的是200埃左右。之后，在垫氧化层202上形成一氮化硅层204，其中氮化硅层204的厚度例如是400埃至600埃，较佳的是500埃左右。接着，在氮化硅层204上形成一图案化的光阻层206，暴露出预定形成埋入式位线之处。
之后，请参照图3B，以光阻层206为一蚀刻罩幕，图案化氮化硅层204，以形成氮化硅罩幕层205，暴露出部分垫氧化层202。
然后，请参照图3C，以氮化硅罩幕层205为一离子植入罩幕，进行一口袋型离子植入步骤208以及一离子植入步骤212，以分别于基底200中形成一口袋型掺杂区210以及一埋入式位线214。其中，埋入式位线214为一浅接面埋入式位线。
其中，口袋型离子植入步骤208的一离子植入能量例如是40keV左右，口袋型离子植入步骤208的一离子植入剂量例如是4×1013/cm2左右，且口袋型离子植入步骤208的一植入角度例如是45度左右。
而形成埋入式位线的离子植入步骤212的一离子植入能量例如是2keV左右，且离子植入步骤212的一离子植入剂量例如是1.5×1015/cm2左右。
接着，请参照图3D，在暴露的垫氧化层202上形成一选择性磊晶层216，其中选择性磊晶层216是以垫氧化层202作为一晶种层而形成。此选择性磊晶层作为一抬升位线之用，也就是本发明的存储器元件的位线217是由埋入式位线214与抬升位线216所构成。
之后，请参照图3E，将氮化硅罩幕层205与垫氧化层202移除。
接着，请参照图3F，在基底200与选择性磊晶层216的表面形成一共形的栅氧化层218。并且在栅氧化层218上形成一字符线220。其中，字符线的材质例如是多晶硅。如此，即完成一存储器元件的制作。
由于本发明的存储器元件，其位线217是由埋入式位线214以及抬升位线216所构成。因此，虽埋入式位线214的尺寸随着元件尺寸的缩小而缩减，但由于有抬升位线216的形成，因此可解决位线阻值升高的问题。另外，由于抬升位线216的形成可解决位线阻值升高的问题，因此本发明的埋入式位线214的接面可以作浅，以避免短通道效应以及击穿电流等问题。
综合以上所述，本发明具有下列优点：
1.本发明存储器元件的制造方法，可有效的降低位线的电阻值，以避免过高的位线负载。
2.本发明存储器元件的制造方法，可将埋入式位线的接面作浅，以避免位线产生短通道效应及击穿漏电等问题。
Claims (16)
1.一种存储器元件的制造方法，其特征是，该方法包括：
在一基底上形成一垫氧化层；
在该垫氧化层上形成一罩幕层，暴露出部分该垫氧化层；
进行一离子植入步骤，以在未被该罩幕层覆盖的该基底中形成一埋入式位线；
在该埋入式位线上方的该垫氧化层上形成一抬升位线；
移除该罩幕层以及该垫氧化层；
在该基底与该抬升位线的表面上形成一共形的栅氧化层；以及
在该栅氧化层上形成一字符线。
2.如权利要求1所述的存储器元件的制造方法，其特征是，该抬升位线包括一选择性磊晶层。
3.如权利要求2所述的存储器元件的制造方法，其特征是，形成该选择性磊晶层的方法是利用该垫氧化层为一晶种层而形成。
4.如权利要求1所述的存储器元件的制造方法，其特征是，该离子植入法的一离子植入能量为2keV，且该离子植入法的一离子植入剂量为1.5×1015/cm2。
5.如权利要求1所述的存储器元件的制造方法，其特征是，该埋入式位线为一浅接面埋入式位线。
6.如权利要求1所述的存储器元件的制造方法，其特征是，该方法更包括进行一口袋型离子植入步骤，以在该埋入式位线的两侧形成一口袋型掺杂区。
7.如权利要求6所述的存储器元件的制造方法，其特征是，口袋型离子植入步骤的一植入能量为40keV，该口袋型离子植入步骤的一植入剂量为4×1013/cm2，且该口袋型离子植入步骤的一植入角度为45度。
8.如权利要求1所述的存储器元件的制造方法，其特征是，该罩幕层的材质包括氮化硅。
9.如权利要求1所述的存储器元件的制造方法，其特征是，该罩幕层的厚度为400埃至600埃。
10.如权利要求1所述的存储器元件的制造方法，其特征是，该垫氧化层的厚度为100埃至300埃。
11.如权利要求1所述的存储器元件的制造方法，其特征是，该字符线的材质包括多晶硅。
12.一种存储器元件的抬升位线的制造方法，其特征是，该方法包括：
在一基底上形成一晶种层；
在该晶种层上形成一罩幕层，暴露出部分该晶种层；
在暴露的该晶种层上形成一选择性磊晶层，以作为一抬升位线；以及
移除该罩幕层以及该晶种层。
13.如权利要求12所述的存储器元件的抬升位线的制造方法，其特征是，该罩幕层的材质包括氮化硅。
14.如权利要求12所述的存储器元件的抬升位线的制造方法，其特征是，该罩幕层的厚度为400埃至600埃。
15.如权利要求12所述的存储器元件的抬升位线的制造方法，其特征是，该晶种层包括一垫氧化层。
16.如权利要求12所述的存储器元件的抬升位线的制造方法，其特征是，该晶种层的厚度为100埃至300埃。
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