CN104952801A - 半导体器件及其形成方法 - Google Patents
半导体器件及其形成方法 Download PDFInfo
- Publication number
- CN104952801A CN104952801A CN201410113737.4A CN201410113737A CN104952801A CN 104952801 A CN104952801 A CN 104952801A CN 201410113737 A CN201410113737 A CN 201410113737A CN 104952801 A CN104952801 A CN 104952801A
- Authority
- CN
- China
- Prior art keywords
- grid structure
- peripheral circuit
- layer
- grid
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title claims abstract description 38
- 230000015572 biosynthetic process Effects 0.000 title claims abstract description 29
- 230000002093 peripheral effect Effects 0.000 claims abstract description 72
- 229910052751 metal Inorganic materials 0.000 claims abstract description 43
- 239000002184 metal Substances 0.000 claims abstract description 43
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 23
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000010410 layer Substances 0.000 claims description 123
- 230000004888 barrier function Effects 0.000 claims description 45
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 41
- 229920005591 polysilicon Polymers 0.000 claims description 41
- 239000011229 interlayer Substances 0.000 claims description 37
- 238000000227 grinding Methods 0.000 claims description 17
- 238000009413 insulation Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 8
- 238000007667 floating Methods 0.000 claims description 7
- 230000005641 tunneling Effects 0.000 claims description 7
- 238000000231 atomic layer deposition Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 4
- 229910001362 Ta alloys Inorganic materials 0.000 claims description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- PCLURTMBFDTLSK-UHFFFAOYSA-N nickel platinum Chemical compound [Ni].[Pt] PCLURTMBFDTLSK-UHFFFAOYSA-N 0.000 claims description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000003860 storage Methods 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005554 pickling Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
一种半导体器件及其形成方法。本发明通过在同一半导体衬底上同时制作位于存储单元区的非易失性存储器以及位于外围电路区的晶体管，其中，存储单元区的栅极结构的密度大于外围电路区的栅极结构的密度，在制作过程中，暴露出存储单元区与外围电路区的栅极结构顶部及部分侧壁，并通过暴露的顶部及侧壁，形成包含金属硅化物的栅极结构，从而同时降低位于存储单元区的非易失性存储器控制栅极的接触电阻以及位于外围电路区的晶体管栅极的接触电阻，借此降低非易失性存储器的读写电流，以及外围电路区的晶体管的读写电流。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种集成非易失性存储器与外围电路的半导体器件及其形成方法。
背景技术
非易失性存储器，由于其在不通电时仍能保存数据，因而作为一种存储元件广泛地用于只读存储器、快闪存储器、光盘、磁盘等装置中。
在制作非易失性存储器时，除了用于制作存储数据的存储单元外，还需在临近区域上制作用于控制存储的外围电路。
近年来，随着小型化的发展，非易失性存储器的关键尺寸越来越小，这造成非易失性存储器需较大的读写电流，上述较大读写电流易干扰其它半导体器件且不利于降低能耗。
基于此，本发明提供一种新的集成非易失性存储器与外围电路的半导体器件及其形成方法，以降低非易失性存储器的读写电流，同时降低外围电路区的晶体管的读写电流。
发明内容
本发明实现的目的是降低非易失性存储器的读写电流，同时降低外围电路区的晶体管的读写电流。
为实现上述目的，本发明的一方面提供一种半导体器件的形成方法，包括：
提供半导体衬底，包括存储单元区与外围电路区，在所述半导体衬底自下而上依次形成第一绝缘层、第一多晶硅层以及第二绝缘层，刻蚀去除部分外围电路区的第二绝缘层，其中，所述存储单元区的第一绝缘层、第一多晶硅层以及第二绝缘层分别用于形成非易失性存储器的隧穿绝缘层、浮置栅极以及栅间介电层，所述外围电路区的第一绝缘层、第一多晶硅层分别用于形成该区晶体管的栅绝缘层、第一部分栅极；
在所述半导体衬底上形成第二多晶硅层，所述存储单元区的第二多晶硅层用于形成非易失性存储器的控制栅极，所述外围电路区的第二多晶硅层部分与所述第一多晶硅层直接接触，用于形成该区晶体管的第二部分栅极；
刻蚀所述存储单元区与外围电路区的第一绝缘层、第一多晶硅层、第二绝缘层以及第二多晶硅层，分别形成多个分立的栅极结构；其中，存储单元区的栅极结构的密度大于外围电路区的栅极结构的密度；
在所述分立的栅极结构之间的间隙内填入第一层间介质层，所述第一层间介质层填满所述存储单元区的栅极结构之间的间隙；
在所述第一层间介质层上形成研磨终止层，采用第二层间介质层填满剩余的栅极结构之间的间隙，化学机械研磨第二层间介质层直至停止在研磨终止层；
去除研磨终止层、部分厚度的第一层间介质层以及部分厚度的第二层间介质层，使得存储单元区与外围电路区的栅极结构顶部及部分侧壁暴露出来；
在暴露出来的栅极结构顶部及侧壁形成金属层，并进行硅化，形成包含金属硅化物的栅极结构。
可选地，存储单元区的栅极结构的关键尺寸小于外围电路区的栅极结构的关键尺寸。
可选地，所述第二绝缘层为氧化层-氮化层-氧化层的三层结构。
可选地，去除研磨终止层、部分厚度的第一层间介质层以及部分厚度的第二层间介质层采用湿法去除。
可选地，去除研磨终止层、部分厚度的第一层间介质层以及部分厚度的第二层间介质层采用回蚀法。
可选地，去除研磨终止层、部分厚度的第一层间介质层以及部分厚度的第二层间介质层后，存储单元区的控制栅极的1/3至3/4厚度的侧壁暴露出来。
可选地，在暴露出来的栅极结构顶部及侧壁形成金属层是通过在半导体衬底上沉积金属层实现的。
可选地，所述金属层沉积采用原子层沉积法。
可选地，金属层的材质是氮化钽、氮化钛、或镍铂的合金。
可选地，硅化后，所述存储单元区的栅极结构全部为金属硅化物，所述外围电路区的栅极结构的外表面为金属硅化物。
可选地，刻蚀去除部分外围电路区的第二绝缘层时，保留该区预定形成晶体管栅极结构部分区域的第二绝缘层。
此外，本发明的另一方面提供一种半导体器件，包括：
具有存储单元区与外围电路区的半导体衬底；
形成在所述存储单元区的非易失性存储器与外围电路区的晶体管，所述非易失性存储器与所述晶体管分别具有多个高度相等的分立的栅极结构，所述栅极结构包含金属硅化物。
可选地，存储单元区的栅极结构的关键尺寸小于外围电路区的栅极结构的关键尺寸；所述存储单元区的栅极结构包括：隧穿绝缘层、浮置栅极、栅间介电层、以及控制栅极，自顶部1/3至3/4厚度的控制栅极为金属硅化物；所述外围电路区的栅极结构包括：栅绝缘层、以及第一部分栅极与第二部分栅极形成的栅极，自顶部1/3至3/4厚度的第二栅极外表面为金属硅化物。
与现有技术相比，本发明的技术方案具有以下优点：1）本发明通过在同一半导体衬底上同时制作位于存储单元区的非易失性存储器以及位于外围电路区的晶体管，其中，存储单元区的栅极结构的密度大于外围电路区的栅极结构的密度，在制作过程中，暴露出存储单元区与外围电路区的栅极结构顶部及部分侧壁，并通过暴露的顶部及侧壁，形成包含金属硅化物的栅极结构，从而同时降低位于存储单元区的非易失性存储器控制栅极的接触电阻以及位于外围电路区的晶体管栅极的接触电阻，借此降低非易失性存储器的读写电流，以及外围电路区的晶体管的读写电流。
2）可选方案中，存储单元区的栅极结构的关键尺寸小于外围电路区的栅极结构的关键尺寸，因而在存储单元区与外围电路区的栅极结构顶部及部分侧壁沉积均等厚度的金属层，并进行硅化时，存储单元区的控制栅极全部被硅化，外围电路区的栅极结构表面部分被硅化。
附图说明
图1至图7是本发明一个实施例的集成非易失性存储器与外围电路的半导体器件在制作过程中的结构示意图；
图8是图1至图7制作完成后的集成非易失性存储器与外围电路的半导体器件的结构示意图。
具体实施方式
如背景技术中所述，随着小型化的发展，非易失性存储器的关键尺寸越来越小，这造成非易失性存储器所需的读写电流越来越大，经过分析，上述问题产生的原因是：控制栅极接触电阻越来越大。基于上述分析，本发明提出在同一半导体衬底上同时制作位于存储单元区的非易失性存储器以及位于外围电路区的晶体管过程中，暴露出存储单元区与外围电路区的栅极结构顶部及部分侧壁，并通过暴露的顶部及侧壁，形成包含金属硅化物的栅极结构，从而同时降低位于存储单元区的非易失性存储器控制栅极的接触电阻以及位于外围电路区的晶体管栅极的接触电阻，借此降低非易失性存储器的读写电流，以及外围电路区的晶体管的读写电流。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图7是本发明一个实施例的集成非易失性存储器与外围电路的半导体器件在制作过程中的结构示意图。图8是图1至图7制作完成后的半导体器件的示意图。以下结合图1至图8，详细介绍集成非易失性存储器与外围电路的半导体器件的一种形成方法及形成的半导体器件。
首先介绍形成方法。参照图1所示，首先，提供半导体衬底10，该半导体衬底10包括存储单元区Ⅰ与外围电路区Ⅱ，在所述半导体衬底10自下而上依次形成第一绝缘层11、第一多晶硅层12以及第二绝缘层13，刻蚀去除部分外围电路区Ⅱ的第二绝缘层13。
存储单元区Ⅰ的第一绝缘层11、第一多晶硅层12以及第二绝缘层13分别用于形成非易失性存储器的隧穿绝缘层、浮置栅极以及栅间介电层，所述外围电路区Ⅱ的第一绝缘层11、第一多晶硅层12分别用于形成该区晶体管的栅绝缘层、第一部分栅极。
上述半导体衬底10可以选用现有的半导体材料，例如硅、锗、绝缘体上硅（SOI）等。第一绝缘层11、第一多晶硅层12以及第二绝缘层13的材质以及形成工艺分别可以选用现有的形成非易失性存储器的隧穿绝缘层、浮置栅极以及栅间介电层的材质及形成工艺。其中，第一绝缘层11例如为氧化硅，第二绝缘层13例如为氧化层-氮化层-氧化层的三层结构。
刻蚀去除外围电路区Ⅱ的第二绝缘层13的目的是暴露出预定形成晶体管栅极区域的第一多晶硅层12，使得该第一多晶硅层12与后续形成在其上的第二多晶硅层14（参照图3所示）一起构成该区晶体管的栅极。需要说明的是，本步骤在实施过程中，可以完全去除预定形成晶体管栅极结构区域的第一多晶硅层12，也可以保留预定形成晶体管栅极结构的区域中边缘区域的第二绝缘层13（如图1所示）。
接着，参照图2所示，在所述半导体衬底10上形成第二多晶硅层14，所述存储单元区Ⅰ的第二多晶硅层14用于形成非易失性存储器的控制栅极，所述外围电路区Ⅱ的第二多晶硅层14部分与所述第一多晶硅层12直接接触，用于形成该区晶体管的第二部分栅极。
第二多晶硅层14的材质以及形成工艺分别可以选用现有的形成非易失性存储器的控制栅极的材质及形成工艺。
然后，参照图3所示，刻蚀所述存储单元区Ⅰ与外围电路区Ⅱ的第一绝缘层11、第一多晶硅层12、第二绝缘层13以及第二多晶硅层14，分别形成多个分立的栅极结构；其中，存储单元区Ⅰ的栅极结构的密度大于外围电路区Ⅱ的栅极结构的密度。
本步骤形成分立栅极结构的工艺可以为光刻、刻蚀法。
需要说明的是，保留预定形成晶体管栅极结构的区域中边缘区域的第二绝缘层13，可以使得在同一刻蚀条件下，存储单元区Ⅰ的第二多晶硅层14、第二绝缘层13、第一多晶硅层12以及第一绝缘层11自上而下被刻蚀时，外围电路区Ⅱ的第二多晶硅层14、第二绝缘层13、第一多晶硅层12以及第一绝缘层11也自上而下被刻蚀。上述方案相对于存储单元区Ⅰ的第二多晶硅层14、第二绝缘层13、第一多晶硅层12以及第一绝缘层11自上而下被刻蚀时，外围电路区Ⅱ只有第二多晶硅层14、第一多晶硅层12以及第一绝缘层11被刻蚀的情况，有利于简化刻蚀工艺。
本步骤制作完毕后，可以以分立的栅极结构为掩膜制作源漏区，在此不再赘述。
参照图4所示，在所述分立的栅极结构之间的间隙内填入第一层间介质层15，所述第一层间介质层15填满所述存储单元区Ⅰ的栅极结构之间的间隙。
上述第一层间介质层15可以选用现有的绝缘材质，例如氧化硅。由于存储单元区Ⅰ的栅极结构的密度大于外围电路区Ⅱ的栅极结构的密度，因而本步骤制作完毕后，存储单元区Ⅰ的栅极结构之间的间隙被填满，而存储单元区Ⅰ的栅极结构与外围电路区Ⅱ栅极结构之间、以及外围电路区Ⅱ的分立栅极结构之间的间隙并未填满。
之后，参照图5所示，在所述第一层间介质层15上形成研磨终止层16，采用第二层间介质层17填满剩余的栅极结构之间的间隙，化学机械研磨第二层间介质层17直至停止在研磨终止层16。
研磨终止层16的材质例如可以为氮化硅、氮氧化硅等，第二层间介质层17的材质例如可以为氧化硅。
参照图6所示，去除研磨终止层16、部分厚度的第一层间介质层15以及部分厚度的第二层间介质层17，使得存储单元区Ⅰ与外围电路区Ⅱ的栅极结构顶部及部分侧壁暴露出来。
本步骤中，去除研磨终止层16、部分厚度的第一层间介质层15以及部分厚度的第二层间介质层17可以采用湿法去除，例如HF酸与磷酸的混合溶液，也可以采用回蚀法（Etch Back），即无掩膜板刻蚀，刻蚀气体例如为含氟气体，CF4等。
需要说明的是，为满足非易失性存储器正常工作的条件，本步骤执行完毕后，存储单元区Ⅰ的控制栅极的部分侧壁暴露出来，换言之，不得去除至第二绝缘层13（对应栅间介电层）暴露出来，优选地，本步骤执行完毕后，1/3至3/4厚度的控制栅极的侧壁暴露出来。
参照图7所示，在暴露出来的栅极结构顶部及侧壁形成金属层18，并进行硅化，形成如图8所示的包含金属硅化物19的栅极结构。
本步骤中，在暴露出来的栅极结构顶部及侧壁形成金属层18是通过在半导体衬底上沉积金属层18实现的，也可以采用现有的其它工艺。为精确控制金属层18的沉积厚度，本步骤采用原子层沉积法（ALD）在导体衬底上沉积金属层18。其它实施例中，金属层18也可以采用现有的其它工艺形成，例如物理气相沉积法（PVD）。
上述金属层18的材质例如为氮化钽、氮化钛、或镍铂的合金。
上述硅化可以通过快速热退火工艺实现。
硅化完成后，衬底上多余的金属可以采用酸洗去除。
本步骤沉积的金属层18的厚度可以根据实际需要进行选择，可以理解的是，存储单元区Ⅰ的栅极结构，具体地，控制栅极具有金属硅化物，可以降低其接触电阻，同时，外围电路区Ⅱ的栅极结构，具体地，第二部分栅极具有金属硅化物，也可以降低该晶体管的接触电阻。本实施例中，由于存储单元区Ⅰ的栅极结构的关键尺寸小于外围电路区Ⅱ的栅极结构的关键尺寸，因而本步骤硅化后，优选使得所述存储单元区Ⅰ的栅极结构全部为金属硅化物19，所述外围电路区Ⅱ的栅极结构的外表面为金属硅化物19。
至此，本实施例形成了一种半导体器件，参照图8所示，包括：
具有存储单元区Ⅰ与外围电路区Ⅱ的半导体衬底10；
形成在所述存储单元区Ⅰ的非易失性存储器与外围电路区Ⅱ的晶体管，所述非易失性存储器与所述晶体管分别具有多个高度相等的分立的栅极结构，所述栅极结构包含金属硅化物19。
具体地，存储单元区Ⅰ的栅极结构的关键尺寸小于外围电路区Ⅱ的栅极结构的关键尺寸；所述存储单元区的栅极结构Ⅰ包括：隧穿绝缘层、浮置栅极、栅间介电层、以及控制栅极，自顶部1/3至3/4厚度的控制栅极为金属硅化物；所述外围电路区Ⅱ的栅极结构包括：栅绝缘层、以及第一部分栅极与第二部分栅极形成的栅极，自顶部1/3至3/4厚度的第二栅极外表面为金属硅化物。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (13)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，包括存储单元区与外围电路区，在所述半导体衬底自下而上依次形成第一绝缘层、第一多晶硅层以及第二绝缘层，刻蚀去除部分外围电路区的第二绝缘层，其中，所述存储单元区的第一绝缘层、第一多晶硅层以及第二绝缘层分别用于形成非易失性存储器的隧穿绝缘层、浮置栅极以及栅间介电层，所述外围电路区的第一绝缘层、第一多晶硅层分别用于形成该区晶体管的栅绝缘层、第一部分栅极；
在所述半导体衬底上形成第二多晶硅层，所述存储单元区的第二多晶硅层用于形成非易失性存储器的控制栅极，所述外围电路区的第二多晶硅层部分与所述第一多晶硅层直接接触，用于形成该区晶体管的第二部分栅极；
刻蚀所述存储单元区与外围电路区的第一绝缘层、第一多晶硅层、第二绝缘层以及第二多晶硅层，分别形成多个分立的栅极结构；其中，存储单元区的栅极结构的密度大于外围电路区的栅极结构的密度；
在所述分立的栅极结构之间的间隙内填入第一层间介质层，所述第一层间介质层填满所述存储单元区的栅极结构之间的间隙；
在所述第一层间介质层上形成研磨终止层，采用第二层间介质层填满剩余的栅极结构之间的间隙，化学机械研磨第二层间介质层直至停止在研磨终止层；
去除研磨终止层、部分厚度的第一层间介质层以及部分厚度的第二层间介质层，使得存储单元区与外围电路区的栅极结构顶部及部分侧壁暴露出来；
在暴露出来的栅极结构顶部及侧壁形成金属层，并进行硅化，形成包含金属硅化物的栅极结构。
2.根据权利要求1所述的形成方法，其特征在于，存储单元区的栅极结构的关键尺寸小于外围电路区的栅极结构的关键尺寸。
3.根据权利要求1所述的形成方法，其特征在于，所述第二绝缘层为氧化层-氮化层-氧化层的三层结构。
4.根据权利要求1所述的形成方法，其特征在于，去除研磨终止层、部分厚度的第一层间介质层以及部分厚度的第二层间介质层采用湿法去除。
5.根据权利要求1所述的形成方法，其特征在于，去除研磨终止层、部分厚度的第一层间介质层以及部分厚度的第二层间介质层采用回蚀法。
6.根据权利要求1所述的形成方法，其特征在于，去除研磨终止层、部分厚度的第一层间介质层以及部分厚度的第二层间介质层后，存储单元区的控制栅极的1/3至3/4厚度的侧壁暴露出来。
7.根据权利要求1所述的形成方法，其特征在于，在暴露出来的栅极结构顶部及侧壁形成金属层是通过在半导体衬底上沉积金属层实现的。
8.根据权利要求7所述的形成方法，其特征在于，所述金属层沉积采用原子层沉积法。
9.根据权利要求1或7所述的形成方法，其特征在于，金属层的材质是氮化钽、氮化钛、或镍铂的合金。
10.根据权利要求2所述的形成方法，其特征在于，硅化后，所述存储单元区的栅极结构全部为金属硅化物，所述外围电路区的栅极结构的外表面为金属硅化物。
11.根据权利要求1所述的形成方法，其特征在于，刻蚀去除部分外围电路区的第二绝缘层时，保留预定形成晶体管栅极结构的区域中边缘区域的第二绝缘层。
12.一种半导体器件，其特征在于，包括：
具有存储单元区与外围电路区的半导体衬底；
形成在所述存储单元区的非易失性存储器与外围电路区的晶体管，所述非易失性存储器与所述晶体管分别具有多个高度相等的分立的栅极结构，所述栅极结构包含金属硅化物。
13.根据权利要求12所述半导体器件，其特征在于，存储单元区的栅极结构的关键尺寸小于外围电路区的栅极结构的关键尺寸；所述存储单元区的栅极结构包括：隧穿绝缘层、浮置栅极、栅间介电层、以及控制栅极，自顶部1/3至3/4厚度的控制栅极为金属硅化物；所述外围电路区的栅极结构包括：栅绝缘层、以及第一部分栅极与第二部分栅极形成的栅极，自顶部1/3至3/4厚度的第二栅极外表面为金属硅化物。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410113737.4A CN104952801B (zh) | 2014-03-25 | 2014-03-25 | 半导体器件及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410113737.4A CN104952801B (zh) | 2014-03-25 | 2014-03-25 | 半导体器件及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104952801A true CN104952801A (zh) | 2015-09-30 |
| CN104952801B CN104952801B (zh) | 2018-03-30 |
Family
ID=54167363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410113737.4A Active CN104952801B (zh) | 2014-03-25 | 2014-03-25 | 半导体器件及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104952801B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110061007A (zh) * | 2018-01-18 | 2019-07-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN111129020A (zh) * | 2019-12-27 | 2020-05-08 | 华虹半导体(无锡)有限公司 | 闪存器件的制作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009212158A (ja) * | 2008-02-29 | 2009-09-17 | Toshiba Corp | 不揮発性半導体メモリ、及び不揮発性半導体メモリの製造方法 |
| JP2010040753A (ja) * | 2008-08-05 | 2010-02-18 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| US20130207175A1 (en) * | 2011-08-23 | 2013-08-15 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device and method of manufacturing the same |
-
2014
- 2014-03-25 CN CN201410113737.4A patent/CN104952801B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009212158A (ja) * | 2008-02-29 | 2009-09-17 | Toshiba Corp | 不揮発性半導体メモリ、及び不揮発性半導体メモリの製造方法 |
| JP2010040753A (ja) * | 2008-08-05 | 2010-02-18 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| US20130207175A1 (en) * | 2011-08-23 | 2013-08-15 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device and method of manufacturing the same |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110061007A (zh) * | 2018-01-18 | 2019-07-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN110061007B (zh) * | 2018-01-18 | 2021-06-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN111129020A (zh) * | 2019-12-27 | 2020-05-08 | 华虹半导体(无锡)有限公司 | 闪存器件的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104952801B (zh) | 2018-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7345568B2 (ja) | ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法 | |
| CN109196649A (zh) | 将finfet cmos器件与嵌入式非易失性存储器单元集成的方法 | |
| CN108243625A (zh) | 具有金属栅极的分裂栅极非易失性闪存存储器单元及其制造方法 | |
| JP6355139B2 (ja) | 自己整合された浮遊ゲートおよび制御ゲートを有するメモリ構造体および関連する方法 | |
| US10269823B2 (en) | Flash memory semiconductor device | |
| CN104091803A (zh) | 分离栅极式存储器、半导体器件及其制作方法 | |
| KR102655098B1 (ko) | 소스 구조를 갖는 3차원 메모리 디바이스 및 이를 형성하기 위한 방법들 | |
| US10692981B2 (en) | Memory device and manufacturing method thereof | |
| CN106356374A (zh) | 快闪存储器及其制作方法 | |
| CN103065952B (zh) | 非易失性存储器件及其制造方法 | |
| KR101935007B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| EP3163606A1 (en) | Flash memory and fabricating method thereof | |
| JP2009010088A (ja) | 半導体装置とその製造方法 | |
| KR20130134139A (ko) | 반도체 소자 및 그 형성 방법 | |
| KR20130134140A (ko) | 반도체 장치 및 그 제조방법 | |
| KR20150007520A (ko) | 상변화 메모리 장치 및 그의 제조방법 | |
| US7510955B2 (en) | Method of fabricating multi-fin field effect transistor | |
| CN103811307B (zh) | 半导体器件及其形成方法 | |
| TWI602264B (zh) | 動態隨機存取記憶體的主動區接觸窗及其製造方法 | |
| KR20140148068A (ko) | 상변화 메모리 장치 및 그의 제조방법 | |
| US20100052036A1 (en) | Memory device and manufacturing method thereof, and semiconductor device | |
| CN104952801A (zh) | 半导体器件及其形成方法 | |
| CN108735751A (zh) | 一种浮栅存储单元及其制备方法 | |
| CN106206446B (zh) | 嵌入逻辑电路的快闪存储器的制作方法 | |
| KR20120128518A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |