DE112014006222T9 - Verfahren zum Integrieren von SONOS- in CMOS-Fluss - Google Patents

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Abstract

Es werden Verfahren zum Ausbilden von Speicherzellen, die Nichtflüchtigen-Speicher(NVM)- und MOS-Transistoren einschließen, beschrieben. In einer Ausführungsform schließt das Verfahren Folgendes ein: Anordnen und Strukturieren einer Gate-Schicht über einem dielektrischen Stapel auf einem Substrat, um ein Gate eines NVM-Transistors auszubilden, wobei der dielektrische Stapel eine Tunnelungsschicht, die über einer Oberfläche des Substrats liegt, eine Ladungseinfangschicht, die über der Tunnelungsschicht liegt, und eine Blockierungsschicht, die über der Ladungseinfangschicht liegt, einschließt; Ausbilden einer Maske, die Source- und Drain-Regionen (S/D-Regionen) des NVM-Transistors exponiert; Ätzen des dielektrischen Stapels durch die Maske, um den dielektrischen Stapel durch Entfernen der Blockierungsschicht und mindestens eines ersten Abschnitts der Ladungseinfangschicht in S/D-Regionen des NVM-Transistors dünner zu machen; und Implantieren von Dotierstoffen in S/D-Regionen des NVM-Transistors durch den dünner gemachten dielektrischen Stapel, um einen leicht dotierten Drain neben dem Gate des NVM-Transistors auszubilden.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung ist eine Fortsetzungsanmeldung von US-Patentanmeldung Ser.-Nr. 14/305,137, eingereicht am 16. Juni 2014, die Prioritätsrecht nach 35 U.S.C. 119(e) aus der vorläufigen US-Patentanmeldung Ser.-Nr. 61/929,723, eingereicht am 21. Januar 2014, die hier durch Bezugnahme einbezogen ist, beansprucht.
  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung betrifft allgemein Halbleitervorrichtungen und insbesondere Speicherzellen, die eingebettete oder integral ausgebildete SONOS-basierte Nichtflüchtigen-Speicher(NVM, non-volatile memory)-Transistoren und Metall-Oxid-Halbleiter(MOS, metal-oxide-semiconductor)-Transistoren einschließen, und Verfahren zu ihrer Herstellung.
  • STAND DER TECHNIK
  • Für viele Anwendungen, wie etwa System-on-chip(SOC)-Architektur, ist es wünschenswert, Logikvorrichtungen und Schnittstellenschaltungen basierend auf Metall-Oxid-Halbleiter(MOS, metal-oxidesemiconductor)-Feldeffekttransistoren und Nichtflüchtigen-Speicher(NVM, non-volatile memory)-Vorrichtungen auf einem einzelnen Chip oder Substrat zu integrieren. MOS-Transistoren werden typischerweise unter Verwendung eines Standard- oder Grund-Komplementär-Metall-Oxid-Halbleiter(CMOS, complimentary-metal-oxide-semiconductor)-Prozessflusses hergestellt. NVM-Vorrichtungen können Silizium-Oxid-Nitrid-Oxid-Silizium-Halbleiter(SONOS)-basierte Transistoren einschließen, einschließlich Ladungseinfangs-Gate-Stapel, wobei eine gespeicherte oder eingefangene Ladung eine Schwellenspannung eines Nichtflüchtigen-Speicher-Transistors ändert, um Informationen als Logik 1 oder 0 zu speichern. Die Integration dieser unähnlichen Transistoren in SOC-Architektur ist eine Herausforderung und wird sogar noch problematischer, wenn die Transistoren auf kleinere Geometrien skaliert werden.
  • ÜBERSICHT
  • Es werden Verfahren zum Ausbilden von Speicherzellen, die Nichtflüchtigen-Speicher(NVM)- und MOS-Transistoren einschließen, beschrieben. In einer Ausführungsform schließt das Verfahren Folgendes ein: Anordnen und Strukturieren einer Gate-Schicht über einem dielektrischen Stapel auf einem Substrat, um ein Gate eines NVM-Transistors auszubilden, wobei der dielektrische Stapel eine Tunnelungsschicht, die über einer Oberfläche des Substrats liegt, eine Ladungseinfangschicht, die über der Tunnelungsschicht liegt, und eine Blockierungsschicht, die über der Ladungseinfangschicht liegt, einschließt; Ausbilden einer Maske, die Source- und Drain-Regionen (S/D-Regionen) des NVM-Transistors exponiert; Ätzen des dielektrischen Stapels durch die Maske, um den dielektrischen Stapel durch Entfernen der Blockierungsschicht und mindestens eines ersten Abschnitts der Ladungseinfangschicht in S/D-Regionen des NVM-Transistors zu dünner zu machen; und Implantieren von Dotierstoffen in S/D-Regionen des NVM-Transistors durch den dünner gemachten dielektrischen Stapel, um einen leicht dotierten Drain neben dem Gate des NVM-Transistors auszubilden.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Ausführungsformen der vorliegenden Erfindung werden anhand der nachfolgenden detaillierten Beschreibung und der beigefügten Zeichnungen und den angehängten unten bereitgestellten Patentansprüchen in vollerem Umfang verstanden werden, wobei:
  • 1 ein Ablaufdiagramm ist, das eine Ausführungsform eines Verfahrens zur Herstellung einer Speicherzelle illustriert, die einen Nichtflüchtigen-Speicher(NVM, non-volatile memory)-Transistor und Metall-Oxid-Halbleiter(MOS, metal-oxide-semiconductor)-Transistor einschließt, das das Entfernen oder Dünnermachen eines dielektrischen Stapels in Source- und Drain-Regionen des NVM-Transistors vor dem Ausbilden eines leicht dotierten Drains (LDD) neben einem Gate des NVM-Transistors unter Verwendung einer NVM-LDD-Maske einschließt;
  • 2A–2R Blockdiagramme sind, die Querschnittsansichten eines Abschnitts einer Speicherzelle während der Herstellung der Speicherzelle gemäß dem Verfahren von 1 illustrieren;
  • 3 ein Ablaufdiagramm ist, das eine andere Ausführungsform eines Verfahrens zur Herstellung einer Speicherzelle, die einen NVM-Transistor und MOS-Transistor einschließt, unter Verwendung einer NVM-LDD-Maske illustriert und das das Ausbilden eines ersten Abstandsrings vor dem Ausbilden eines LDD neben einem Gate des NVM-Transistors einschließt;
  • 4A–4G Blockdiagramme sind, die Querschnittsansichten eines Abschnitts einer Speicherzelle während der Herstellung der Speicherzelle gemäß dem Verfahren von 3 illustrieren;
  • 5 ein Ablaufdiagramm ist, das eine andere Ausführungsform eines Verfahrens zur Herstellung einer Speicherzelle, die einen NVM-Transistor und MOS-Transistor einschließt, unter Verwendung einer separaten Maske, um den dielektrischen Stapel zu entfernen oder dünner zu machen, illustriert; und
  • 6A–6E Blockdiagramme sind, die Querschnittsansichten eines Abschnitts einer Speicherzelle während der Herstellung der Speicherzelle gemäß dem Verfahren von 5 illustrieren.
  • DETAILLIERTE BESCHREIBUNG
  • Ausführungsformen von Verfahren zum Integrieren eines Nichtflüchtigen-Speicher(NVM, non-volatile memory)-Transistors in einen Komplementär-Metall-Oxid-Halbleiter(CMOS, complimentary-metal-oxide-semiconductor)-Herstellungsprozess oder Prozessfluss, um Speicherzellen zu produzieren, werden hier mit Bezug auf Figuren beschrieben. Konkrete Ausführungsformen können jedoch ohne eines oder mehrere dieser spezifischen Details oder in Kombination mit anderen bekannten Verfahren, Materialien und Vorrichtungen ausgeübt werden. In der folgenden Beschreibung werden zahlreiche spezifische Details dargelegt, wie etwa spezifische Materialien, Abmessungen und Prozessparameter etc., um ein gründliches Verständnis der vorliegenden Erfindung bereitzustellen. An anderen Stellen wurden bekannte Halbleiterkonstruktions- und Herstellungstechniken nicht im konkreten Detail gezeigt, um das Verständnis der vorliegenden Erfindung nicht zu erschweren. Bezugnahmen auf „eine Ausführungsform“ über die vorliegende Patentschrift hinweg bedeuten, dass ein bestimmtes Merkmal, eine bestimmte Struktur, ein bestimmtes Material oder eine bestimmte Eigenschaft, beschrieben in Verbindung mit der Ausführungsform, in mindestens einer Ausführungsform der vorliegenden Erfindung eingeschlossen ist. Der Satz „in einer Ausführungsform“, der an diversen Stellen über diese Patentschrift hinweg auftaucht, verweist nicht unbedingt immer auf die gleiche Ausführungsform der Erfindung. Des Weiteren können die bestimmten Merkmale, Strukturen, Materialien oder Eigenschaften in einer geeigneten Weise in einer oder mehreren Ausführungsformen kombiniert werden.
  • Die Begriffe „über“, „unter“, „zwischen“ und „auf“, wie hierin verwendet, beziehen sich auf eine relative Position einer Schicht in Bezug auf andere Schichten. Als solches kann zum Beispiel eine Schicht, die angeordnet ist oder über oder unter einer anderen Schicht angeordnet ist, direkt mit der anderen Schicht in Kontakt sein oder eine oder mehrere dazwischenliegende Schichten aufweisen. Zudem kann eine Schicht, die angeordnet ist oder zwischen Schichten angeordnet ist, direkt mit den Schichten in Kontakt sein oder eine oder mehrere dazwischenliegende Schichten aufweisen. Im Gegensatz dazu ist eine erste Schicht „auf“ einer zweiten Schicht mit dieser zweiten Schicht in Kontakt. Darüber hinaus ist die relative Position von einer Schicht in Bezug auf andere Schichten bereitgestellt unter der Annahme, dass Vorgänge Filme relativ zu einem Ausgangssubstrat ohne Berücksichtigung der absoluten Ausrichtung des Substrats anordnen, modifizieren und entfernen.
  • Der NVM-Transistor kann Speichertransistoren oder Vorrichtungen einschließen, die unter Verwendung von Silizium-Oxid-Nitrid-Oxid-Silizium(SONOS)- oder Metall-Oxid-Nitrid-Oxid-Silizium(MONOS)-Technologie implementiert werden.
  • Eine Ausführungsform eines Verfahrens zum Integrieren oder Einbetten eines NVM-Transistors in einem CMOS-Prozessfluss wird nun im Detail mit Bezug auf 1 und 2A bis 2R beschrieben. 1 ist ein Ablaufdiagramm einer Ausführungsform eines Verfahrens oder Prozessflusses, wobei eine leicht dotierte Drain(LDD)-Maske für den NVM-Transistor, oder NVM-LDD-Maske, verwendet wird, um einen dielektrischen Stapel dünner zu machen, falls nicht von Source- und Drain-Regionen des NVM-Transistors zu entfernen, bevor Ionen in die Source- und Drain(S/D)-Regionen des NVM-Transistors implantiert werden, um LDDs für den NVM-Transistor auszubilden. In dieser Ausführungsform werden erste Abstandsringe (Abstandsring 1) neben Seitenwänden von Gates der NVM- und Metall-Oxid-Halbleiter(MOS)-Transistoren vor dem Dünnermachen des dielektrischen Stapels ausgebildet. 2A–2R sind Blockdiagramme, die Querschnittsansichten eines Abschnitts einer Speicherzelle 200, die einen NVM-Transistor und MOS-Transistoren einschließt, während der Herstellung der Speicherzelle gemäß dem Verfahren von 1 illustrieren.
  • Bezug nehmend auf 1 und 2A beginnt der Prozess mit dem Ausbilden einer Anzahl von Isolationsstrukturen 202 in einem Wafer oder Substrat 204 (Schritt 102). Die Isolationsstrukturen 202 isolieren die Speicherzelle, die ausgebildet wird, gegenüber Speicherzellen, die in angrenzenden Bereichen (nicht gezeigt) des Substrats 204 ausgebildet werden und/oder isolieren einen NVM-Transistor 206, der in einer ersten oder NVM-Region 208 des Substrats ausgebildet wird, gegenüber einem oder mehreren MOS-Transistoren 210 (von denen nur einer gezeigt wird), die in einer angrenzenden zweiten oder MOS-Region 212 ausgebildet werden. Die Isolationsstrukturen 202 schließen ein dielektrisches Material ein, wie etwa ein Oxid oder Nitrid, und können durch eine beliebige herkömmliche Technik ausgebildet werden, einschließlich, aber nicht beschränkt auf Grabenisolation (STI, Shallow Trench Isolation) oder lokale Oxidation von Silizium (LOCOS, Local Oxidation of Silicon). Das Substrat 204 kann ein Bulk-Wafer sein, der aus einem Einzelkristall- oder polykristallinem Material besteht, das für die Halbleitervorrichtungsherstellung geeignet ist, oder kann eine auf einem Substrat ausgebildete obere Epitaxieschicht aus einem geeigneten Material einschließen. Geeignete Materialien schließen unter anderem Silizium, Germanium, Silizium-Germanium oder ein III-V-Verbindung-Halbleitermaterial ein.
  • Allgemein, wie in der Ausführungsform gezeigt, wird ein Polsteroxid 214 über einer Oberfläche 216 des Substrats 204 sowohl in der NVM-Region 208 als auch der MOS-Region ausgebildet. Das Polsteroxid 214 kann Siliziumdioxid (SiO2) sein, das eine Dicke von etwa 10 Nanometer (nm) bis etwa 20 nm aufweist, und kann durch einen thermischen Oxidationsprozess oder In-Situ-Dampferzeugung (ISSG, in-situ steam generation) gezüchtet werden.
  • Bezug nehmend auf 1 und 2B werden dann Dotierstoffe in das Substrat 204 durch das Polsteroxid 214 implantiert, um eine Wanne in der NVM-Region 208 auszubilden und um einen Kanal 218 für den MOS-Transistor 210 auszubilden, der in der MOS-Region 212 ausgebildet wird (Schritt 104). Optional oder alternativ kann die Wanne in der MOS-Region 212 oder gleichzeitig sowohl in der NVM-Region 208 als auch der MOS-Region 212 ausgebildet werden. Die implantierten Dotierstoffe können von jedem Typ und jeder Konzentration sein und können mit beliebiger Energie implantiert werden, einschließlich Energien, die erforderlich sind, um Wannen oder tiefe Wannen für einen NVM-Transistor 206 und/oder MOS-Transistor 210 auszubilden und um Kanäle für den MOS-Transistor auszubilden. In einer besonderen, in 2B illustrierten Ausführungsform werden Dotierstoffe einer entsprechenden Ionenart implantiert, um eine tiefe N-Wanne 220 in der NVM-Region auszubilden. Es versteht sich weiterhin, dass die Wannen durch Anordnen einer Maskenschicht, wie etwa einer Fotolack- oder PR-Schicht über der Oberfläche 216 des Substrats 204, und Strukturieren der Maskenschicht unter Verwendung von standardmäßigen Lithographietechniken, vor der entsprechenden Ionenart, ausgebildet werden.
  • Kanäle 218 für den MOS-Transistor 210 werden in den MOS-Regionen 212 des Substrats 204 ausgebildet. Wie bei der Wannen-Implantierung werden die Kanäle 218 durch Anordnen und Strukturieren einer Maskenschicht, wie etwa einer Fotolack- oder PR-Schicht über der Oberfläche 216 des Substrats 204, und Implantieren einer entsprechenden Ionenart mit einer entsprechenden Energie und gemäß einer entsprechenden Konzentration ausgebildet. Zum Beispiel kann BF2 mit einer Energie von etwa 10 bis etwa 100 Kiloelektronenvolt (keV) und einer Dosis von etwa 1e12 cm–2 bis etwa 1e14 cm–2 implantiert werden, um einen N-Typ-MOS(NMOS)-Transistor auszubilden. Ein P-Typ-MOS(PMOS)-Transistor kann gleichermaßen durch Implantation von Arsen- oder Phosphorionen mit einer geeigneten Dosis und Energie ausgebildet werden.
  • Als Nächstes, Bezug nehmend auf 1 und 2C, wird eine strukturierte Tunnelmaske 222 auf oder über der MOS-Region 212 liegend ausgebildet und Dotierstoffe mit einer entsprechenden Energie und Konzentration werden durch ein Fenster oder eine Öffnung in der Tunnelmaske implantiert, um einen Kanal 224 für einen NVM-Transistor 206 auszubilden, und die Tunnelmaske und das Polsteroxid 214, die über der NVM-Region 208 liegen, werden entfernt (Schritt 106). Die Tunnelmaske 222 kann eine Fotolackschicht, oder eine Hartmaske, ausgebildet aus einer strukturierten Nitrid- oder Silizium-Nitrid-Schicht, einschließen.
  • In einer Ausführungsform kann der Kanal 224 mit Borionen (BF2) mit einer Energie von etwa 50 bis etwa 500 Kiloelektronenvolt (keV) und einer Dosis von etwa 5e11 m–2 bis etwa 5e12 cm–2 implantiert werden, um einen p-Kanal-NVM-Transistor 206 auszubilden. Alternativ können Arsen oder Phosphor durch das Polsteroxid 214 implantiert werden, um einen n-Kanal-NVM-Transistor 206 auszubilden.
  • Das Polsteroxid 214 über der NVM-Region 208 wird durch die Tunnelmaske 222 entfernt, zum Beispiel in einem Nassreinigungsprozess unter Verwendung einer 10:1-gepufferten Oxidätzlösung (BOE, buffered oxide etch), die ein Tensid enthält. Alternativ kann der Nassreinigungsprozess unter Verwendung einer 20:1-BOE-Nassätz-, einer 50:1-Fluorwasserstoff(HF)-Nassätz-, einer Polsterätz- oder einer anderen ähnlichen, Fluorwasserstoff-basierten Nassätzchemie durchgeführt werden. Eine Fotolack-Tunnelmaske 222 kann unter Verwendung von Sauerstoffplasma verascht oder gestrippt werden. Eine Hartmaske kann unter Verwendung eines Nass- oder Trockenätzprozesses entfernt werden.
  • Bezug nehmend auf 1 und 2D–2E wird eine Anzahl von dielektrischen Schichten, wie etwa eine Anzahl von Oxid-Nitrid-Oxid(ONO)-Schichten, zusammen als ONO-Schichten 226 gezeigt, über der Oberfläche 216 des Substrats 204 ausgebildet oder angeordnet, eine ONO-Maske (nicht gezeigt) über den ONO-Schichten ausgebildet oder über diese gelegt, und werden die ONO-Schichten geätzt, um die ONO-Schichten von der MOS-Region 212 zu entfernen, wodurch ein dielektrischer Stapel 228 in der NVM-Region 208 ausgebildet wird (Schritt 108).
  • Bezug nehmend auf das in 2E gezeigte Detail der ONO-Schichten 226 beginnt die dielektrische oder ONO-Anordnung mit der Ausbildung einer Tunnelungsschicht 230 über mindestens dem Kanal 224 eines NVM-Transistors 206 in der NVM-Region 208 des Substrats 204. Die Tunnelungsschicht 230 kann aus jedem beliebigen Material bestehen und eine Dicke aufweisen, die geeignet sind, um Ladungsträgern zu erlauben, in eine darüberliegende Ladungseinfangschicht unter einer angelegten Gate-Vorspannung zu tunneln, während eine geeignete Leckbarriere aufrechterhalten wird, wenn der NVM-Transistor 206 nicht vorgespannt ist. In gewissen Ausführungsformen ist die Tunnelungsschicht 230 Siliziumdioxid, Siliziumoxinitrid oder eine Kombination davon und kann durch einen thermischen Oxidationsprozess, unter Verwendung von ISSG oder radikalischer Oxidation, gezüchtet werden.
  • In einer Ausführungsform kann eine Siliziumdioxid-Tunnelungsschicht 230 in einem thermischen Oxidationsprozess thermisch gezüchtet werden. Zum Beispiel kann eine Schicht aus Siliziumdioxid mittels Trockenoxidation bei 750 Grad Celsius (°C)–800 °C in sauerstoffhaltigem Gas oder sauerstoffhaltiger Atmosphäre, wie etwa Sauerstoff(O2)-Gas, gezüchtet werden. Der thermische Oxidationsprozess wird für eine Dauer von ungefähr im Bereich von 50 bis 150 Minuten ausgeführt, um durch Oxidation und Verbrauch der exponierten Oberfläche des Substrats Wachstum einer Tunnelungsschicht 230 zu bewirken, die eine Dicke von etwa 1,0 Nanometer (nm) bis etwa 3,0 nm aufweist.
  • In einer anderen Ausführungsform kann eine Siliziumdioxid-Tunnelungsschicht 230 in einem radikalischen Oxidationsprozess gezüchtet werden, der das Strömen von Wasserstoff(H2)- und Sauerstoff(O2)-Gas in eine Verarbeitungskammer in einem Verhältnis von ungefähr 1:1 zueinander involviert, ohne ein Zündereignis, wie etwa Ausbilden eines Plasmas, das andernfalls typischerweise verwendet werden würde, um den H2 und O2 zu pyrolysieren, um Dampf auszubilden. Stattdessen wird es dem H2 und O2 gestattet, bei einer Temperatur von ungefähr im Bereich von etwa 900 °C bis etwa 1000 °C bei einem Druck von ungefähr im Bereich von etwa 0,5 bis etwa 5 Tonnen zu reagieren, um Radikale, wie etwa ein OH-Radikal, ein HO2-Radikal oder ein O-Diradikal, an der Oberfläche des Substrats auszubilden. Der radikalische Oxidationsprozess wird für eine Dauer von ungefähr im Bereich von etwa 1 bis etwa 10 Minuten ausgeführt, um durch Oxidation und Verbrauch der exponierten Oberfläche des Substrats Wachstum einer Tunnelungsschicht 230 zu bewirken, die eine Dicke von etwa 1,0 Nanometer (nm) bis etwa 4,0 nm aufweist. Es versteht sich, dass in dieser und in anschließenden Figuren die Dicke der Tunnelungsschicht 230 relativ zum Polsteroxid 214 übertrieben ist, die, zum Zweck der Klarheit, ungefähr 7 Mal dicker ist. Eine in einem radikalischen Oxidationsprozess gezüchtete Tunnelungsschicht 230 ist dichter und besteht aus substanziell weniger Wasserstoffatomen/cm3 als eine durch Nassoxidationstechniken gezüchtete Tunnelungsschicht, auch bei reduzierter Dicke. In gewissen Ausführungsformen wird der radikalische Oxidationsprozess in einer Batchverarbeitungskammer oder in einem Ofen ausgeführt, die mehrere Substrate verarbeiten können, um eine hochqualitative Tunnelungsschicht 230 bereitzustellen, ohne die Durchsatzanforderungen (Wafer/h) zu beeinträchtigen, die eine Herstellungsanlage erfordern könnte.
  • In einer anderen Ausführungsform wird die Tunnelungsschicht 230 durch chemische Gasphasenabscheidung (CVD, Chemical Vapor Deposition) oder Atomlagenabscheidung angeordnet und besteht aus einer dielektrischen Schicht, die unter anderem Siliziumdioxid, Siliziumoxinitrid, Siliziumnitrid, Aluminiumoxid, Hafniumoxid, Zirconiumoxid, Hafniumsilicat, Zirconiumsilicat, Hafniumoxinitrid, Hafniumzirconiumoxid und Lanthanoxid einschließen kann. In einer anderen Ausführungsform ist die Tunnelungsschicht 230 eine mehrschichtige Tunnelungsschicht, die mindestens eine untere Schicht aus einem Material wie etwa unter anderem Siliziumdioxid oder Siliziumoxinitrid und eine obere Schicht aus einem High-k-Material einschließt, das unter anderem Siliziumnitrid, Aluminiumoxid, Hafniumoxid, Zirconiumoxid, Hafniumsilicat, Zirconiumsilicat, Hafniumoxinitrid, Hafniumzirconiumoxid und Lanthanoxid einschließen kann.
  • Wiederum Bezug nehmend auf 2E wird eine Ladungseinfangschicht 232 auf oder über der Tunnelungsschicht 230 liegend ausgebildet. Allgemein, wie in der gezeigten Ausführungsform, ist die Ladungseinfangschicht eine mehrschichtige Ladungseinfangschicht, die mehrere Schichten beinhaltet, einschließlich mindestens einer sauerstoffreichen, im Wesentlichen ladungsfallenfreien unteren oder ersten Ladungseinfangschicht 232a näher zu Tunnelungsschicht 230 und einer oberen zweiten Ladungseinfangschicht 232b, die relativ zur ersten Ladungseinfangschicht siliziumreich und sauerstoffarm ist und eine Mehrheit von Ladungsfallen, die in der mehrschichtigen Ladungseinfangschicht verteilt sind, beinhaltet.
  • Die erste Ladungseinfangschicht 232a einer mehrschichtigen Ladungseinfangschicht 232 kann ein Siliziumnitrid (Si3N4), siliziumreiches Siliziumnitrid oder ein Siliziumoxinitrid (SiOxNy (Hz)) einschließen. Zum Beispiel kann die erste Ladungseinfangschicht 232a eine Siliziumoxinitridschicht einschließen, die eine Dicke zwischen etwa 1,5 nm und etwa 4,0 nm aufweist, ausgebildet durch einen CVD-Prozess unter Verwendung von Dichlorsilan-(DCS)/Ammoniak (NH3) und Distickstoffoxid-(N2O)/NH3-Gasmischungen in Verhältnissen und Flussraten, die zugeschnitten sind, um eine siliziumreiche und sauerstoffreiche Oxinitridschicht bereitzustellen.
  • Die zweite Ladungseinfangschicht 232b der mehrschichtigen Ladungseinfangschicht wird dann über der ersten Ladungseinfangschicht 232a ausgebildet. Die zweite Ladungseinfangschicht 232b kann eine Siliziumnitrid- und Siliziumoxinitridschicht einschließen, die eine stöchiometrische Zusammensetzung aus Sauerstoff, Stickstoff und/oder Silizium aufweist, die sich von der der ersten Ladungseinfangschicht 232a unterscheidet. Die zweite Ladungseinfangschicht 232b kann eine Siliziumoxinitridschicht einschließen, die eine Dicke zwischen etwa 2,0 nm und etwa 10,0 nm aufweist, und kann durch einen CVD-Prozess unter Verwendung eines Prozessgases, das DCS/NH3- und N2O/NH3-Gasmischungen in Verhältnissen und Flussraten einschließt, die zugeschnitten sind, um eine siliziumreiche, sauerstoffarme obere Nitridschicht bereitzustellen, ausgebildet oder angeordnet werden.
  • Wie hier verwendet, beziehen sich die Begriffe „sauerstoffreich“ und „siliziumreich“ auf ein stöchiometrisches Siliziumnitrid, oder „Nitrid“, das üblicherweise auf dem Gebiet mit einer Zusammensetzung von (Si3N4) und mit einem Brechungsindex (RI) von ungefähr 2,0 eingesetzt wird. „Sauerstoffreiches“ Siliziumoxinitrid bedeutet daher eine Verschiebung von stöchiometrischem Siliziumnitrid hin zu einem höheren Gew.% von Silizium Sauerstoff (d. h. Reduzierung von Stickstoff). Ein sauerstoffreicher Siliziumoxinitridfilm ist daher viel eher wie Siliziumdioxid und der RI wird hin auf den RI von 1,45 von reinem Siliziumdioxid reduziert. Gleichermaßen bedeuten hier als „siliziumreiche“ beschriebene Filme eine Verschiebung von stöchiometrischem Siliziumnitrid hin zu einem höheren Gew.% von Silizium mit weniger Sauerstoff als ein „sauerstoffreicher“ Film. Ein siliziumreicher Siliziumoxinitridfilm ist daher viel eher wie Silizium und der RI wird hin auf den RI von 3,5 von reinem Silizium erhöht.
  • Wiederum Bezug nehmend auf 2E schließt die Anzahl von dielektrischen Schichten weiterhin eine blockierende dielektrische Schicht oder Blockierungsschicht 234 ein, die auf oder über der Ladungseinfangschicht 232 liegend ausgebildet wird. In einer Ausführungsform kann die Blockierungsschicht 234 einen oxidierten Abschnitt des Siliziumnitrids der darunter liegenden Ladungseinfangschicht 232b einschließen, der anschließend durch In-Situ-Dampferzeugung (ISSG, in-situ steam generation) oder radikalische Oxidation oxidiert wird, um die Blockierungsschicht 234 auszubilden. In anderen Ausführungsformen kann die Blockierungsschicht 234 ein Siliziumoxid (SiO2) oder ein Siliziumoxinitrid (SiON) einschließen, das durch CVD angeordnet wird, und in einer Batch- oder Einzelsubstrat-Verarbeitungskammer mit oder ohne ein Zündereignis, wie etwa Plasma, durchgeführt werden. Die Blockierungsschicht 234 kann eine einzelne Schicht aus Siliziumoxid sein mit einer im Wesentlichen homogenen Zusammensetzung, eine einzelne Schicht aus Siliziumoxinitrid sein mit einem Gradienten in stöchiometrischer Zusammensetzung oder, wie in den unten beschriebenen Ausführungen, eine mehrschichtige Blockierungsschicht sein, die mindestens eine untere oder erste Blockierungsschicht, die über der zweiten Ladungseinfangschicht 232b liegt, und eine zweite Blockierungsschicht, die über der ersten Blockierungsschicht liegt, einschließt.
  • In einer Ausführungsform kann die Blockierungsschicht 234 eine Siliziumnitrid-, eine siliziumreiche Siliziumnitrid- oder eine siliziumreiche Siliziumoxinitridschicht einschließen, die eine Dicke zwischen 2,0 nm und 4,0 nm, ausgebildet durch einen CVD-Prozess unter Verwendung von N2O/NH3- und DCS/NH3-Gasmischungen, aufweist.
  • Die ONO-Maske (nicht gezeigt) kann eine Fotolackschicht einschließen, strukturiert unter Verwendung von standardmäßigen Lithographietechniken, um die ONO-Schichten 226 in der MOS-Region 212 zu exponieren, und unter Verwendung eines geeigneten Nass- oder Trockenätzprozesses, einschließlich eines oder mehrerer Schritte, um die ONO-Schichten von der MOS-Region 212 zu entfernen, um am Polsteroxid 214 zu stoppen. Zum Beispiel kann in einer Ausführungsform der Trockenätzprozess zum Beispiel einen ersten Ätzschritt bei niedrigem Druck und moderat hoher Leistung (1600 W) unter Verwendung von Sauerstoff (O2) und eines fluorhaltigen Gases, wie etwa CHF3 einschließen, gefolgt durch einen zweiten Ätzschritt mit Ätzen bei einem niedrigen Druck und einer moderaten Leistung (etwa 500 W) in einem Plasma eines fluorhaltigen Gases, wie etwa CF4 oder CHF3.
  • Bezug nehmend auf 1 und 2F wird eine Gate-Oxid- oder GOx-Vorreinigung durchgeführt und ein Gate-Oxid oder GOx 236 für den MOS-Transistor 210 in der MOS-Region 212 ausgebildet (Schritt 110). Die GOx-Vorreinigung entfernt das Polsteroxid 214 aus der MOS-Region 212. Dieser Reinigungsprozess bereitet das Substrat 204 in der MOS-Region 212 für Gate-Oxid-Wachstum vor. In einer beispielhaften Implementierung wird das Polsteroxid 214 unter Verwendung einer 20:1-BOE-Nassätz-, einer 50:1-Fluorwasserstoff(HF)-Nassätz-, einer Polsterätz- oder einer anderen ähnlichen, Fluorwasserstoff-basierten Nassätzchemie in einem Nassreinigungsprozess durchgeführt. In anderen Ausführungsformen wird die Reinigungsprozesschemie ausgewählt, um nur einen vernachlässigbaren Abschnitt der Blockierungsschicht 234 zu entfernen.
  • In einigen Ausführungsformen ist der Oxidationsprozess, um Gate-Oxide für mehrere MOS-Transistoren in der MOS-Region 212 auszubilden, ein Dual-Gate-Oxidationsprozess, um Herstellung sowohl eines ersten, dicken Gate-Oxids über der Oberfläche 216 des Substrats 204 in einer MOS-Region 212 für einen Hochspannungs(HV)-Transistor, wie etwa einem Input-Output-Feldeffekttransistor (I/O FET), also eines zweiten, dünneren Gate-Oxids für einen Niederspannungs(LV)-Transistor in einer anderen MOS-Region zu ermöglichen. Es versteht sich, dass der Oxidationsprozess, um die Gate-Oxide 236 auszubilden, kaum eine oder keine nachteilige Auswirkung auf die Blockierungsschicht 234 haben wird.
  • Als Nächstes, Bezug nehmend auf 1 und 2G, wird eine Gate-Schicht angeordnet und strukturiert, um gleichzeitig ein Gate 240 für den MOS-Transistor 210 und ein Gate 242 für den NVM-Transistor 206 auszubilden (Schritt 112). Allgemein ist die Gate-Schicht eine leitfähige, konforme Schicht, die über im Wesentlichen die gesamte Oberfläche des Substrats 204 und alle darauf ausgebildeten Schichten und Strukturen angeordnet wird. Eine strukturierte Fotolackmaske (nicht gezeigt) wird dann unter Verwendung von standardmäßigen Lithographietechniken ausgebildet und die Gate-Schicht geätzt, um die Gate-Schicht von Bereichen zu entfernen, die durch die Maske nicht geschützt sind, und an oberen Oberflächen des Gate-Oxids 236 und dem dielektrischen Stapels (Blockierungsschicht 234) zu stoppen.
  • In einer Ausführungsform schließt die Gate-Schicht eine dotierte Polysilizium- oder Polyschicht ein, die unter Verwendung von chemischer Gasphasenabscheidung (CVD, Chemical Vapor Deposition) auf eine Dicke von etwa 30 nm bis etwa 100 nm angeordnet und unter Verwendung standardmäßiger, Polysilizium-Ätzchemien, wie etwa CHF3 oder C2H2 oder HBr/O2, die für das darunter liegende Material des Gate-Oxids 236 und des dielektrischen Stapels 228 äußerst selektiv sind, angeordnet wird. Das Polysilizium kann unter Verwendung von entweder Phosphor oder Bor für N-SONOS bzw. P-SONOS durch Ionenimplantation mit Energie im Bereich von 20 KeV bis 50 KEV und einer Dosis im Bereich von 1E15/cm2 bis 5E15/cm2 dotiert werden.
  • Optional kann die Gate-Schicht eine mehrschichtige Gate-Schicht sein, einschließlich einer oder mehreren Schichten aus einem Hocharbeitsfunktion- oder P+-Metall, wie etwa Aluminium, Titan und Verbindungen oder Legierungen davon, zusätzlich oder anstatt von Polysilizium.
  • Als Nächstes, Bezug nehmend auf 1, schließt das Verfahren in den Ausführungsformen, in denen die Gate-Schicht eine Polysiliziumschicht ist oder einschließt, weiterhin Reoxidieren des Polysiliziums ein, um eine eventuelle, an Kanten der Gates 240, 242 während des Ätzens der Gate-Schicht aufgetretene Beschädigung zu reparieren (Schritt 114). Der oxidierte Abschnitt der Gates 240, 242 dient außerdem als Passivierungsschicht über dem Polysilizium und Abschirmung für anschließende Dotierstoffimplantationen. In einer Ausführungsform kann der Reoxidationsprozess das Exponieren des Substrats 204 mit den darauf ausgebildeten Polysilizium-Gates 240, 242 gegenüber Sauerstoff bei einer Temperatur von etwa 900 °C bis etwa 1100 °C, für mindestens etwa 5 bis 30 Minuten, einschließen, um einen Abschnitt des Polysiliziums proximal zu exponierten Oberflächen der Gates auf eine Tiefe von etwa 1 bis etwa 5 nm zu reoxidieren.
  • Bezug nehmend auf 1 und 2H und 2I wird eine erste Abstandsringschicht 244 angeordnet und geätzt, um erste Seitenwand-Abstandsringe 246 (Abstandsring 1) neben den Polysilizium-Gates 240, 242 des MOS-Transistors 210 und des NVM-Transistors 206 auszubilden (Schritt 116). Die erste Abstandsringschicht 244 kann eine konforme Schicht eines dielektrischen Materials, wie etwa Siliziumoxid (SiO2) oder Siliziumnitrid (SiN) einschließen, die auf eine Dicke von etwa 10 nm bis etwa 30 nm, unter Verwendung einer bekannten CVD-Technik, wie hier beschrieben, angeordnet wird. In einer Ausführungsform, in der die Abstandsringschicht 244 Siliziumnitrid einschließt, kann der Ätzvorgang in einer Anzahl von verschiedenen Arten vollzogen oder durchgeführt werden, einschließlich, zum Beispiel, eines Niedrigdruck- oder Abstandsringätzens bei moderater Leistung (etwa 500 W) in einem Plasma aus fluorhaltigem Gas, wie etwa CF4 oder CHF3. Da keine Maske verwendet wird und der Ätzvorgang stark anisotrop ist, wird im Wesentlichen die gesamte Abstandsringschicht 244 geätzt oder von exponierten Oberflächen des Gate-Oxids 236 und des dielektrischen Stapels 228 entfernt, sowie der horizontalen Oberfläche der Gates 240, 242, parallel zur Oberfläche 216 des Substrats 204, wodurch erste Abstandsringe 246 neben Seitenwänden der Gates des MOS-Transistors 210 und des NVM-Transistors 206 zurückbleiben.
  • Als Nächstes, Bezug nehmend auf 1 und 2J, wird eine MOS-LDD-Maske 248 angeordnet und strukturiert und werden durch Implantieren einer entsprechenden Ionenart (repräsentiert durch Pfeile 252) mit einer entsprechenden Energie und gemäß einer entsprechenden Konzentration Drain-Erweiterungen oder LDDs 250 in Source- und Drain-Regionen (S/D-Regionen) des MOS-Transistors 210 ausgebildet (Schritt 118). Zum Beispiel können LDDs 250 für einen P-Typ-MOS-Transistor 210 ausgebildet werden durch Anordnen eines Fotolacks und Strukturieren des Fotolacks unter Verwendung von standardmäßigen Lithographietechniken, um Öffnungen in der MOS-LDD-Maske 248 auszubilden, durch die S/D-Regionen des MOS-Transistors 210 exponiert werden, und Implantieren von Borionen (BF2) mit einer Energie von etwa 10 bis etwa 100 Kiloelektronenvolt (keV) und einer Dosis von etwa 1e12 cm–2 bis etwa 5e14 cm–2 durch die Fotolackmaske. Optional können Taschen- oder Halo-Implantierungen (nicht gezeigt) für einen P-Typ-MOS-Transistor 210 durch die gleichen Öffnungen in der MOS-LDD-Maske 248 durch Implantieren von Arsen oder Phosphor mit einer Energie von 20 bis 70 Kiloelektronenvolt (KeV) und einer Dosis von 2e12 cm–2 bis etwa 5e12 cm–2 ausgebildet werden. Gleichermaßen können LDDs 250 für einen N-Typ-MOS-Transistor 210 durch Implantieren von Arsen oder Phosphor mit einer Energie von 10 bis etwa 100 Kiloelektronenvolt (keV) und einer Dosis von etwa 1e12 cm–2 bis etwa 5e14 cm–2, ebenfalls durch eine entsprechend strukturierte Fotolackmaske, ausgebildet werden. Halo- oder Taschen-Implantierungen für den N-Typ-MOS-Transistor 210 können ebenfalls durch diese Maske unter Verwendung von Bor (BF2) mit einer Energieform 5 bis etwa 50 Kiloelektronenvolt und einer Dosis von 1e12 cm–2 bis 5e12 cm–2 erfolgen.
  • Bezug nehmend auf 1 und 2K wird eine Maske 254, wie etwa eine ONO- oder NVM-LDD-Maske, über dem Substrat 204 ausgebildet, wodurch Source- und Drain-Regionen (S/D-Regionen) des NVM-Transistors 206 exponiert werden (Schritt 120). Die NVM-LDD-Maske 254 kann eine Fotolackschicht, oder eine Hartmaske, ausgebildet aus einer strukturierten Nitrid- oder Silizium-Nitrid-Schicht, einschließen.
  • Als Nächstes, Bezug nehmend auf 1 und 2L bis 2M, wird der dielektrische Stapel 228, der über den S/D-Regionen liegt und durch die Öffnungen in der Maske 254 exponiert ist, geätzt, um den dielektrischen Stapel durch Entfernen der Blockierungsschicht 234 und mindestens eines ersten Abschnitts der Ladungseinfangschicht 232 in S/D-Regionen des NVM-Transistors 206 dünner zu machen (Schritt 122). Der dielektrische Stapel 228 in S/D-Regionen des NVM-Transistors 206 wird von einer anfänglichen Gesamtstapeldicke von etwa 175 Ångström (Å), wodurch Implantierungen in die S/D-Regionen negativ beeinträchtigt werden, bis hinunter auf eine Dicke von etwa 30 Å bis etwa 40 Å dünner gemacht, wodurch dies nicht geschehen würde. In einigen Ausführungsformen liegt in der Ladungseinfangschicht 232 eine mehrschichtige Ladungseinfangschicht vor, einschließlich einer ersten und zweiten Ladungseinfangschicht 232a und 232b, wobei im Wesentlichen die gesamte obere, zweite Ladungseinfangschicht 232b oder etwa 90 Å der Ladungseinfangschicht entfernt werden.
  • In einer Ausführungsform erfolgt das Dünnermachen unter Verwendung eines standardmäßigen Oxidätzvorgangs, zum Beispiel einem Nassätzprozess unter Verwendung einer 10:1-gepufferten Oxidätzlösung (BOE, buffered oxide etch), die ein Tensid enthält. Alternativ kann der Nassätzprozess unter Verwendung einer 20:1-BOE-Nassätz-, einer 50:1-Fluorwasserstoff(HF)-Nassätz-, einer Polsterätz- oder einer anderen ähnlichen, Fluorwasserstoff-basierten Nassätzchemie durchgeführt werden. Es wird darauf hingewiesen, dass, während die obige Ätzchemie selektiv für Nitrid ist, bei den obigen Konzentrationen festgestellt wurde, dass auch das darunter liegende Siliziumnitrid oder Siliziumoxinitrid der Ladungeinfangschicht 232 geätzt wurde, wenn auch mit einer langsameren Rate.
  • Alternativ kann das Dünnermachen des dielektrischen Stapels 228 in einem Mehrschritt-Prozess erfolgen, bei dem auf den obigen Oxidätzvorgang ein Nitridätzvorgang folgt, zum Beispiel ein Niedrigdruckätzvorgang bei moderater Leistung (etwa 500 W) in einem Plasma aus fluorhaltigem Gas, wie etwa CF4 oder CHF3.
  • In noch einer anderen Alternative kann das Dünnermachen des dielektrischen Stapels 228 in einem Einzel- oder Mehrschritt-Prozess erfolgen, bei dem entweder die Blockierungsschicht 234 oder sowohl die Blockierungsschicht als auch mindestens ein Abschnitt der Ladungseinfangschicht 232 in einem Trockenätzprozesses entfernt werden. In einer Ausführungsform, bei der die Blockierungsschicht 234 ein Oxid und die Ladungseinfangschicht 232 ein Siliziumnitrid oder Siliziumoxinitrid einschließen, kann der Trockenätzprozess zum Beispiel einen ersten Ätzschritt bei niedrigem Druck und moderat hoher Leistung (1600 W) unter Verwendung von Sauerstoff (O2) und eines fluorhaltigen Gases, wie etwa CHF3 einschließen, gefolgt durch einen zweiten Nitridätzschritt, wie oben beschrieben.
  • Als Nächstes, Bezug nehmend auf 1 und 2N, werden durch Implantieren einer entsprechenden Ionenart (repräsentiert durch Pfeile 258) mit einer entsprechenden Energie und gemäß einer entsprechenden Konzentration durch Öffnungen in der oben genannten ONO- oder NVM-LDD-Maske 254 Drain-Erweiterungen oder LDDs 256 in den S/D-Regionen des NVM-Transistors 206 ausgebildet (Schritt 124) und die NVM-LDD-Maske 254 entfernt. Die Fotolack-NVM-LDD-Maske 254 kann durch Veraschen oder Strippen unter Verwendung von Sauerstoffplasma wie oben beschrieben entfernt werden. In einer Ausführungsform können die LDD-Implantierungen 256 durch Implantieren von Arsen oder Phosphor mit einer Energie von etwa 5 bis etwa 25 Kiloelektronenvolt (keV) und einer Dosis von etwa 5e12 cm–2 bis etwa 2e14 cm–2 ausgebildet werden. Optional können Taschen- oder Halo-Implantierungen 260 für einen P-Typ-NVM-Transistor 206 durch die gleichen Öffnungen in der NVM-LDD-Maske 254 durch Implantieren von Arsen oder Phosphor mit einer Energie von 20 bis 70 Kiloelektronenvolt (KeV) und einer Dosis von 1e12 cm–2 bis etwa 5e12 cm–2 ausgebildet werden. Gleichermaßen können Taschen- oder Halo-Implantierungen 260 für einen P-Typ-NVM-Transistor 206 durch Implantieren von Bor mit einer Energie von 10 bis 30 Kiloelektronenvolt und einer Dosis von 1e12 cm–2 bis etwa 5e12 cm–2 ausgebildet werden.
  • Als Nächstes, Bezug nehmend auf 1 und 2O bis 2P, wird eine zweite Abstandsringschicht angeordnet und geätzt, um zweite Abstandsringe 262 neben den ersten Seitenwand-Abstandsringen 246 des NVM-Transistors und der MOS-Transistoren auszubilden (Schritt 126). Die zweite Abstandsringschicht kann eine konforme Schicht eines dielektrischen Materials, wie etwa Siliziumoxid (SiO2) oder Siliziumnitrid (SiN) einschließen, die auf eine Dicke von etwa 10 nm bis etwa 50 nm, unter Verwendung einer bekannten CVD-Technik, wie hier beschrieben, angeordnet wird. Wie beim oben beschriebenen Abstandsring-Ätzvorgang für die ersten Abstandsringe 246 wird keine Maske verwendet, und da der Ätzvorgang stark anisotrop ist, wird im Wesentlichen die gesamte zweite Abstandsringschicht geätzt oder von exponierten Oberflächen des Gate-Oxids 236 und des dielektrischen Stapels 228 entfernt, sowie der horizontalen Oberfläche der Gates 240, 242, parallel zur Oberfläche 216 des Substrats 204, wodurch zweite Abstandsringe 262 neben Seitenwänden der Gates des MOS-Transistors 210 und des NVM-Transistors 206 zurückbleiben.
  • Optional oder vorzugsweise wird die Chemie, Leistung und Dauer des Ätzvorgangs, der verwendet wird, um die Abstandsringe 262 auszubilden, ausgewählt, um einen Abschnitt des dielektrischen Stapels 228 in S/D-Regionen des NVM-Transistors 206 weiter dünner zu machen oder zu entfernen. Zum Beispiel schließt die zweite Abstandsringschicht, in einer Ausführungsform, Siliziumnitrid ein und wird der Ätzvorgang unter Verwendung eines Niedrigdruck- oder Abstandsringätzvorgangs bei moderater Leistung (etwa 500 W) in einem Plasma aus fluorhaltigem Gas, wie etwa CF4 oder CHF3, durchgeführt und werden im Wesentlichen die gesamte untere, erste Ladungseinfangschicht 232a oder etwa 25 Å der Ladungseinfangschicht entfernt, wie in 2P gezeigt.
  • Bezug nehmend auf 1 und 2Q wird eine strukturierte Maske (nicht gezeigt) ausgebildet und werden tiefe Source- und Drain-Implantierungen durchgeführt, um Source- und Drain-Regionen (S/D-Regionen) 264 sowohl für den NVM-Transistor 206 als auch den MOS-Transistor 210 auszubilden (Schritt 128). Die strukturierte Maske kann eine Fotolackmaske oder eine Hartmaske einschließen, die strukturiert sind, um nur die S/D-Regionen des NVM-Transistors 206 und MOS-Transistors 210 zu exponieren. Für PMOS wird Bor oder BF2 mit einer Energie von 20–50 KeV und einer Dosis von 2 bis 5E15/cm2 verwendet. Für NMOS wird Phosphor oder Arsen mit einer Energie von 30–75 KeV und einer Dosis von 2 bis 5E15/cm2 verwendet.
  • Bezug nehmend auf 1 und 2R werden der in S/D-Regionen des NVM-Transistors 206 verbleibende dielektrische Stapel 228 sowie in den S/D-Regionen des MOS-Transistors 210 verbleibendes GOx 236 entfernt und ein Silizid 266 über der Oberfläche 216 des Substrats 204 in allen S/D-Regionen ausgebildet (Schritt 130). Allgemein können der dielektrische Stapel 228 und das GOx 236 durch einen beliebigen der hier beschriebenen Oxid- und/oder Nitridätzvorgänge entfernt werden. In einer bestimmten Ausführungsform werden der dielektrische Stapel 228 und das GOx 236 durch einen Nassprozess unter Verwendung von HF oder standardmäßigen Reinigungen (SC1) und SC2, die für das Material des Substrats 204 äußerst selektiv sind, entfernt. SC1 wird typischerweise unter Verwendung einer 1:1:5-Lösung aus Ammoniumhydroxid (NH4OH), Wasserstoffperoxid (H2O2) und Wasser (H2O) bei 50 bis 80 °C für etwa 10 Minuten durchgeführt. SC2 ist ein kurzes Eintauchen in einer 1:1:10-Lösung aus HCl, H2O2 und H2O bei etwa 50 bis 80 °C. Entfernung von dielektrischem Stapel 228 und des GOx 236, das auf der Oberfläche 216 des Substrats 204 in den S/D-Regionen verbleibt, zum Zeitpunkt der Silizidausbildung ist wünschenswert, da ansonsten die Silizidierungsreaktion zwischen einem Metall, das verwendet wird, um das Silizid auszubilden, und dem Silizium des Substrats blockiert wird und kein Silizid ausgebildet wird. Der Silizidprozess kann ein beliebiger auf dem Gebiet eingesetzter Prozess sein, typischerweise einschließlich Vorreinigungsätzvorgang, Nickel-Metall-Abscheidung, Glühvorgang und Nassstrippen. Gefolgt von einem zweiten Glühvorgang.
  • Schließlich wird der Standard- oder Grund-CMOS-Prozessfluss fortgesetzt, um die Frontende-Vorrichtungsherstellung der Speicherzelle 200 im Wesentlichen abzuschließen.
  • Eine andere Ausführungsform eines Verfahrens zum Integrieren oder Einbetten eines NVM-Transistors in einem CMOS-Prozessfluss wird nun im Detail mit Bezug auf 3 und 4A bis 4G beschrieben. 3 ist ein Ablaufdiagramm einer Ausführungsform eines Verfahrens oder Prozessflusses, wobei die LDD-Maske für den NVM-Transistor, oder die NVM-LDD-Maske, verwendet wird, um einen dielektrischen Stapel dünner zu machen, falls nicht von S/D-Regionen des NVM-Transistors zu entfernen, bevor Ionen in die S/D-Regionen implantiert werden, und wobei erste Abstandsringe (Abstandsring 1) neben Seitenwänden der Gates der NVM- und MOS-Transistoren nach dem Dünnermachen des dielektrischen Stapels ausgebildet werden. 4A bis 4G sind Blockdiagramme, die Querschnittsansichten eines Abschnitts einer Speicherzelle 200, die einen NVM-Transistor und MOS-Transistoren einschließt, während der Herstellung der Speicherzelle gemäß dem Verfahren von 3 illustrieren.
  • Wie bei dem oben beschriebenen Verfahren oder Prozessfluss beginnt der Prozess mit dem Ausbilden einer Anzahl von Isolationsstrukturen 202 in einem Wafer oder Substrat 204, Implantieren von Dotierstoffen 204 durch das Polsteroxid 214 zum Ausbilden von Wannen in einer oder mehreren der NVM- oder MOS-Regionen, und um Kanäle für die NVM- und MOS-Transistoren auszubilden, die in den MOS-Regionen ausgebildet werden, alles wie in Schritt 102 bis 106 von 1 und 2A bis 2C beschrieben. Als Nächstes wird ein dielektrischer Stapel 228 wie in Schritt 108 beschrieben und in 2D und 2E gezeigt angeordnet und strukturiert. Schließlich wird eine GOx-Vorreinigung durchgeführt und ein GOx 236 wie in Schritt 108 beschrieben und 2F gezeigt angeordnet. An dieser Stelle ist die Speicherzelle 200 im Wesentlichen mit der in 2F gezeigten und oben beschriebenen identisch.
  • Bezug nehmend auf 3 und 4A setzt das Verfahren mit dem Anordnen und Strukturieren einer Gate-Schicht (nicht gezeigt) fort, um gleichzeitig das Gate 240 für den MOS-Transistor 210 und das Gate 242 für den NVM-Transistor 206 auszubilden (Schritt 302). Allgemein ist die Gate-Schicht eine leitfähige, konforme Schicht, die über im Wesentlichen die gesamte Oberfläche des Substrats 204 und alle darauf ausgebildeten Schichten und Strukturen angeordnet wird. Eine strukturierte Fotolackmaske (nicht gezeigt) wird dann unter Verwendung von standardmäßigen Lithographietechniken ausgebildet und die Gate-Schicht geätzt, um die Gate-Schicht von Bereichen zu entfernen, die durch die Maske nicht geschützt sind, und an oberen Oberflächen des Gate-Oxids 236 und dem dielektrischen Stapels (Blockierungsschicht 234) zu stoppen.
  • Wie oben beschrieben, kann die Gate-Schicht eine dotierte Polysiliziumschicht und/oder eine oder mehrere Metallschichten einschließen.
  • Bezug nehmend auf 3 und 4B wird eine Maske 254, wie etwa eine ONO- oder NVM-LDD-Maske, über dem Substrat 204 ausgebildet, wodurch Source- und Drain-Regionen (S/D-Regionen) des NVM-Transistors 206 exponiert werden (Schritt 304).
  • Als Nächstes, Bezug nehmend auf 3 und 4C bis 4D wird der dielektrische Stapel 228, der über den S/D-Regionen liegt und durch die Öffnungen in der Maske 254 exponiert ist, geätzt, um den dielektrischen Stapel durch Entfernen der Blockierungsschicht 234 und mindestens eines ersten Abschnitts der Ladungseinfangschicht 232 in S/D-Regionen des NVM-Transistors 206 dünner zu machen (Schritt 306). Wie oben beschrieben, wird der dielektrische Stapel 228 in S/D-Regionen des NVM-Transistors 206 von einer anfänglichen Gesamtstapeldicke von etwa 175 Å, wodurch Implantierungen in die S/D-Regionen negativ beeinträchtigt werden, bis hinunter auf eine Dicke von etwa 30 Å bis etwa 40 Å dünner gemacht, wodurch dies nicht geschehen würde. In einigen Ausführungsformen liegt in der Ladungseinfangschicht 232 eine mehrschichtige Ladungseinfangschicht vor, einschließlich einer ersten und zweiten Ladungseinfangschicht 232a und 232b, wobei im Wesentlichen die gesamte obere, zweite Ladungseinfangschicht 232b oder etwa 90 Å der Ladungseinfangschicht entfernt werden.
  • In einer Ausführungsform erfolgt das Dünnermachen unter Verwendung eines standardmäßigen Oxidätzvorgangs, zum Beispiel einem Nassätzprozess unter Verwendung einer 10:1-BOE, die ein Tensid enthält. Alternativ kann der Nassätzprozess unter Verwendung einer 20:1-BOE-Nassätz-, einer 50:1-HF-Nassätz-, einer Polsterätz- oder einer anderen ähnlichen, Fluorwasserstoff-basierten Nassätzchemie durchgeführt werden. Es wird darauf hingewiesen, dass, während die obige Ätzchemie selektiv für Nitrid ist, bei den obigen Konzentrationen festgestellt wurde, dass auch das darunter liegende Siliziumnitrid oder Siliziumoxinitrid der Ladungeinfangschicht 232 geätzt wurde, obwohl mit einer langsameren Rate.
  • Alternativ kann das Dünnermachen des dielektrischen Stapels 228 in einem Mehrschritt-Prozess erfolgen, bei dem auf den obigen Oxidätzvorgang ein Nitridätzvorgang folgt, zum Beispiel ein Niedrigdruckätzvorgang bei moderater Leistung (etwa 500 W) in einem Plasma aus fluorhaltigem Gas, wie etwa CF4 oder CHF3.
  • In noch einer anderen Alternative kann das Dünnermachen des dielektrischen Stapels 228 in einem Einzel- oder Mehrschritt-Prozess erfolgen, bei dem entweder die Blockierungsschicht 234 oder sowohl die Blockierungsschicht als auch mindestens ein Abschnitt der Ladungseinfangschicht 232 in einem Trockenätzprozesses entfernt werden. In einer Ausführungsform, bei der die Blockierungsschicht 234 ein Oxid und die Ladungseinfangschicht 232 ein Siliziumnitrid oder Siliziumoxidnitrid einschließen, kann der Trockenätzprozess zum Beispiel einen ersten Ätzschritt bei niedrigem Druck und moderat hoher Leistung (1600 W) unter Verwendung von Sauerstoff (O2) und eines fluorhaltigen Gases, wie etwa CHF3 einschließen, gefolgt durch einen zweiten Nitridätzschritt, wie oben beschrieben.
  • Als Nächstes, Bezug nehmend auf 3 und 4E, werden durch Implantieren einer entsprechenden Ionenart (repräsentiert durch Pfeile 258) mit einer entsprechenden Energie und gemäß einer entsprechenden Konzentration durch Öffnungen in der oben genannten ONO- oder NVM-LDD-Maske 254 Drain-Erweiterungen oder LDDs 256 in den S/D-Regionen des NVM-Transistors 206 ausgebildet (Schritt 308) und die NVM-LDD-Maske 254 entfernt. Wie oben beschrieben, kann die Fotolack-NVM-LDD-Maske 254 durch Veraschen oder Strippen unter Verwendung von Sauerstoffplasma entfernt werden. In einer Ausführungsform können die LDD-Implantierungen 256 durch Implantieren von Arsen oder Phosphor mit einer Energie von etwa 5 bis etwa 25 Kiloelektronenvolt (keV) und einer Dosis von etwa 5e12 cm2 bis etwa 2e14 cm2 ausgebildet werden. Optional können Taschen- oder Halo-Implantierungen 260 für einen P-Typ-NVM-Transistor 206 durch die gleichen Öffnungen in der NVM-LDD-Maske 254 durch Implantieren von Arsen oder Phosphor mit einer Energie von 20 bis 70 Kiloelektronenvolt (KeV) und einer Dosis von 2e12 cm–2 bis etwa 5e12 cm–2 ausgebildet werden. Gleichermaßen können Taschen- oder Halo-Implantierungen 260 für einen P-Typ-NVM-Transistor 206 durch Implantieren von (BF2) mit einer Energie von 10 bis 30 Kiloelektronenvolt und einer Dosis von 1e12 cm–2 bis etwa 3e12 cm–2 ausgebildet werden.
  • In den Ausführungsformen, in denen die Gate-Schicht eine Polysiliziumschicht ist oder einschließt, kann das Polysilizium reoxidiert werden, um eventuelle während des Ätzens der Gate-Schicht oder Dünnermachen des dielektrischen Stapels in S/D-Regionen des NVM-Transistors 206 aufgetretene Beschädigung an Kanten der Gates 240, 242 zu reparieren (Schritt 310). In einer Ausführungsform kann der Reoxidationsprozess das Exponieren des Substrats 204 mit den darauf ausgebildeten Polysilizium-Gates 240, 242 gegenüber Sauerstoff bei einer Temperatur von etwa 900 °C bis etwa 1100 °C, für mindestens etwa 5 bis 30 Minuten, einschließen, um einen Abschnitt des Polysiliziums proximal zu exponierten Oberflächen der Gates auf eine Tiefe von etwa 1 bis etwa 5 nm zu reoxidieren.
  • Bezug nehmend auf 3 und 4F wird eine erste Abstandsringschicht (in dieser Figur nicht gezeigt) angeordnet und geätzt, um erste Seitenwand-Abstandsringe 246 (Abstandsring 1) neben den Polysilizium-Gates 240, 242 des MOS-Transistors 210 und des NVM-Transistors 206 auszubilden (Schritt 312). Wie oben beschrieben, kann die erste Abstandsringschicht 244 eine konforme Schicht eines dielektrischen Materials, wie etwa Siliziumoxid (SiO2) oder Siliziumnitrid (SiN) einschließen, die auf eine Dicke von etwa 10 nm bis etwa 30 nm, unter Verwendung einer bekannten CVD-Technik, wie hier beschrieben, angeordnet wird. In einer Ausführungsform, in der die Abstandsringschicht 244 Siliziumnitrid einschließt, kann der Ätzvorgang in einer Anzahl von verschiedenen Arten vollzogen oder durchgeführt werden, einschließlich, zum Beispiel, einem Niedrigdruck- oder Abstandsringätzen bei moderater Leistung (etwa 500 W) in einem Plasma aus fluorhaltigem Gas, wie etwa CF4, oder CHF3. Da keine Maske verwendet wird und der Ätzvorgang stark anisotrop ist, wird im Wesentlichen die gesamte Abstandsringschicht 244 geätzt oder von exponierten Oberflächen des Gate-Oxids 236 und des dielektrischen Stapels 228 entfernt, sowie der horizontalen Oberfläche der Gates 240, 242, parallel zur Oberfläche 216 des Substrats 204, wodurch erste Abstandsringe 246 neben Seitenwänden der Gates des MOS-Transistors 210 und des NVM-Transistors 206 zurückbleiben.
  • Als Nächstes, Bezug nehmend auf 3 und 4G, wird eine MOS-LDD-Maske 248 angeordnet und strukturiert und werden durch Implantieren einer entsprechenden Ionenart (repräsentiert durch Pfeile 252) mit einer entsprechenden Energie und gemäß einer entsprechenden Konzentration Drain-Erweiterungen oder LDDs 250 in Source- und Drain-Regionen (S/D-Regionen) des MOS-Transistors 210 ausgebildet (Schritt 314). Wie oben beschrieben, können LDDs 250 für einen P-Typ-MOS-Transistor 210 durch Implantieren von Borionen (BF2) mit einer Energie von 10 bis etwa 100 Kiloelektronenvolt (keV) und einer Dosis von etwa 1e12 cm–2 bis etwa 5e14 cm–2 ausgebildet werden, und können LDDs für einen N-Typ-MOS-Transistor durch Implantieren von Arsen oder Phosphor mit einer Energie von 10 bis etwa 100 Kiloelektronenvolt (keV) und einer Dosis von etwa 1e12 cm–2 bis etwa 5e14 cm–2, durch eine Fotolackmaske, ausgebildet werden. Optional können Taschen- oder Halo-Implantierungen (nicht gezeigt) für den MOS-Transistor 210 durch Implantieren einer entsprechenden Ionenart mit einer entsprechenden Energie und gemäß einer entsprechenden Konzentration, wie oben beschrieben, ausgebildet werden.
  • Schließlich werden tiefe Source- und Drain-Implantierungen durchgeführt, um Source- und Drain-Regionen (S/D-Regionen) sowohl für den NVM-Transistor 206 als auch den MOS-Transistor 210 auszubilden, der in S/D-Regionen des NVM-Transistors 206 verbleibende dielektrische Stapel 228 sowie in den S/D-Regionen des MOS-Transistors 210 verbleibendes GOx 236 werden entfernt, ein Silizid 266 wird über der Oberfläche 216 des Substrats 204 in allen S/D-Regionen ausgebildet und der Standard- oder Grund-CMOS-Prozessfluss wird fortgesetzt, um die Frontende-Vorrichtungsherstellung der Speicherzelle 200 im Wesentlichen abzuschließen (Schritt 316). Wie oben erwähnt, können der dielektrische Stapel 228 und das GOx 236 durch einen beliebigen der hier beschriebenen Oxid- und/oder Nitridätzvorgänge entfernt werden, einschließlich Nassprozess unter Verwendung von HF- oder Standard-Reinigungen (SC1) und SC2. Der Silizidprozess kann ein beliebiger auf dem Gebiet eingesetzter Prozess sein, typischerweise einschließlich Vorreinigungsätzvorgang, Nickel-Metall-Abscheidung, Glühvorgang und Nassstrippen.
  • Eine andere Ausführungsform eines Verfahrens zum Integrieren oder Einbetten eines NVM-Transistors in einem CMOS-Prozessfluss wird nun im Detail mit Bezug auf 5 und 6A bis 6E beschrieben. 5 ist ein Ablaufdiagramm einer Ausführungsform eines Verfahrens oder Prozessflusses, wobei eine separate Maske, die sich von der NVM-LDD-Maske 254 unterscheidet, verwendet wird, um einen dielektrischen Stapel dünner zu machen, falls nicht von S/D-Regionen des NVM-Transistors zu entfernen, bevor erste Abstandsringe (Abstandsring 1) neben Seitenwänden der Gates der NVM- und MOS-Transistoren ausgebildet und Ionen in die S/D-Regionen des NVM-Transistors implantiert werden, um LDD 256, auszubilden. 6A bis 6E sind Blockdiagramme, die Querschnittsansichten eines Abschnitts einer Speicherzelle 200, die einen NVM-Transistor und MOS-Transistoren einschließt, während der Herstellung der Speicherzelle gemäß dem Verfahren von 5 illustrieren.
  • Wie bei dem oben beschriebenen Verfahren oder Prozessfluss beginnt der Prozess mit dem Ausbilden einer Anzahl von Isolationsstrukturen 202 in einem Wafer oder Substrat 204, Implantieren von Dotierstoffen 204 durch das Polsteroxid 214 zum Ausbilden von Wannen in einer oder mehreren der NVM- oder MOS-Regionen, und um Kanäle für die NVM- und MOS-Transistoren auszubilden, die in den MOS-Regionen ausgebildet werden, alles wie in Schritt 102 bis 106 von 1 und 2A bis 2C beschrieben. Als Nächstes wird ein dielektrischer Stapel 228 wie in Schritt 108 beschrieben und in 2D und 2E gezeigt angeordnet und strukturiert. Schließlich wird eine GOx-Vorreinigung durchgeführt und ein GOx 236 wie in Schritt 108 beschrieben und 2F gezeigt angeordnet. An dieser Stelle ist die Speicherzelle 200 im Wesentlichen mit der in 2F gezeigten und oben beschriebenen identisch.
  • Bezug nehmend auf 5 und 64A setzt das Verfahren mit dem Anordnen und Strukturieren einer Gate-Schicht (nicht gezeigt) fort, um gleichzeitig das Gate 240 für den MOS-Transistor 210 und das Gate 242 für den NVM-Transistor 206 auszubilden (Schritt 502). Allgemein ist die Gate-Schicht eine leitfähige, konforme Schicht, die über im Wesentlichen die gesamte Oberfläche des Substrats 204 und alle darauf ausgebildeten Schichten und Strukturen angeordnet wird. Eine strukturierte Fotolackmaske (nicht gezeigt) wird dann unter Verwendung von standardmäßigen Lithographietechniken ausgebildet und die Gate-Schicht geätzt, um die Gate-Schicht von Bereichen zu entfernen, die durch die Maske nicht geschützt sind, und an oberen Oberflächen des Gate-Oxids 236 und des dielektrischen Stapels (Blockierungsschicht 234) zu stoppen. Wie oben beschrieben, kann die Gate-Schicht eine dotierte Polysiliziumschicht und/oder eine oder mehrere Metallschichten einschließen.
  • Bezug nehmend auf 5 und 6B wird eine Maske 268, über dem Substrat 204 ausgebildet, wodurch Source- und Drain-Regionen (S/D-Regionen) des NVM-Transistors 206 exponiert werden (Schritt 504). Wie bei der oben beschriebenen NVM-LDD-Maske 254 kann die Maske 268 eine Fotolackschicht, oder eine Hartmaske, ausgebildet aus einer strukturierten Nitrid- oder Silizium-Nitrid-Schicht, einschließen. In den gezeigten Ausführungsformen schließt die Maske 268 eine Schicht aus Fotolack ein, die unter Verwendung von standardmäßigen Lithographieprozessen strukturiert wird. Als Nächstes, Bezug nehmend auf 5 und 4C bis 6D wird der dielektrische Stapel 228, der über den S/D-Regionen liegt und durch die Öffnungen in der Maske 268 exponiert ist, geätzt, um den dielektrischen Stapel durch Entfernen der Blockierungsschicht 234 und mindestens eines ersten Abschnitts der Ladungseinfangschicht 232 in S/D-Regionen des NVM-Transistors 206 dünner zu machen (Schritt 506). Wie oben beschrieben, wird der dielektrische Stapel 228 in S/D-Regionen des NVM-Transistors 206 von einer anfänglichen Gesamtstapeldicke von etwa 175 Å, wodurch Implantierungen in die S/D-Regionen negativ beeinträchtigt werden, bis hinunter auf eine Dicke von etwa 30 Å bis etwa 40 Å dünner gemacht, wodurch das anschließende Implantieren von Dotierstoffen in S/D-Regionen des NVM-Transistors nicht negativ beeinträchtigt werden würde. In einigen Ausführungsformen liegt in der Ladungseinfangschicht 232 eine mehrschichtige Ladungseinfangschicht vor, einschließlich einer ersten und zweiten Ladungseinfangschicht 232a und 232b, wobei im Wesentlichen die gesamte obere zweite Ladungseinfangschicht 232b oder etwa 90 Å der Ladungseinfangschicht entfernt wird.
  • In einer Ausführungsform erfolgt das Dünnermachen unter Verwendung eines standardmäßigen Oxidätzvorgangs, zum Beispiel einem Nassätzprozess unter Verwendung einer 10:1-BOE, die ein Tensid enthält. Alternativ kann der Nassätzprozess unter Verwendung einer 20:1-BOE-Nassätz-, einer 50:1-HF-Nassätz-, einer Polsterätz- oder einer anderen ähnlichen, Fluorwasserstoff-basierten Nassätzchemie durchgeführt werden. Es wird darauf hingewiesen, dass, während die obige Ätzchemie selektiv für Nitrid ist, bei den obigen Konzentrationen festgestellt wurde, dass auch das darunter liegende Siliziumnitrid oder Siliziumoxinitrid der Ladungeinfangschicht 232 geätzt wurde, obwohl mit einer langsameren Rate.
  • Alternativ kann das Dünnermachen des dielektrischen Stapels 228 in einem Mehrschritt-Prozess erfolgen, bei dem auf den obigen Oxidätzvorgang ein Nitridätzvorgang folgt, zum Beispiel ein Niedrigdruckätzvorgang bei moderater Leistung (etwa 500 W) in einem Plasma aus fluorhaltigem Gas, wie etwa CF4 oder CHF3.
  • In noch einer anderen Alternative kann das Dünnermachen des dielektrischen Stapels 228 in einem Einzel- oder Mehrschritt-Prozess erfolgen, bei dem entweder die Blockierungsschicht 234 oder sowohl die Blockierungsschicht als auch mindestens ein Abschnitt der Ladungseinfangschicht 232 in einem Trockenätzprozesses entfernt werden. In einer Ausführungsform, bei der die Blockierungsschicht 234 ein Oxid und die Ladungseinfangschicht 232 ein Siliziumnitrid oder Siliziumoxidnitrid einschließen, kann der Trockenätzprozess zum Beispiel einen ersten Ätzschritt bei niedrigem Druck und moderat hoher Leistung (1600 W) unter Verwendung von Sauerstoff (O2) und eines fluorhaltigen Gases, wie etwa CHF3 einschließen, gefolgt durch einen zweiten Nitridätzschritt, wie oben beschrieben.
  • Als Nächstes wird die Maske 268 entfernt, und in den Ausführungsformen, in denen die Gate-Schicht eine Polysiliziumschicht ist oder einschließt, kann das Polysilizium reoxidiert werden, um eventuelle während des Ätzens der Gate-Schicht aufgetretene Beschädigung an Kanten der Gates 240, 242 zu reparieren (Schritt 508). Wie oben beschrieben, kann die Maske 268 durch Veraschen oder Strippen unter Verwendung von Sauerstoffplasma entfernt werden. Der Reoxidationsprozess kann das Exponieren des Substrats 204 mit den darauf ausgebildeten Polysilizium-Gates 240, 242 gegenüber einem Sauerstoff bei einer Temperatur von etwa 900 °C bis etwa 1100 °C, für mindestens etwa 5 bis 30 Minuten, einschließen, um einen Abschnitt des Polysiliziums proximal zu exponierten Oberflächen der Gates auf eine Tiefe von etwa 1 bis etwa 5 nm zu reoxidieren.
  • Bezug nehmend auf 5 und 6E wird eine erste Abstandsringschicht (in dieser Figur nicht gezeigt) angeordnet und geätzt, um erste Seitenwand-Abstandsringe 246 (Abstandsring 1) neben den Polysilizium-Gates 240, 242 des MOS-Transistors 210 und des NVM-Transistors 206 auszubilden (Schritt 510). Wie oben beschrieben, kann die erste Abstandsringschicht 244 eine konforme Schicht eines dielektrischen Materials, wie etwa Siliziumoxid (SiO2) oder Siliziumnitrid (SiN) einschließen, die auf eine Dicke von etwa 10 nm bis etwa 30 nm, unter Verwendung einer bekannten CVD-Technik, wie hier beschrieben, angeordnet wird. In einer Ausführungsform, in der die Abstandsringschicht 244 Siliziumnitrid einschließt, kann der Ätzvorgang in einer Anzahl von verschiedenen Arten vollzogen oder durchgeführt werden, einschließlich, zum Beispiel, einem Niedrigdruck- oder Abstandsringätzen bei moderater Leistung (etwa 500 W) in einem Plasma aus fluorhaltigem Gas, wie etwa CF4, oder CHF3. Da keine Maske verwendet wird und der Ätzvorgang stark anisotrop ist, wird im Wesentlichen die gesamte Abstandsringschicht 244 geätzt oder von exponierten Oberflächen des Gate-Oxids 236 und des dielektrischen Stapels 228 entfernt, sowie der horizontalen Oberfläche der Gates 240, 242, parallel zur Oberfläche 216 des Substrats 204, wodurch erste Abstandsringe 246 neben Seitenwänden der Gates des MOS-Transistors 210 und des NVM-Transistors 206 zurückbleiben.
  • Als Nächstes können MOS-LDD-Masken und NVM-LDD-Masken sequenziell über der Oberfläche 216 des Substrats 204 ausgebildet werden und die entsprechenden Implantierungen vorgenommen werden, um leicht dotierte Drain-Erweiterungen (LDDs 250 und 256) und Taschen- oder Halo-Implantierungen 260 für die MOS- und NVM-Transistoren auszubilden, wie oben in Schritt 118 und 124 beschrieben.
  • Schließlich werden tiefe Source- und Drain-Implantierungen durchgeführt, um Source- und Drain-Regionen (S/D-Regionen) 264 sowohl für den NVM-Transistor 206 als auch den MOS-Transistor 210 auszubilden, und der in S/D-Regionen des NVM-Transistors 206 verbleibende dielektrische Stapel 228 sowie in den S/D-Regionen des MOS-Transistors 210 verbleibendes GOx 236 werden entfernt. Ein Silizid 266 kann dann über der Oberfläche 216 des Substrats 204 in allen S/D-Regionen ausgebildet werden, und der Standard- oder Grund-CMOS-Prozessfluss wird fortgesetzt, um die Frontende-Vorrichtungsherstellung der Speicherzelle 200 im Wesentlichen abzuschließen (Schritt 514).
  • Obwohl Ausführungsformen dieses Verfahrens eine separate Maske verwenden, um den dielektrischen Stapel über den S/D-Regionen NVM-Transistors dünner zu machen, reduziert die Verwendung der separaten Maske und die Polysilizium-Reoxidation (Schritt 508), die nach dem Dünnermachen durchgeführt wird, die Ätzdefekte in den darunter liegenden Schichten stark. Es versteht sich auch, dass die separate Maske 268 unter Verwendung der gleichen Fotomaske ausgebildet oder strukturiert werden kann, die verwendet wird, um die NVM-LDD-Maske 254 auszubilden, wodurch ein großer Teil der Kosten für das Einführen einer zusätzlichen Maske in den Prozessfluss vermieden wird.
  • Ausführungsformen von Verfahren zum Herstellen von Speicherzellen, die eingebettete oder integral ausgebildete ONO-basierte NVM-Transistoren und MOS-Transistoren einschließen, wurden somit beschrieben. Obwohl die vorliegende Offenbarung unter Bezugnahme auf beispielhafte Ausführungsformen beschrieben wurde, wird zu erkennen sein, dass verschiedene Modifizierungen und Änderungen an diesen Ausführungsformen vorgenommen werden können, ohne sich vom allgemeinen Geist und Umfang der Offenbarung zu entfernen. Demgemäß sind die Patentschrift und Zeichnungen im illustrativen Sinn, statt im beschränkenden Sinn aufzufassen.
  • Die Zusammenfassung der Offenbarung wird bereitgestellt, um 37 C.F.R. §1.72(b) zu erfüllen, worin eine Zusammenfassung gefordert wird, die dem Leser erlauben wird, die Art von einer oder mehreren Ausführungsformen der technischen Offenbarung schnell zu erfassen. Sie wird mit dem Verständnis geliefert, dass sie nicht verwendet werden wird, um den Umfang oder die Bedeutung der Patentansprüche zu interpretieren oder zu beschränken. Außerdem ist in der vorstehenden detaillierten Beschreibung zu erkennen, dass verschiedene Merkmale in einer einzelnen Ausführungsform zusammengruppiert werden, was dem Zweck dient, die Offenbarung zu rationalisieren. Dieses Verfahren der Offenbarung ist jedoch nicht derart zu interpretieren, als ob es eine Absicht widerspiegelt, dass die beanspruchten Ausführungsformen mehr Merkmale erfordern, als in jedem Patentanspruch ausdrücklich zitiert. Vielmehr, wie die folgenden Patentansprüche zeigen, liegt der erfinderische Gegenstand in weniger als allen Merkmalen einer einzelnen offenbarten Ausführungsform. Demnach werden die folgenden Patentansprüche hiermit in die detaillierte Beschreibung aufgenommen, wobei jeder Patentanspruch als separate Ausführungsform für sich allein steht.
  • Die Bezugnahme in der Beschreibung auf eine einzelne Ausführungsform oder eine Ausführungsform bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Charakteristik, die in Verbindung mit der Ausführungsform beschrieben wird, in mindestens einer einzelnen Ausführungsform der Schaltung oder des Verfahrens eingeschlossen ist. Die Erscheinungen des Ausdrucks eine einzelne Ausführungsform an verschiedenen Stellen in der Patentschrift beziehen sich nicht notwendigerweise auf die gleiche Ausführungsform.

Claims (20)

  1. Ein Verfahren, beinhaltend: Anordnen und Strukturieren einer Gate-Schicht über einem dielektrischen Stapel auf einem Substrat, um ein Gate eines Nichtflüchtigen-Speicher(NVM, non-volatile memory)-Transistors auszubilden, wobei der dielektrische Stapel eine Tunnelungsschicht, die über einer Oberfläche des Substrats liegt, eine Ladungseinfangschicht, die über der Tunnelungsschicht liegt, und eine Blockierungsschicht, die über der Ladungseinfangschicht liegt, einschließt; Ausbilden einer Maske, die Source- und Drain-Regionen (S/D-Regionen) des NVM-Transistors exponiert; Ätzen des dielektrischen Stapels durch die Maske, um den dielektrischen Stapel durch Entfernen der Blockierungsschicht und mindestens eines ersten Abschnitts der Ladungseinfangschicht in S/D-Regionen des NVM-Transistors dünner zu machen; und Implantieren von Dotierstoffen in S/D-Regionen des NVM-Transistors durch den dünner gemachten dielektrischen Stapel, um einen leicht dotierten Drain (LDD) neben dem Gate des NVM-Transistors auszubilden.
  2. Verfahren gemäß Anspruch 1 wobei die Ladungseinfangschicht eine Mehrschicht-Ladungseinfangschicht ist, die mindestens eine erste Ladungseinfangschicht, die über der Tunnelungsschicht liegt, und eine zweite Ladungseinfangschicht, die über der ersten Ladungseinfangschicht liegt, beinhaltet, und wobei das Entfernen des mindestens einen ersten Abschnitts des Ladungseinfangs das Entfernen der zweiten Ladungseinfangschicht in S/D-Regionen des NVM-Transistors beinhaltet.
  3. Verfahren gemäß Anspruch 1, wobei das Ätzen des dielektrischen Stapels das Dünnermachen des dielektrischen Stapels auf eine Dicke beinhaltet, die das anschließende Implantieren von Dotierstoffen in S/D-Regionen des NVM-Transistors nicht nachteilig beeinträchtigt.
  4. Verfahren gemäß Anspruch 3, wobei das Ätzen des dielektrischen Stapels das Dünnermachen des dielektrischen Stapels von einer Dicke von etwa 175 Ångström (Å) auf eine Dicke von etwa 30 Å bis etwa 40 Å beinhaltet.
  5. Verfahren gemäß Anspruch 1, wobei das Anordnen und Strukturieren der Gate-Schicht weiterhin das Anordnen und Strukturieren der Gate-Schicht über einer Oberfläche des Substrats in einem Bereich beinhaltet, der den dielektrischen Stapel darauf nicht aufweist, um gleichzeitig ein Gate eines Komplementär-Metall-auf-Silizium(CMOS)-Transistors auszubilden.
  6. Verfahren gemäß Anspruch 5, das weiterhin das Anordnen einer ersten Abstandsringschicht über dem Gate des NVM-Transistors, dem Gate des CMOS-Transistors und der Oberfläche des Substrats und das anisotrope Ätzen der ersten Abstandsringschicht, um die ersten Abstandsringe neben Seitenwänden der Gates des NVM-Transistors und des CMOS-Transistors auszubilden, beinhaltet.
  7. Verfahren gemäß Anspruch 6, wobei das Anordnen und Ätzen der ersten Abstandsringschicht, um die ersten Abstandsringe auszubilden, vor dem Ausbilden der Maske erfolgt, die S/D-Regionen des NVM-Transistors exponiert.
  8. Verfahren gemäß Anspruch 6, das weiterhin das Anordnen einer zweiten Abstandsringschicht über dem Gate des NVM-Transistors, dem Gate des CMOS-Transistors und der Oberfläche des Substrats und das anisotrope Ätzen der zweiten Abstandsringschicht, um die zweiten Abstandsringe (Abstandsring-2) neben den ersten Abstandsringen der Gates des NVM-Transistors und des CMOS-Transistors auszubilden, wobei die zweite Abstandsringschicht Siliziumnitrid (SiN) beinhaltet, und wobei das Ätzen der zweiten Abstandsringschicht das Entfernen von mindestens einer zweiten der Ladungseinfangschicht in S/D-Regionen des NVM-Transistors beinhaltet.
  9. Verfahren gemäß Anspruch 8, wobei die Tunnelungsschicht und ein zweiter Abschnitt der Ladungseinfangschicht, der nach dem Ätzen des dielektrischen Stapels durch die Maske, um den dielektrischen Stapel dünner zu machen, in den S/D-Regionen des NVM-Transistors verbleibt, die Oberfläche des Substrats in den S/D-Regionen während des Ausbildens der ersten Abstandsringe und der zweiten Abstandsringe vor Beschädigung schützen.
  10. Verfahren gemäß Anspruch 1, wobei die Gate-Schicht Polysilizium beinhaltet, und wobei das Verfahren weiterhin Reoxidieren des Polysiliziums nach dem Anordnen und Strukturieren der Gate-Schicht über beinhaltet, um ein Polysilizium-Gate des NVM-Transistors auszubilden.
  11. Verfahren gemäß Anspruch 10, wobei der dielektrische Stapel einen Oxid-Nitrid-Oxid(ONO)-Stapel beinhaltet und der NVM-Transistor einen Silizium-Oxid-Nitrid-Oxid-Silizium(SONOS)-Transistor beinhaltet.
  12. Verfahren gemäß Anspruch 1, wobei mindestens eine der Tunnelungsschicht oder der Blockierungsschicht ein High-k-Material beinhaltet.
  13. Verfahren gemäß Anspruch 1, wobei die ausgebildete Maske, die S/D-Regionen des NVM-Transistors exponiert, vor dem Dünnermachen des dielektrischen Stapels, eine LDD-Maske ist, und wobei das Implantieren von Dotierstoffen in S/D-Regionen des NVM-Transistors das Implantieren durch Öffnungen in der LDD-Maske beinhaltet.
  14. Ein Verfahren, beinhaltend: Anordnen eines dielektrischen Stapels in einer ersten Region eines Substrats, wobei der dielektrische Stapel eine Tunnelungsschicht, die über einer Oberfläche des Substrats liegt, eine Ladungseinfangschicht, die über der Tunnelungsschicht liegt, und eine Blockierungsschicht, die über der Ladungseinfangschicht liegt, einschließt; Anordnen einer Gate-Schicht über dem dielektrischen Stapel in der ersten Region und über einer Oberfläche des Substrats in einer zweiten Region, die den dielektrischen Stapel darauf nicht aufweist; Strukturieren der Gate-Schicht, um gleichzeitig ein Gate eines Nichtflüchtigen-Speicher(NVM, non-volatile memory)-Transistors in der ersten Region und ein Gate eines Komplementär-Metall-Oxid-Silizium(CMOS)-Transistors in der ersten Region auszubilden; Ausbilden einer Maske, die Öffnungen aufweist, die Source- und Drain-Regionen (S/D-Regionen) des NVM-Transistors exponieren; Ätzen des dielektrischen Stapels durch die Öffnungen in der Maske, um den dielektrischen Stapel durch Entfernen der Blockierungsschicht und mindestens eines ersten Abschnitts der Ladungseinfangschicht in S/D-Regionen des NVM-Transistors dünner zu machen; und Implantieren von Dotierstoffen in S/D-Regionen des NVM-Transistors durch den dünner gemachten dielektrischen Stapel, um einen leicht dotierten Drain (LDD) neben dem Gate des NVM-Transistors auszubilden.
  15. Verfahren gemäß Anspruch 14 wobei die Ladungseinfangschicht eine Mehrschicht-Ladungseinfangschicht ist, die mindestens eine erste Ladungseinfangschicht, die über der Tunnelungsschicht liegt, und eine zweite Ladungseinfangschicht, die über der ersten Ladungseinfangschicht liegt, beinhaltet, und wobei das Entfernen des mindestens einen ersten Abschnitts des Ladungseinfangs das Entfernen der zweiten Ladungseinfangschicht in S/D-Regionen des NVM-Transistors beinhaltet.
  16. Verfahren gemäß Anspruch 14, wobei die Gate-Schicht Polysilizium beinhaltet, und wobei das Verfahren weiterhin das Anordnen einer Abstandsringschicht über dem Gate des NVM-Transistors, dem Gate des CMOS-Transistors und der Oberfläche des Substrats und das anisotrope Ätzen der Abstandsringschicht, um die Abstandsringe neben Seitenwänden der Gates des NVM-Transistors und des CMOS-Transistors auszubilden, und das Reoxidieren des Polysiliziums beinhaltet.
  17. Verfahren gemäß Anspruch 16, wobei das Anordnen und Ätzen der Abstandsringschicht, um die Abstandsringe auszubilden, und das Reoxidieren des Polysiliziums vor dem Ausbilden der Maske erfolgt, die S/D-Regionen des NVM-Transistors exponiert.
  18. Verfahren gemäß Anspruch 16, wobei das Anordnen und Ätzen der Abstandsringschicht, um die Abstandsringe auszubilden, und das Reoxidieren des Polysiliziums nach dem Implantieren von Dotierstoffen in S/D-Regionen des NVM-Transistors erfolgt, und wobei die Tunnelungsschicht und ein zweiter Abschnitt der Ladungseinfangschicht, der nach dem Ätzen des dielektrischen Stapels durch die Maske, um den dielektrischen Stapel dünner zu machen, in den S/D-Regionen des NVM-Transistors verbleibt, die Oberfläche des Substrats in den S/D-Regionen während des Ausbildens der Abstandsringe vor Beschädigung schützen.
  19. Ein Verfahren, beinhaltend: Anordnen und Strukturieren einer Polysilizium-Gate-Schicht über einem Substrat, um ein Gate eines Nichtflüchtigen-Speicher(NVM, non-volatile memory)-Transistors auf einem dielektrischen Stapel auszubilden, der eine Tunnelungsschicht, die über einer Oberfläche des Substrats liegt, eine Ladungseinfangschicht, die über der Tunnelungsschicht liegt, und eine Blockierungsschicht, die über der Ladungseinfangschicht liegt, einschließt, während gleichzeitig ein Gate eines Komplementär-Metall-Oxid-Silizium(CMOS)-Transistors auf einem Gate-Oxid auf dem Substrat ausgebildet wird; Ausbilden einer Maske, die Source- und Drain-Regionen (S/D-Regionen) des NVM-Transistors exponiert; Ätzen des dielektrischen Stapels durch die Maske, um den dielektrischen Stapel durch Entfernen der Blockierungsschicht und mindestens eines ersten Abschnitts der Ladungseinfangschicht in S/D-Regionen des NVM-Transistors dünner zu machen; und Reoxidieren der Polysilizium-Gate-Schicht; Anordnen einer Abstandsringschicht über den Gates des NVM-Transistors und CMOS-Transistors und der Oberfläche des Substrats und anisotropes Trockenätzen der Abstandsringschicht, um die Abstandsringe neben Seitenwänden der Gates auszubilden; und Ausbilden einer leicht dotierten Drains(LDD)-Maske, die Öffnungen einschließt, die S/D-Regionen des NVM-Transistors exponieren, und Implantieren von Dotierstoffen in S/D-Regionen des NVM-Transistors durch den dünner gemachten dielektrischen Stapel, um einen LDD neben dem Gate des NVM-Transistors auszubilden.
  20. Verfahren gemäß Anspruch 19, wobei das Ausbilden der LDD-Maske weiterhin Öffnungen beinhaltet, die S/D-Regionen des CMOS-Transistors exponieren, und wobei das Implantieren von Dotierstoffen weiterhin das Implantieren von Dotierstoffen durch diese Öffnungen beinhaltet, die S/D-Regionen des CMOS-Transistors exponieren, um gleichzeitig einen LDD neben dem Gate des CMOS-Transistors auszubilden.
DE112014006222.7T 2014-01-21 2014-11-19 Verfahren zum Ausbilden von SONOS-Speichertransistoren und CMOS-Transistoren Active DE112014006222B4 (de)

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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8916432B1 (en) * 2014-01-21 2014-12-23 Cypress Semiconductor Corporation Methods to integrate SONOS into CMOS flow
JP6518485B2 (ja) 2015-03-30 2019-05-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN104952734B (zh) * 2015-07-16 2020-01-24 矽力杰半导体技术(杭州)有限公司 半导体结构及其制造方法
US9502307B1 (en) * 2015-11-20 2016-11-22 International Business Machines Corporation Forming a semiconductor structure for reduced negative bias temperature instability
US9786664B2 (en) * 2016-02-10 2017-10-10 International Business Machines Corporation Fabricating a dual gate stack of a CMOS structure
KR101780147B1 (ko) * 2016-04-15 2017-09-20 매그나칩 반도체 유한회사 다중 전압 반도체 소자 및 그 제조 방법
US10115720B2 (en) 2016-04-15 2018-10-30 Magnachip Semiconductor, Ltd. Integrated semiconductor device and method for manufacturing the same
US9824895B1 (en) 2016-09-27 2017-11-21 Cypress Semiconductor Corporation Method of integration of ONO stack formation into thick gate oxide CMOS flow
CN106887433A (zh) * 2017-02-08 2017-06-23 上海华虹宏力半导体制造有限公司 Sonos工艺方法
CN106847678B (zh) * 2017-02-14 2020-01-24 上海华虹宏力半导体制造有限公司 一种解决ono结构刻蚀缺陷的方法
JP6889001B2 (ja) * 2017-03-30 2021-06-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10872898B2 (en) * 2017-07-19 2020-12-22 Cypress Semiconductor Corporation Embedded non-volatile memory device and fabrication method of the same
JP2019079845A (ja) 2017-10-20 2019-05-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN109801965B (zh) * 2017-11-17 2022-06-14 联华电子股份有限公司 具有双层间隙壁的晶体管及其形成方法
US10504990B2 (en) * 2017-11-21 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation features and methods of fabricating the same
JP2019102520A (ja) 2017-11-29 2019-06-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11017851B1 (en) 2019-11-26 2021-05-25 Cypress Semiconductor Corporation Silicon-oxide-nitride-oxide-silicon based multi level non-volatile memory device and methods of operation thereof
CN111279481B (zh) * 2020-01-14 2022-01-28 长江存储科技有限责任公司 包括具有经调节的氮重量百分比的隧穿层的沟道结构及其形成方法
GB2591472B (en) * 2020-01-28 2022-02-09 X Fab France Sas Method of forming asymmetric differential spacers for optimized MOSFET performance and optimized mosfet and SONOS co-integration
JP2021061450A (ja) * 2021-01-20 2021-04-15 セイコーエプソン株式会社 半導体装置及びその製造方法

Family Cites Families (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2923995C2 (de) * 1979-06-13 1985-11-07 Siemens AG, 1000 Berlin und 8000 München Verfahren zum Herstellen von integrierten MOS-Schaltungen mit MOS-Transistoren und MNOS-Speichertransistoren in Silizium-Gate-Technologie
US4319395A (en) * 1979-06-28 1982-03-16 Motorola, Inc. Method of making self-aligned device
US5168334A (en) * 1987-07-31 1992-12-01 Texas Instruments, Incorporated Non-volatile semiconductor memory
US5120670A (en) * 1991-04-18 1992-06-09 National Semiconductor Corporation Thermal process for implementing the planarization inherent to stacked etch in virtual ground EPROM memories
JP3358663B2 (ja) * 1991-10-25 2002-12-24 ローム株式会社 半導体記憶装置およびその記憶情報読出方法
JP2925868B2 (ja) * 1992-12-11 1999-07-28 ローム株式会社 半導体装置の製造方法
KR0163932B1 (ko) * 1995-02-24 1999-01-15 김광호 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조 및 그 제조방법
US6297096B1 (en) * 1997-06-11 2001-10-02 Saifun Semiconductors Ltd. NROM fabrication method
US5966603A (en) * 1997-06-11 1999-10-12 Saifun Semiconductors Ltd. NROM fabrication method with a periphery portion
US6069382A (en) * 1998-02-11 2000-05-30 Cypress Semiconductor Corp. Non-volatile memory cell having a high coupling ratio
US6348711B1 (en) * 1998-05-20 2002-02-19 Saifun Semiconductors Ltd. NROM cell with self-aligned programming and erasure areas
US6346442B1 (en) * 1999-02-04 2002-02-12 Tower Semiconductor Ltd. Methods for fabricating a semiconductor chip having CMOS devices and a fieldless array
US6399446B1 (en) * 1999-10-29 2002-06-04 Advanced Micro Devices, Inc. Process for fabricating high density memory cells using a metallic hard mask
US6410388B1 (en) * 2000-02-15 2002-06-25 Advanced Micro Devices, Inc. Process for optimizing pocket implant profile by RTA implant annealing for a non-volatile semiconductor device
US6417081B1 (en) * 2000-05-16 2002-07-09 Advanced Micro Devices, Inc. Process for reduction of capacitance of a bitline for a non-volatile memory cell
US6562683B1 (en) * 2000-08-31 2003-05-13 Advanced Micro Devices, Inc. Bit-line oxidation by removing ONO oxide prior to bit-line implant
US6465306B1 (en) * 2000-11-28 2002-10-15 Advanced Micro Devices, Inc. Simultaneous formation of charge storage and bitline to wordline isolation
US6468865B1 (en) * 2000-11-28 2002-10-22 Advanced Micro Devices, Inc. Method of simultaneous formation of bitline isolation and periphery oxide
US6642584B2 (en) * 2001-01-30 2003-11-04 International Business Machines Corporation Dual work function semiconductor structure with borderless contact and method of fabricating the same
TW580729B (en) * 2001-02-23 2004-03-21 Macronix Int Co Ltd Method of avoiding electron secondary injection caused by pocket implantation process
TW480677B (en) * 2001-04-04 2002-03-21 Macronix Int Co Ltd Method of fabricating a nitride read only memory cell
US6576511B2 (en) * 2001-05-02 2003-06-10 Macronix International Co., Ltd. Method for forming nitride read only memory
US20020182829A1 (en) * 2001-05-31 2002-12-05 Chia-Hsing Chen Method for forming nitride read only memory with indium pocket region
US6436768B1 (en) * 2001-06-27 2002-08-20 Advanced Micro Devices, Inc. Source drain implant during ONO formation for improved isolation of SONOS devices
US20030040152A1 (en) * 2001-08-22 2003-02-27 Chen-Chin Liu Method of fabricating a NROM cell to prevent charging
EP1300888B1 (de) * 2001-10-08 2013-03-13 STMicroelectronics Srl Verfahren zur Herstellung einer Speicherzelle mit zwei Speicherzonen
US20030232507A1 (en) * 2002-06-12 2003-12-18 Macronix International Co., Ltd. Method for fabricating a semiconductor device having an ONO film
JP2004095889A (ja) * 2002-08-30 2004-03-25 Fasl Japan Ltd 半導体記憶装置及びその製造方法
US6784483B2 (en) * 2002-09-04 2004-08-31 Macronix International Co., Ltd. Method for preventing hole and electron movement in NROM devices
JP4164324B2 (ja) * 2002-09-19 2008-10-15 スパンション エルエルシー 半導体装置の製造方法
US6806117B2 (en) * 2002-12-09 2004-10-19 Progressant Technologies, Inc. Methods of testing/stressing a charge trapping device
JP2004193226A (ja) * 2002-12-09 2004-07-08 Nec Electronics Corp 不揮発性半導体記憶装置およびその製造方法
US6867463B2 (en) * 2002-12-24 2005-03-15 Macronix International Co., Ltd. Silicon nitride read-only-memory
JP4009856B2 (ja) * 2003-06-30 2007-11-21 セイコーエプソン株式会社 半導体記憶装置およびその製造方法
US7015101B2 (en) 2003-10-09 2006-03-21 Chartered Semiconductor Manufacturing Ltd. Multi-level gate SONOS flash memory device with high voltage oxide and method for the fabrication thereof
US7067362B2 (en) 2003-10-17 2006-06-27 Chartered Semiconductor Manufacturing Ltd. Integrated circuit with protected implantation profiles and method for the formation thereof
US6869844B1 (en) * 2003-11-05 2005-03-22 Advanced Micro Device, Inc. Method and structure for protecting NROM devices from induced charge damage during device fabrication
US6808991B1 (en) * 2003-11-19 2004-10-26 Macronix International Co., Ltd. Method for forming twin bit cell flash memory
US6962849B1 (en) * 2003-12-05 2005-11-08 Advanced Micro Devices, Inc. Hard mask spacer for sublithographic bitline
US6958272B2 (en) * 2004-01-12 2005-10-25 Advanced Micro Devices, Inc. Pocket implant for complementary bit disturb improvement and charging improvement of SONOS memory cell
US6989320B2 (en) * 2004-05-11 2006-01-24 Advanced Micro Devices, Inc. Bitline implant utilizing dual poly
US7176113B1 (en) * 2004-06-07 2007-02-13 Spansion Llc LDC implant for mirrorbit to improve Vt roll-off and form sharper junction
KR100663344B1 (ko) * 2004-06-17 2007-01-02 삼성전자주식회사 적어도 두 개의 다른 채널농도를 갖는 비휘발성 플래시메모리 소자 및 그 제조방법
US20070026621A1 (en) * 2004-06-25 2007-02-01 Hag-Ju Cho Non-volatile semiconductor devices and methods of manufacturing the same
JP4370223B2 (ja) * 2004-08-16 2009-11-25 パナソニック株式会社 半導体装置の製造方法
US7638850B2 (en) * 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US20060084219A1 (en) * 2004-10-14 2006-04-20 Saifun Semiconductors, Ltd. Advanced NROM structure and method of fabrication
US7238974B2 (en) * 2004-10-29 2007-07-03 Infineon Technologies Ag Semiconductor device and method of producing a semiconductor device
US7227234B2 (en) 2004-12-14 2007-06-05 Tower Semiconductor Ltd. Embedded non-volatile memory cell with charge-trapping sidewall spacers
KR100645196B1 (ko) * 2005-03-10 2006-11-10 주식회사 하이닉스반도체 플래시 메모리 소자의 게이트 형성 방법
US7405441B2 (en) * 2005-03-11 2008-07-29 Infineon Technology Ag Semiconductor memory
US7816728B2 (en) 2005-04-12 2010-10-19 International Business Machines Corporation Structure and method of fabricating high-density trench-based non-volatile random access SONOS memory cells for SOC applications
US20060281255A1 (en) * 2005-06-14 2006-12-14 Chun-Jen Chiu Method for forming a sealed storage non-volative multiple-bit memory cell
US7763935B2 (en) * 2005-06-23 2010-07-27 Macronix International Co., Ltd. ONO formation of semiconductor memory device and method of fabricating the same
EP1746645A3 (de) * 2005-07-18 2009-01-21 Saifun Semiconductors Ltd. Speicherzellenanordnung mit sub-minimalem Wortleitungsabstand und Verfahren zu deren Herstellung
US7678674B1 (en) * 2005-08-26 2010-03-16 Spansion Llc Memory cell dual pocket implant
US7642158B2 (en) * 2005-09-30 2010-01-05 Infineon Technologies Ag Semiconductor memory device and method of production
US7514323B2 (en) 2005-11-28 2009-04-07 International Business Machines Corporation Vertical SOI trench SONOS cell
US20070173017A1 (en) * 2006-01-20 2007-07-26 Saifun Semiconductors, Ltd. Advanced non-volatile memory array and method of fabrication thereof
CN101375390B (zh) * 2006-01-25 2013-06-05 日本电气株式会社 半导体器件及其制造方法
US20080116447A1 (en) * 2006-11-20 2008-05-22 Atmel Corporation Non-volatile memory transistor with quantum well charge trap
CN100590853C (zh) * 2006-12-15 2010-02-17 中芯国际集成电路制造(上海)有限公司 半导体存储器及其形成方法
KR100786707B1 (ko) 2006-12-21 2007-12-18 삼성전자주식회사 불휘발성 메모리 장치 및 이의 제조 방법
KR100827450B1 (ko) * 2007-05-18 2008-05-07 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US8093128B2 (en) * 2007-05-25 2012-01-10 Cypress Semiconductor Corporation Integration of non-volatile charge trap memory devices and logic CMOS devices
US8871595B2 (en) * 2007-05-25 2014-10-28 Cypress Semiconductor Corporation Integration of non-volatile charge trap memory devices and logic CMOS devices
US7838923B2 (en) * 2007-08-09 2010-11-23 Macronix International Co., Ltd. Lateral pocket implant charge trapping devices
US8120095B2 (en) 2007-12-13 2012-02-21 International Business Machines Corporation High-density, trench-based non-volatile random access SONOS memory SOC applications
US8722484B2 (en) 2008-01-14 2014-05-13 Tower Semiconductor Ltd. High-K dielectric stack and method of fabricating same
US7799670B2 (en) * 2008-03-31 2010-09-21 Cypress Semiconductor Corporation Plasma oxidation of a memory layer to form a blocking layer in non-volatile charge trap memory devices
US8163660B2 (en) * 2008-05-15 2012-04-24 Cypress Semiconductor Corporation SONOS type stacks for nonvolatile change trap memory devices and methods to form the same
KR20100080244A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 플래시메모리 소자 및 그 제조방법
CN101958323A (zh) 2009-07-16 2011-01-26 中芯国际集成电路制造(上海)有限公司 Sonos快闪存储器单元及其形成方法
US8409950B1 (en) 2010-11-08 2013-04-02 Northrop Grumman Systems Corporation Method for integrating SONOS non-volatile memory into a sub-90 nm standard CMOS foundry process flow
US8441063B2 (en) * 2010-12-30 2013-05-14 Spansion Llc Memory with extended charge trapping layer
US20140183618A1 (en) 2011-08-05 2014-07-03 X-Fab Semiconductor Foundries Ag Semiconductor device
US8685813B2 (en) * 2012-02-15 2014-04-01 Cypress Semiconductor Corporation Method of integrating a charge-trapping gate stack into a CMOS flow
US8629025B2 (en) * 2012-02-23 2014-01-14 United Microelectronics Corp. Semiconductor device and method for fabricating semiconductor device
WO2013149669A1 (en) 2012-04-05 2013-10-10 X-Fab Semiconductor Foundries Ag A method of fabricating a tunnel oxide layer and a tunnel oxide layer for a semiconductor device
US9082867B2 (en) * 2013-01-31 2015-07-14 Tower Semiconductor Ltd. Embedded cost-efficient SONOS non-volatile memory
US8722496B1 (en) 2013-01-31 2014-05-13 Tower Semiconductor Ltd. Method for making embedded cost-efficient SONOS non-volatile memory
US8796098B1 (en) * 2013-02-26 2014-08-05 Cypress Semiconductor Corporation Embedded SONOS based memory cells
US8883624B1 (en) * 2013-09-27 2014-11-11 Cypress Semiconductor Corporation Integration of a memory transistor into high-K, metal gate CMOS process flow
US8916432B1 (en) * 2014-01-21 2014-12-23 Cypress Semiconductor Corporation Methods to integrate SONOS into CMOS flow
US9202701B1 (en) * 2014-12-17 2015-12-01 United Microelectronics Corp. Method for manufacturing silicon—oxide—nitride—oxide—silicon (SONOS) non-volatile memory cell

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