KR101878696B1 - Sonos를 cmos 흐름에 통합시키기 위한 방법들 - Google Patents

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Abstract

비휘발성 메모리(NVM) 및 MOS 트랜지스터들을 포함하는 메모리 셀들을 형성하는 방법들이 설명된다. 일 실시예에서 방법은 NVM 트랜지스터의 게이트를 형성하기 위하여 기판상의 유전체 스택 위에 게이트 층을 증착 및 패터닝하는 단계 ― 유전체 스택은 기판의 표면 위에 놓이는 터널 층, 터널 층 위에 놓이는 전하-트랩핑 층 및 전하-트랩핑 층 위에 놓이는 차단 층을 포함함 ―; NVM 트랜지스터의 소스 및 드레인(S/D) 구역들을 노출시키는 마스크를 형성하는 단계; NVM 트랜지스터의 S/D 구역들의 전하-트랩핑 층의 적어도 제 1 부분 및 차단 층을 제거함으로써 유전체 스택을 얇게 하기 위하여 유전체 스택을 마스크를 통하여 에칭하는 단계; 및 NVM 트랜지스터의 게이트에 인접한 약하게-도핑된 드레인을 형성하기 위하여 도판트들을 얇아진 유전체 스택을 통하여 NVM 트랜지스터의 S/D 구역들 내로 주입하는 단계를 포함한다.

Description

SONOS를 CMOS 흐름에 통합시키기 위한 방법들{METHODS TO INTEGRATE SONOS INTO CMOS FLOW}
[0001] 본 출원은 35 U.S.C. 119(e) 하에서 2014년 1월 21일 출원된 미국 예비 특허 출원 일련 번호 61/929,723에 대한 우선권의 이익을 주장하는 2014년 6월 16일 출원된 미국 특허 출원 일련 번호 14/305,137의 연속 출원이고, 이는 본원에 인용에 의해 포함된다.
[0002] 본 개시는 일반적으로 반도체 디바이스들에 관한 것이고, 보다 구체적으로 임베딩(embed)되거나 통합하여 형성된 SONOS 기반 비-휘발성 메모리(NVM) 트랜지스터들 및 금속-산화물-반도체(MOS) 트랜지스터들을 포함하는 메모리 셀들 및 이를 제조하기 위한 방법들에 관한 것이다.
[0003] 시스템-온-칩(SOC) 아키텍처 같은 많은 애플리케이션들에 대해, 단일 칩 또는 기판상에 금속-산화물-반도체(MOS) 전계-효과 트랜지스터들 및 비-휘발성 메모리(NVM) 디바이스들에 기초한 로직 디바이스들 및 인터페이스 회로들을 통합하는 것이 원해진다. MOS 트랜지스터들은 통상적으로 표준 또는 베이스라인(baseline) 상보적-금속-산화물 반도체(CMOS) 프로세스 흐름들을 사용하여 제조된다. NVM 디바이스들은 저장되거나 트랩핑(trap)된 전하가 로직 1 또는 0으로서 정보를 저장하기 위하여 비-휘발성 메모리 트랜지스터의 임계 전압을 변경하는 전하-트랩핑 게이트 스택들을 포함하는 실리콘-산화물-질화물-산화물-반도체(SONOS) 기반 트랜지스터들을 포함할 수 있다. SOC 아키텍처에 이들 이종(dissimilar) 트랜지스터들의 통합은 도전중이고 트랜지스터들이 더 작은 기하구조들로 스케일링(scale)됨에 따라 심지어 더 문제가된다.
비-휘발성 메모리(NVM) 및 MOS 트랜지스터들을 포함하는 메모리 셀들을 형성하는 방법들이 설명된다. 일 실시예에서 방법은: NVM 트랜지스터의 게이트를 형성하기 위하여 기판상의 유전체 스택 위에 게이트 층을 증착 및 패터닝하는 단계 ― 상기 유전체 스택은 기판의 표면 위에 놓이는 터널링 층, 터널링 층 위에 놓이는 전하-트랩핑 층 및 전하-트랩핑 층 위에 놓이는 차단 층을 포함함 ―; NVM 트랜지스터의 소스 및 드레인(S/D) 구역들을 노출시키는 마스크를 형성하는 단계; NVM 트랜지스터의 S/D 구역들의 전하-트랩핑 층의 적어도 제 1 부분 및 차단 층을 제거함으로써 유전체 스택을 얇게 하기 위하여 유전체 스택을 마스크를 통하여 에칭하는 단계; 및 NVM 트랜지스터의 게이트에 인접한 약하게-도핑된 드레인을 형성하기 위하여 도판트들을 얇아진 유전체 스택을 통하여 NVM 트랜지스터의 S/D 구역들에 주입하는 단계를 포함한다.
[0004] 본 발명의 실시예들은 이후의 상세한 설명 및 이하에 제공되는 첨부 도면들과 첨부된 청구항들로부터 보다 완전히 이해될 것이다.
[0005] 도 1은 NVM LDD(lightly-doped drain: 약하게 도핑된 드레인) 마스크를 사용하여 NVM 트랜지스터의 게이트에 인접한 약하게-도핑된 드레인을 형성하기 전에 NVM 트랜지스터의 소스 및 드레인 구역들의 유전체 스택을 제거하거나 얇게 하는 것을 포함하는 비-휘발성 메모리(NVM) 트랜지스터 및 금속-산화물-반도체(MOS) 트랜지스터를 포함하는 메모리 셀을 제조하기 위한 방법의 실시예를 예시하는 흐름도이다.
[0006] 도 2a-도 2r은 도 1의 방법에 따라 메모리 셀의 제조 동안 메모리 셀의 일부의 단면도들을 예시하는 블록도들이다.
[0007] 도 3은 NVM LDD 마스크를 사용하여 NVM 트랜지스터 및 MOS 트랜지스터를 포함하는 메모리 셀을 제조하기 위한 방법, 및 NVM 트랜지스터의 게이트에 인접한 LDD를 형성하기 전에 제 1 스페이서를 형성하는 것을 포함하는 방법의 다른 실시예를 예시하는 흐름도이다.
[0008] 도 4a-도 4g는 도 3의 방법에 따른 메모리 셀의 제조 동안 메모리 셀의 일부의 단면도들을 예시하는 블록도들이다.
[0009] 도 5는 유전체 스택을 제거하거나 얇게 하기 위하여 별도의 마스크를 사용하여 NVM 트랜지스터 및 MOS 트랜지스터를 포함하는 메모리 셀을 제조하기 위한 방법의 다른 실시예를 예시하는 흐름도이다.
[0010] 도 6a-도 6e는 도 5의 방법에 따른 메모리 셀의 제조 동안 메모리 셀의 일부의 단면도들을 예시하는 블록도들이다.
[0011] 메모리 셀들을 생성하기 위하여 비-휘발성 메모리(NVM) 트랜지스터를 상보적 금속-산화물-반도체(CMOS) 제조 프로세스 또는 프로세스 흐름에 통합하는 방법의 실시예들은 도면들을 참조하여 본원에서 설명된다. 그러나, 특정 실시예들은 이들 특정 상세들 중 하나 또는 그 초과 없이, 또는 다른 알려진 방법들, 재료들, 및 장치들과 결합하여 실시될 수 있다. 다음 설명에서, 본 발명의 완전한 이해를 제공하기 위하여 특정 재료들, 치수들 및 프로세스 파라미터들 등 같은 다수의 특정 상세들이 진술된다. 다른 예들에서, 잘-알려진 반도체 설계 및 제조 기술들은 본 발명을 불필요하게 모호하게 하는 것을 회피하기 위하여 특정 상세에 설명되지 않았다. 본 명세서에 걸쳐 "실시예"에 대한 참조는, 실시예와 관련하여 설명된 특정 피처, 구조, 재료, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 다양한 장소들에서 어구 "실시예에서"의 출현들은 반드시 본 발명의 동일한 실시예를 지칭하지 않는다. 추가로, 특정 피처들, 구조들, 재료들, 또는 특성들은 하나 또는 그 초과의 실시예들에서 임의의 적당한 방식으로 결합될 수 있다.
[0012] 본원에 사용된 바와 같은 용어들 "위에", "아래에", "사이에", 및 "상에"는 다른 층들에 관하여 하나의 층의 상대적 포지션을 지칭한다. 이와 같이, 예컨대 다른 층 위에 또는 아래에 증착되거나 배치된 하나의 층은 다른 층과 직접 콘택할 수 있거나 하나 또는 그 초과의 개재 층들을 가질 수 있다. 게다가, 층들 사이에 증착되거나 배치된 하나의 층은 층들과 직접 콘택할 수 있거나 하나 또는 그 초과의 개재 층들을 가질 수 있다. 대조하여, 제 2 층 "상"의 제 1 층은 그 제 2 층과 콘택한다. 부가적으로, 다른 층들에 관하여 하나의 층의 상대적 포지션은 기판의 절대 배향의 고려 없이 시작 기판에 관하여 막들을 증착, 수정 및 제거하는 동작들을 가정하여 제공된다.
[0013] NVM 트랜지스터는 실리콘-산화물-질화물-산화물-실리콘(SONOS) 또는 금속-산화물-질화물-산화물-실리콘(MONOS) 기술을 사용하여 구현된 메모리 트랜지스터들 또는 디바이스들을 포함할 수 있다.
[0014] NVM 트랜지스터를 CMOS 프로세스 흐름에 통합하거나 임베딩하기 위한 방법의 실시예가 이제 도 1 및 도 2a 내지 도 2r을 참조하여 상세히 설명될 것이다. 도 1은 NVM 트랜지스터에 대한 LDD을 형성하기 위하여 NVM 트랜지스터의 소스 및 드레인(S/D) 구역들에 이온들을 주입하기 전에 NVM 트랜지스터, 또는 NVM LDD 마스크에 대한 약하게 도핑된 드레인(LDD) 마스크가 NVM 트랜지스터의 소스 및 드레인 구역들로부터 유전체 스택을 제거하지 않으면 얇게 하기 위하여 사용되는 방법 또는 프로세스 흐름의 실시예를 예시하는 흐름도이다. 이 실시예에서, 제 1 스페이서들(스페이서 1)은 유전체 스택을 얇게 하기 전에 NVM 및 금속-산화물-반도체(MOS) 트랜지스터들의 게이트들의 측벽들에 인접하여 형성된다. 도 2a-도 2r은, 도 1의 방법에 따른 메모리 셀의 제조 동안 NVM 트랜지스터 및 MOS 트랜지스터들을 포함하는 메모리 셀(200)의 일부의 단면도들을 예시하는 블록도들이다.
[0015] 도 1 및 도 2a를 참조하여, 프로세스는 웨이퍼 또는 기판(204)에 다수의 절연 구조들(202)을 형성하는 단계에서 시작한다(단계 102). 절연 구조들(202)은 기판(204)의 인접 구역들(도시되지 않음)에 형성된 메모리 셀들로부터 형성되는 메모리 셀을 절연하고 및/또는 인접한 제 2 또는 MOS 구역(212)에 형성되는 하나 또는 그 초과의 MOS 트랜지스터들(210)(이중 단 하나가 도시됨)로부터 기판의 제 1 또는 NVM 구역(208)에 형성되는 NVM 트랜지스터(206)를 절연한다. 절연 구조들(202)은 산화물 또는 질화물 같은 유전체 재료를 포함하고, 얕은 트렌치 절연(STI) 또는 실리콘의 로컬 산화(LOCOS)를 포함하는(그러나 이들로 제한되지 않음) 임의의 종래 기술에 의해 형성될 수 있다. 기판(204)은 반도체 디바이스 제조에 적당한 임의의 단결정 또는 다결정 재료로 구성된 벌크(bulk) 웨이퍼일 수 있거나, 기판상에 형성된 적당한 재료의 상단 에피텍셜 층을 포함할 수 있다. 적당한 재료들은 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료(그러나 이들로 제한되지 않음)를 포함한다.
[0016] 일반적으로, 도시된 실시예에서와 같이, 패드(pad) 산화물(214)은 NVM 구역(208) 및 MOS 구역 둘 다에서 기판(204)의 표면(216) 위에 형성된다. 패드 산화물(214)은 약 10 나노미터(nm) 내지 약 20 nm의 두께를 가지는 실리콘 이산화물(Si02)일 수 있고 열적 산화 프로세스 또는 적소 스팀 생성(ISSG)에 의해 성장될 수 있다.
[0017] 도 1 및 도 2b를 참조하여, 그 다음, 도판트들은 NVM 구역(208)에 웰을 형성하고, MOS 구역(212)에 형성될 MOS 트랜지스터(210)에 대한 채널(218)을 형성하기 위하여 패드 산화물(214)을 통하여 기판(204) 내로 주입된다(단계 104). 선택적으로 또는 대안적으로, 웰은 MOS 구역(212)에 형성될 수 있거나, NVM 구역(208)과 MOS 구역(212) 둘 다에 동시에 형성될 수 있다. 주입된 도판트들은 임의의 타입 및 농도를 가질 수 있고, NVM 트랜지스터(206) 및/또는 MOS 트랜지스터(210)에 대한 웰들 또는 깊은 웰들을 형성하고, 그리고 MOS 트랜지스터에 대한 채널들을 형성하기 위하여 필요한 에너지들을 포함하는 에너지로 주입될 수 있다. 도 2b에 예시된 특정 실시예에서, 적당한 이온 종들의 도판트들은 NVM 구역에 깊은 N-웰(220)을 형성하기 위하여 주입된다. 기판(204)의 표면(216) 위에 포토레지스트 또는 PR 층 같은 마스크 층을 증착하고, 그리고 적당한 이온 종들에 앞서 표준 리소그래픽 기술들을 사용하여 마스크 층을 패터닝함으로써 웰들이 형성되는 것이 추가로 이해될 것이다.
[0018] MOS 트랜지스터(210)에 대한 채널들(218)은 기판(204)의 MOS 구역들(212)에 형성된다. 웰 주입과 마찬가지로, 채널들(218)은 기판(204)의 표면(216) 위에 포토레지스트 층 같은 마스크 층을 증착하고 패터닝하고, 그리고 적당한 농도로 적당한 에너지로 적당한 이온 종들을 주입함으로써 형성된다. 예컨대, BF2는 N-타입 MOS(NMOS) 트랜지스터를 형성하기 위하여 약 10 내지 약 100 킬로-전자 볼트들(keV)의 에너지, 및 약 1e12 cm-2 내지 약 1e14 cm-2의 도즈(dose)로 주입될 수 있다. P-타입 MOS(PMOS) 트랜지스터는 마찬가지로 임의의 적당한 도즈 및 에너지로 비소 또는 인 이온들의 주입에 의해 형성될 수 있다.
[0019] 다음, 도 1 및 도 2c를 참조하여 패턴화된 터널 마스크(222)는 MOS 구역(212) 상에 또는 위에 놓여 형성되고, 적당한 에너지 및 농도의 도판트들은 NVM 트랜지스터(206)에 대한 채널(224)을 형성하기 위하여 터널 마스크 내 윈도우 또는 개구를 통하여, 그리고 제거된 NVM 구역(208) 위에 놓이는 터널 마스크 및 패드 산화물(214)을 통하여 주입된다(단계106). 터널 마스크(222)는 패턴화된 질화물 또는 실리콘-질화물 층으로부터 형성된 포토레지스트 층 또는 하드 마스크를 포함할 수 있다.
[0020] 일 실시예에서, 채널(224)은 p-채널 NVM 트랜지스터(206)를 형성하기 위하여 약 50 내지 약 500 킬로-전자 볼트들(keV)의 에너지, 및 약 5e11m-2 내지 약 5e12 cm-2의 도즈를 가진 붕소 이온들(BF2)이 주입될 수 있다. 대안적으로, 비소 또는 인은 n-채널 NVM 트랜지스터(206)를 형성하기 위하여 패드 산화물(214)을 통하여 주입될 수 있다.
[0021] NVM 구역(208) 위의 패드 산화물(214)은 예컨대 계면 활성제를 포함하는 10:1 버퍼된 산화물 에칭(BOE)을 사용하는 습식 세척 프로세스에서 터널 마스크(222)를 통하여 제거된다. 대안적으로, 습식 세척 프로세스는 20: 1 BOE 습식 에칭, 50: 1 플루오르화수소(HF) 습식 에칭, 패드 에칭, 또는 임의의 다른 유사한 플루오르화수소-기반 습식 에칭 화학물을 사용하여 형성될 수 있다. 포토레지스트 터널 마스크(222)는 산소 플라즈마를 사용하여 애슁(ash)되거나 스트립핑(strip)될 수 있다. 하드 마스크는 습식 또는 건식 에칭 프로세스를 사용하여 제거될 수 있다.
[0022] 도 1 및 도 2d-도 2e를 참조하여, 다수의 유전체 층들, 이를테면 집합적으로 ONO 층들(226)로서 도시된 다수의 산화물-질화물-산화물(ONO) 층들은 기판(204)의 표면(216) 위에 형성되거나 증착되고, ONO 마스크(도시되지 않음)는 ONO 층들 상에 또는 위에 놓여 형성되고, 그리고 ONO 층들은 NVM 구역(208)에 유전체 스택(228)을 형성하여 MOS 구역(212)으로부터 ONO 층들을 제거하기 위하여 에칭된다(단계 108).
[0023] 도 2e에 도시된 ONO 층들(226)의 상세를 참조하여, 유전체 또는 ONO 증착은 기판(204)의 NVM 구역(208)의 NVM 트랜지스터(206)의 적어도 채널(224) 위에 터널링 층(230)의 형성으로 시작된다. 터널링 층(230)은 임의의 재료일 수 있고 NVM 트랜지스터(206)가 바이어스되지 않았을 때 누설에 대한 적당한 장벽을 유지하면서 인가된 게이트 바이어스 하에서 전하 캐리어들이 위에 놓인 전하-트랩핑 층으로 터널링하게 하기에 적당한 임의의 두께를 가질 수 있다. 특정 실시예들에서, 터널링 층(230)은 실리콘 이산화물, 실리콘 산질화물, 또는 이들의 결합물이고 ISSG 또는 라디칼(radical) 산화를 사용하여 열적 산화 프로세스에 의해 성장될 수 있다.
[0024] 일 실시예에서 실리콘 이산화물 터널링 층(230)은 열적 산화 프로세스에서 열적으로 성장될 수 있다. 예컨대, 실리콘 이산화물의 층은 산소 함유 가스 또는 분위기, 이를테면 산소(O2) 가스에서 섭씨 750 도(℃) - 800℃에서 건식 산화를 활용하여 성장될 수 있다. 열적 산화 프로세스는 기판의 노출된 표면의 산화 및 소비에 의해 약 1.0 나노미터(nm) 내지 약 3.0 nm의 두께를 가지는 터널링 층(230)의 성장을 이루기 위하여 대략 50 내지 150 분의 범위 내의 지속시간 동안 수행된다.
[0025] 다른 실시예에서 실리콘 이산화물 터널링 층(230)은 통상적으로 그렇지 않으면 스팀을 형성하기 위하여 H2 및 O2를 열분해하기 위하여 사용될, 플라즈마의 형성 같은 점화 이벤트 없이 대략 1:1의 서로에 대한 비율로 수소(H2) 및 산소(O2) 가스를 프로세싱 챔버로 흘리는 것을 포함하는 라디칼 산화 프로세스에서 성장될 수 있다. 대신, H2 및 O2는 기판의 표면에서 OH 라디칼, HO2 라디칼 또는 O 2가 라디칼 같은 라디칼들을 형성하기 위하여 대략 약 0.5 내지 약 5 Torr의 범위 내의 압력에서 대략 900℃ 내지 약 1000℃의 온도에서 반응하도록 허용된다. 라디칼 산화 프로세스는 기판의 노출된 표면의 산화 및 소비에 의해 약 1.0 나노미터(nm) 내지 약 4.0 nm의 두께를 가지는 터널링 층(230)의 성장을 이루기 위하여 대략 약 1 내지 약 10 분의 범위 내의 지속시간 동안 수행된다. 이 도면 및 추후 도면들에서 터널링 층(230)의 두께가 패드 산화물(214)에 관련하여 과장(명확성을 목적들을 위하여 터널링 층(230)의 두께가 패드 산화물(214)에 관하여 대략 7 배 더 두꺼움)되는 것이 이해될 것이다. 라디칼 산화 프로세스에서 성장된 터널링 층(230)은 더 밀집하고 그리고 감소된 두께에서도 습식 산화 기술들에 의해 형성된 터널링 층보다 실질적으로 더 적은 수소 원자들/cm3로 구성된다. 특정 실시예들에서, 라디칼 산화 프로세스는 제조 설비가 요구할 수 있는 처리량(웨이퍼들/시간) 요건들에 영향을 주지 않고 고품질 터널링 층(230)을 제공하기 위하여 다수의 기판들을 프로세싱할 수 있는 일괄-프로세싱 챔버 또는 노(furnace)에서 수행된다.
[0026] 다른 실시예에서, 터널링 층(230)은 화학 기상 증착(CVD) 또는 원자 층 증착에 의해 증착되고 실리콘 이산화물, 실리콘 산-질화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 하프늄 규산염, 지르코늄 규산염, 하프늄 산-질화물, 하프늄 지르코늄 산화물 및 란타넘 산화물(그러나 이들로 제한되지 않음)을 포함할 수 있는 유전체 층으로 구성된다. 다른 실시예에서, 터널링 층(230)은 적어도 실리콘 이산화물 또는 실리콘 산-질화물(그러나 이들로 제한되지 않음) 같은 재료의 하단 층 및 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 하프늄 규산염, 지르코늄 규산염, 하프늄 산-질화물, 하프늄 지르코늄 산화물 및 란타넘 산화물(그러나 이들로 제한되지 않음)을 포함할 수 있는 높은-k 재료의 상단 층을 포함하는 다층 터널링 층이다.
[0027] 도 2e를 다시 참조하여, 전하-트랩핑 층(232)은 터널링 층(230)상에 또는 위에 놓여 형성된다. 일반적으로, 도시된 실시예에서처럼, 전하-트랩핑 층은 터널링 층(230)에 더 근접한 적어도 산소-풍부, 실질적으로 전하 트랩 없는 하부 또는 제 1 전하-트랩핑 층(232a), 및 제 1 전하-트랩핑 층에 비하여 실리콘-풍부 산소-부족 다층 전하-트랩핑 층에 분산되는 많은 수의 전하 트랩들을 포함하는 상부 또는 제 2 전하-트랩핑 층(232b)을 포함하는 다층 전하-트랩핑 층이다.
[0028] 다층 전하-트랩핑 층(232) 중 제 1 전하-트랩핑 층(232a)은 실리콘 질화물(Si3N4), 실리콘-풍부 실리콘 질화물 또는 실리콘 산-질화물(SiOxNy (Hz))을 포함할 수 있다. 예컨대, 제 1 전하-트랩핑 층(232a)은 실리콘-풍부 및 산소-풍부 산질화물 층을 제공하기 위하여 맞춤화된 유량들 및 비율들에서 디클로로실란(dichlorosilane(DCS)/암모니아(NH3) 및 이산화질소(N2O)/NH3 가스 혼합물들을 사용하여 CVD 프로세스에 의해 형성된 약 1.5 nm와 약 4.0 nm 사이의 두께를 가진 실리콘 산질화물 층을 포함할 수 있다.
[0029] 그 다음, 다층 전하-트랩핑 층의 제 2 전하-트랩핑 층(232b)은 제 1 전하-트랩핑 층(232a) 위에 형성된다. 제 2 전하-트랩핑 층(232b)은 제 1 전하-트랩핑 층(232a)과 상이한 산소, 질소 및/또는 실리콘의 화학양론 조성을 가지는 실리콘 질화물 및 실리콘 산-질화물 층을 포함할 수 있다. 제 2 전하-트랩핑 층(232b)은 약 2.0 nm와 약 10.0 nm 사이의 두께를 가지는 실리콘 산질화물 층을 포함할 수 있고 실리콘-풍부, 산소-부족 상단 질화물 층을 제공하기 위하여 맞춤화된 유량들 및 비율들의 DCS/NH3 및 N2O/NH3 가스 혼합물들을 포함하는 프로세스 가스를 사용하여 CVD 프로세스에 의해 형성되거나 증착될 수 있다.
[0030] 본원에 사용된 바와 같이, 용어들 "산소-풍부" 및 "실리콘-풍부"는 (Si3N4)의 조성 및 대략 2.0의 굴절률(RI)을 가지는 기술 분야에서 일반적으로 이용되는 화학양론적 실리콘 질화물, 또는 "질화물"에 관련된다. 따라서, "산소-풍부" 실리콘 산질화물은 화학양론적 실리콘 질화물로부터 더 높은 중량%의 실리콘 및 산소(즉, 질소 감소) 쪽으로의 시프트를 수반한다. 그러므로, 산소 풍부 실리콘 산질화물 막은 더 나은 실리콘 이산화물이고 RI는 순수 실리콘 이산화물의 1.45 RI 쪽으로 감소된다. 유사하게, "실리콘-풍부" 같은 본원에 설명된 막들은 화학양론적 실리콘 질화물로부터 "산소-풍부" 막보다 더 적은 산소를 가진 더 높은 중량%의 실리콘 쪽으로의 시프트를 수반한다. 그러므로, 실리콘-풍부 실리콘 산질화물 막은 더 나은 실리콘이고 RI는 3.5 RI의 순수 실리콘 쪽으로 증가된다.
[0031] 도 2e를 다시 참조하여, 유전체 층들의 수는 전하-트랩핑 층(232)상에 또는 위에 놓여 형성되는 차단 유전체 층 또는 차단 층(234)을 더 포함한다. 일 실시예에서, 차단 층(234)은 차단 층(234)을 형성하기 위하여 적소 스팀 생성(ISSG), 또는 라디칼 산화에 의해 추후에 산화되는, 아래 놓인 제 2 전하-트랩핑 층(232b)의 실리콘 질화물의 산화된 부분을 포함할 수 있다. 다른 실시예들에서, 차단 층(234)은 CVD에 의해 증착되는 실리콘 산화물(SiO2) 또는 실리콘 산질화물(SiON)을 포함할 수 있고, 그리고 플라즈마 같은 점화 이벤트를 사용하거나 사용하지 않고 일괄 또는 단일 기판 프로세싱 챔버에서 수행된다. 차단 층(234)은 실질적으로 균질한 조성을 가진 실리콘 산화물의 단일 층, 화학양론적 조성에 변화도를 가지는 실리콘 산질화물의 단일 층일 수 있거나, 또는 하기 설명되는 실시예들에서처럼, 제 2 전하-트랩핑 층(232b) 위에 놓이는 적어도 하부 또는 제 1 차단 층, 및 제 1 차단 층 위에 놓이는 제 2 차단 층을 포함하는 다층 차단 층일 수 있다.
[0032] 일 실시예에서, 차단 층(234)은 N2O/NH3 및 DCS/NH3 가스 혼합물들을 사용하여 DVD 프로세스에 의해 형성되는 2.0 nm와 4.0 nm 사이의 두께를 가지는 실리콘 질화물, 실리콘-풍부 실리콘 질화물 또는 실리콘-풍부 실리콘 산질화물 층을 포함할 수 있다.
[0033] ONO 마스크(도시되지 않음)는 MOS 구역(212)의 ONO 층들(226)을 노출시키기 위하여 표준 리소그래픽 기술들을 사용하고, 그리고 MOS 구역(212)으로부터 패드 산화물(214) 상의 정지부까지 ONO 층들을 제거하기 위하여 하나 또는 그 초과의 단계들을 포함하는 임의의 적당한 습식 또는 건식 에칭 프로세스를 사용하여 패턴화된 포토레지스트 층을 포함할 수 있다. 예컨대, 일 실시예에서 건식 에칭 프로세스는 예컨대, 산소(O2) 및 불소 함유 가스, 이를테면 CHF3를 사용하여 저압 및 적정한 높은 전력(1600W)에서의 제 1 에칭 단계, 그 다음 CF4, 또는 CHF3 같은 불소 함유 가스의 플라즈마에서 저압 에칭 및 중간 전력(약 500W)에서의 제 2 에칭 단계를 포함할 수 있다.
[0034] 도 1 및 도 2f를 참조하여, 게이트 산화물 또는 GOx 사전 세척은 수행되고 MOS 트랜지스터(210)에 대한 게이트 산화물 또는 GOx(236)은 MOS 구역(212)에 형성된다(단계 110). GOx 사전세척은 MOS 구역(212)으로부터 패드 산화물(214)을 제거한다. 이런 세척 프로세스는 게이트 산화물 성장 동안 MOS 구역(212)에 기판(204)을 제공한다. 일 예시적인 구현에서 패드 산화물(214)은 20:1 BOE 습식 에칭, 50:1 플루오르화수소(HF) 습식 에칭, 패드 에칭, 또는 임의의 다른 유사한 플루오루화수소-기반 습식 에칭 화학물을 사용하여 수행되는 습식 세척 프로세스에서 제거된다. 다른 실시예들에서, 세척 프로세스 화학물은 차단 층(234) 중 단지 무시가능한 부분만을 제거하도록 선택된다.
[0035] 일부 실시예들에서, MOS 구역(212)의 다수의 MOS 트랜지스터들에 대한 게이트 산화물들을 형성하기 위한 산화 프로세스는 입력-출력 전계 효과 트랜지스터(I/O FET) 같은 고전압(HV) 트랜지스터에 대한 하나의 MOS 구역(212)의 기판(204) 표면(216) 위에 제 1, 두꺼운, 게이트 산화물, 및 다른 MOS 구역의 저전압(LV) 트랜지스터에 대한 제 2, 더 얇은 게이트 산화물들 둘 다의 제조를 가능하게 하기 위한 이중 게이트 산화 프로세스이다. 게이트 산화물들(236)을 형성하기 위한 산화 프로세스가 차단 층(234) 상에 해로운 영향을 거의 주지 않을 것이 이해될 것이다.
[0036] 다음, 도 1 및 도 2g를 참조하여, 게이트 층은 MOS 트랜지스터(210)에 대한 게이트(240) 및 NVM 트랜지스터(206)에 대한 게이트(242)를 동시에 형성하기 위하여 증착 및 패턴화된다(단계 112). 일반적으로, 게이트 층은 기판(204) 및 모든 층들 및 그 위에 형성된 구조들의 실질적으로 전체 표면 위에 층작된 전도, 등각 층이다. 그 다음, 패턴화된 포토레지스트 마스크(도시되지 않음)는 표준 리소그래픽 기술들 및 게이트 산화물(236) 및 유전체 스택(차단 층(234))의 상단 표면들 상의 마스크 및 정지부에 의해 보호되지 않은 영역들로부터 게이트 층을 제거하기 위해 에칭되는 게이트 층을 사용하여 형성된다.
[0037] 일 실시예에서, 게이트 층은 화학 기상 증착(CVD)을 사용하여 약 30 nm 내지 약 100 nm의 두께로 증착되고, 그리고 게이트 산화물(236) 및 유전체 스택(228)의 아래 놓인 재료에 높게 선택적인 CHF3 또는 C2H2 또는 HBr/02 같은 표준 폴리실리콘 에칭 화학물들을 사용하여 에칭되는 도핑된 폴리실리콘 또는 폴리 층을 포함한다. 폴리실리콘은 20KeV 내지 50KEV 범위의 에너지 및 1E15/cm2 내지 5E15/cm2 범위의 도즈로 이온 주입에 의해 각각 N-SONOS 및 P-SONOS에 대한 인 또는 붕소를 사용하여 도핑될 수 있다.
[0038] 선택적으로, 게이트 층은 폴리실리콘에 부가하여 또는 대신에, 높은 일함수 또는 P+ 금속, 이를테면 알루미늄, 티타늄 또는 이들의 화합물들 또는 합금들의 하나 또는 그 초과의 층들을 포함하는 다층 게이트 층일 수 있다.
[0039] 다음, 게이트 층이 폴리실리콘 층이거나 폴리실리콘 층을 포함하는 이들 실시예들의 도 1을 참조하여, 방법은 게이트 층의 에칭 동안 게이트들(240, 242)의 에지들에서 발생되는 임의의 손상을 수리하기 위하여 폴리실리콘을 재산화하는 단계를 더 포함한다(단계 114). 게이트들(240, 242)의 산화 부분은 또한 추후 도판트 주입들을 위하여 폴리실리콘 및 스크린 위의 패시베이팅 층으로서 역할을 한다. 일 실시예에서 재산화 프로세스는 약 1 내지 약 5 nm의 깊이까지 게이트들의 노출된 표면들에 인접한 폴리실리콘의 일부를 재산화하기 위하여, 적어도 약 5 내지 30 분 동안, 약 900℃ 내지 약 1100℃의 온도에서 폴리실리콘 게이트들(240, 242)이 형성되어 있는 기판(204)을 산소에 노출시키는 단계를 포함할 수 있다.
[0040] 도 1, 및 도 2h 및 도 2i를 참조하여, 제 1 스페이서 층(244)은 MOS 트랜지스터(210) 및 NVM 트랜지스터(206)의 폴리실리콘 게이트들(240, 242)에 인접한 제 1 측벽 스페이서들(246)(스페이서 1)을 형성하기 위하여 증착 및 에칭된다(단계 116). 제 1 스페이서 층(244)은 본원에 설명된 바와 같은 임의의 알려진 CVD 기술을 사용하여 약 10 nm 내지 약 30 nm의 두께로 증착되는 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN) 같은 유전체 재료의 등각 층을 포함할 수 있다. 실시예에서, 스페이서 층(244)이 실리콘 질화물을 포함하는 경우, 에칭은 예컨대 CF4 또는 CHF3 같은 불소 함유 가스의 플라즈마에서 중간 전력(약 500W)으로 저압 블랭킷(blanket) 또는 스페이서 에칭을 포함하는 다수의 상이한 방식들로 달성되거나 수행될 수 있다. 어떠한 마스크도 사용되지 않고 에칭이 고도로 이방성이기 때문에, 스페이서 층(244)의 실질적으로 모두는 MOS 트랜지스터(210) 및 NVM 트랜지스터(206)의 게이트들의 측벽들에 인접한 제 1 스페이서들(246)을 남기면서, 기판(204)의 표면(216)에 평행한 게이트 산화물(236) 및 유전체 스택(228)의 노출된 표면들뿐 아니라 게이트들(240, 242)의 수평 표면으로부터 에칭 또는 제거된다.
[0041] 다음, 도 1 및 도 2j를 참조하여 MOS LDD 마스크(248)는 증착 및 패턴화되고 그리고 드레인 연장부들 또는 LDD들(250)은 적당한 에너지에서, 그리고 적당한 농도로 적당한 이온 종들을 주입함으로써(화살표들(252)에 의해 표현됨) MOS 트랜지스터(210)의 소스 및 드레인(S/D) 구역들에 형성된다(단계 118). 예컨대, P-타입 MOS 트랜지스터(210)에 대한 LDD들(250)은 포토레지스트를 증착하고 그리고 MOS 트랜지스터(210)의 S/D 구역들이 노출되는 MOS LDD 마스크(248)의 개구를 형성하기 위하여 표준 리소그래픽 기술들을 사용하여 포토레지스트를 패터닝하고 그리고 포토레지스트 마스크를 통하여 약 10 내지 약 100 킬로-전자 볼트들(keV)의 에너지, 및 약 1e12 cm-2 내지 약 5e14 cm-2의 도즈로 붕소 이온들(BF2)을 주입함으로써 형성될 수 있다. 선택적으로, P-타입 MOS 트랜지스터(210)에 대한 포켓(pocket) 또는 할로(halo) 주입들(도시되지 않음)은 20 내지 70 킬로-전자 볼트들(KeV)의 에너지 및 약 2e12 cm-2 내지 약 5e12 cm-2의 도즈로 비소 또는 인을 주입함으로써 MOS LDD 마스크(248)의 동일한 개구들을 통하여 형성될 수 있다. 유사하게, N-타입 MOS 트랜지스터(210)에 대한 LDD들(250)은 또한 적당하게 패턴화된 포토레지스트 마스크를 통하여, 약 10 내지 약 100 킬로-전자 볼트들(keV)의 에너지, 및 약 1e12m-2 내지 약 5e14 cm-2의 도즈로 비소 또는 인을 주입함으로써 형성될 수 있다. N-타입 MOS 트랜지스터(210)에 대한 할로 또는 포켓 주입들은 또한 약 5 내지 약 50 킬로-전자 볼트들의 에너지 및 1e12 cm-2 내지 5e12 cm-2의 도즈로 붕소(BF2)를 사용하여 이 마스크를 통해 행해질 수 있다.
[0042] 도 1 및 도 2k를 참조하여, ONO 또는 NVM LDD 마스크 같은 마스크(254)는 기판(204) 위에 형성되어, NVM 트랜지스터(206)의 소스 및 드레인(S/D) 구역들을 노출시킨다(단계 120). NVM LDD 마스크(254)는 패턴화된 질화물 또는 실리콘-질화물 층으로 형성된 포토레지스트 층, 또는 하드 마스크를 포함할 수 있다.
[0043] 다음, 도 1 및 도 2l 내지 도 2m을 참조하여, S/D 구역들 위에 놓이고 마스크(254)의 개구들을 통하여 노출되는 유전체 스택(228)은 NVM 트랜지스터(206)의 S/D 구역들의 전하-트랩핑 층(232)의 적어도 제 1 부분 및 차단 층(234)을 제거함으로써 유전체 스택을 얇게 하도록 에칭된다(단계 122). NVM 트랜지스터(206)의 S/D 구역들의 유전체 스택(228)은 S/D 구역들로의 주입들에 악영향을 주는 약 175 옴스트롱(Å)의 초기 총 스택 두께로부터, 주입들에 악영향을 미치지 않을 약 30Å 내지 약 40Å의 두께 아래로 얇아진다. 전하-트랩핑 층(232)이 제 1 및 제 2 전하-트랩핑 층들(232a 및 232b)을 포함하는 다층 전하-트랩핑 층인 일부 실시예들에서, 실질적으로 전체 상부, 제 2 전하-트랩핑 층(232b) 또는 약 90Å의 전하-트랩핑 층이 제거된다.
[0044] 일 실시예에서, 얇게 하기(thinning)는 표준 산화물 에칭, 예컨대 계면활성제를 포함하는 10:1 버퍼링된 산화물 에칭(BOE)을 사용하는 습식 에칭 프로세스를 사용하여 달성된다. 대안적으로, 습식 에칭 프로세스는 20:1 BOE 습식 에칭, 50:1 플루오르화수소(HF) 습식 에칭, 패드 에칭, 또는 임의의 다른 유사한 플루오르화-기반 습식 에칭 화학물을 사용하여 수행될 수 있다. 상기 에칭 화학물이 질화물에 선택적이지만, 상기 농도들에서 비록 더 느린 레이트일지라도 상기 에칭 화학물이 전하-트랩핑 층(232)의 아래놓인 실리콘 질화물 또는 실리콘-산질화물을 또한 에칭하는 것이 발견되었다는 것이 주의된다.
[0045] 대안적으로, 유전체 스택(228)의 얇게 하기는 질화물 에칭, 예컨대 상기 산화물 에칭 다음 CF4 또는 CHF3 같은 불소 함유 가스의 플라즈마에서 중간 전력(약 500W)으로 저압 에칭하는 다중-단계 프로세스에서 달성될 수 있다.
[0046] 또 다른 대안으로, 유전체 스택(228)의 얇게 하기는 차단 층(234) 또는 차단 층과 전하-트랩 층(232)의 적어도 일부 둘 다가 건식 에칭 프로세스에서 제거되는 단일 또는 다중-단계 프로세스에서 달성될 수 있다. 일 실시예에서, 차단 층(234)이 산화물 및 전하-트랩핑 층(232), 실리콘 질화물 또는 실리콘 산질화물을 포함하는 경우, 건식 에칭 프로세스는 예컨대, 상기 설명된 바와 같이, 산소(O2) 및 CHF3 같은 불소 함유 가스를 사용하여 저압 및 적당히 높은 전력(1600W)에서의 제 1 에칭 단계 다음 제 2, 질화물 에칭 단계를 포함할 수 있다.
[0047] 다음, 도 1 및 도 2n을 참조하여, 드레인 연장부들 또는 LDD들(256)은 상기 언급된 ONO 또는 NVM LDD 마스크(254)의 개구들을 통하여 적당한 에너지, 및 적당한 농도로 적당한 이온 종들을 주입(화살표들(258)에 의해 표현됨)함으로써 NVM 트랜지스터(206)의 S/D 구역들에 형성되고(단계 124), 그리고 NVM LDD 마스크(254)가 제거된다. 포토레지스트 NVM LDD 마스크(254)는 상기 설명된 바와 같이 산소 플라즈마를 사용하여 애슁 또는 스트립핑에 의해 제거될 수 있다. 일 실시예에서, LDD 주입들(256)은 약 5 내지 약 25 킬로-전자 볼트들(keV)의 에너지, 및 약 5e12 cm-2 내지 약 2e14cm-2의 도즈로 비소 또는 인을 주입함으로써 형성될 수 있다. 선택적으로, P-타입 NVM 트랜지스터(206)에 대한 포켓 또는 할로 주입물들(260)은 NVM LDD 마스크(254) 내의 동일한 개구들을 통하여 20 내지 70 킬로 전자 볼트들(KeV)의 에너지 및 약 1e12 cm-2 내지 약 5e12 cm-2의 도즈로 비소 또는 인을 주입함으로써 형성될 수 있다. 유사하게, N-타입 트랜지스터(206)에 대한 포켓 또는 할로 주입물들(260)들은 10 내지 30 킬로-전자 볼트들의 에너지 및 1e12 cm-2 내지 5e12cm-2의 도즈로 붕소를 주입함으로써 형성될 수 있다.
[0048] 다음, 도 1 및 도 2o 내지 도 2p를 참조하여, 제 2 스페이서 층은 NVM 트랜지스터 및 MOS 트랜지스터들의 제 1 측벽 스페이서들(246)에 인접한 제 2 스페이서들(262)을 형성하기 위하여 증착 및 에칭된다(단계 126). 제 2 스페이서 층은 본원에 설명된 바와 같은 임의의 알려진 CVD 기술을 사용하여, 약 10 nm 내지 약 50 nm의 두께로 증착되는 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN) 같은 유전 재료의 등각 층을 포함할 수 있다. 상기 설명된 제 1 스페이서들(246)에 대한 스페이서 에칭과 마찬가지로, 어떠한 마스크도 사용되지 않고 에칭은 고도로 이방성이기 때문에, 제 2 스페이서 층의 실질적으로 모두는 MOS 트랜지스터(210) 및 NVM 트랜지스터(206)의 게이트들의 측벽들에 인접한 제 2 스페이서들(262)을 남기면서 기판(204)의 표면(216)에 평행한 게이트 산화물(236) 및 유전체 스택(228)의 노출된 표면들뿐 아니라 게이트들(240, 242)의 수평 표면으로부터 에칭되거나 제거된다.
[0049] 선택적으로 또는 바람직하게, 제 2 스페이서들(262)을 형성하기 위하여 사용되는 에칭의 화학물, 전력 및 지속시간은 NVM 트랜지스터(206)의 S/D 구역들에서 유전체 스택(228)의 일부를 추가로 얇게 하거나 제거하기 위해 선택된다. 예컨대, 일 실시예에서, 제 2 스페이서 층은 실리콘 질화물을 포함하고 에칭은 CF4 또는 CHF3 같은 불소 함유 가스의 플라즈마에서 중간 전력(약 500W)으로 저압 블랭킷 또는 스페이서 에칭을 사용하여 수행되고, 그리고 전하-트랩핑 층의 실질적으로 전체 하부, 제 1 전하-트랩핑 층(232a), 또는 약 25Å이 도 2p에 도시된 바와 같이 제거된다.
[0050] 도 1 및 도 2q를 참조하여, 패턴화된 마스크(도시되지 않음)는 형성되고 깊은 소스 및 드레인 주입들은 NVM 트랜지스터(206) 및 MOS 트랜지스터(210) 둘 다에 대한 소스 및 드레인(S/D) 구역들(264)을 형성하기 위하여 수행된다(단계 128). 패턴화된 마스크는 NVM 트랜지스터(206) 및 MOS 트랜지스터(210)의 S/D 구역들만을 노출시키기 위하여 패턴화된 포토레지스트 마스크 또는 하드 마스크를 포함할 수 있다. PMOS에 대하여, 붕소 또는 BF2는 20-25Kev 에너지 및 2 내지 5E15/cm2의 도즈에서 사용된다. NMOS에 대하여, 인 또는 비소는 30-75 KeV의 에너지 및 2 내지 5E15/cm2의 도즈가 사용된다.
[0051] 도 1 및 도 2r을 참조하여 NVM 트랜지스터(206)의 S/D 구역들에 남아있는 임의의 유전체 스택(228)뿐 아니라 MOS 트랜지스터(210)의 S/D 구역들에 남아있는 임의의 GOx(236)는 제거되고, 실리사이드(266)는 모든 S/D 구역들에서 기판(204)의 표면(216) 위에 형성된다(단계 130). 일반적으로, 유전체 스택(228) 및 GOx(236)는 본원에 설명된 임의의 산화물 및/또는 질화물 에칭들에 의해 제거될 수 있다. 하나의 특정 실시예에서, 유전체 스택(228) 및 GOx(236)는 기판(204)의 재료에 고도로 선택적인 HF 또는 표준 세척(SC1 및 SC2)들을 사용하여 습식 프로세스에 의해 제거된다. SC1은 통상적으로, 약 10 분 동안 50 내지 80℃에서 암모늄 수산화물(NH4OH), 수소 과산화물(H2O2) 및 물(H2O)의 1:1:5 용액을 사용하여 수행된다. SC2는 약 50 내지 80℃에서 HCl, H2O2 및 H2O의 1:1:10 용액에서 짧은 담금이다. 실리사이드 형성 시간에서 S/D 구역들의 기판(204)의 표면(216) 상에 남아있는 임의의 유전체 스택(228) 및 GOx(236)의 제거는 원해지는데, 그 이유는 그렇지 않으면 기판의 실리사이드를 형성하기 위하여 사용된 금속과 기판의 실리콘 사이의 실리사이드화 반응이 차단되고 어떠한 실리사이드도 형성되지 않을 것이기 때문이다. 통상적으로 사전 세척 에칭, 니켈 금속 증착, 어닐링 및 습식 스트립 다음, 제 2 어닐링을 포함하는 실리사이드 프로세스는 기술 분야에서 임의적으로 일반적으로 이용될 수 있다.
[0052] 마지막으로, 표준 또는 베이스라인 CMOS 프로세스 흐름은 메모리 셀(200)의 프론트 엔드(front end) 디바이스 제조를 실질적으로 완료하기 위하여 계속된다.
[0053] NVM 트랜지스터를 CMOS 프로세스 흐름에 통합하거나 임베딩하기 위한 방법의 다른 실시예가 이제 도 3 및 도 4a 내지 도 4g를 참조하여 상세히 설명될 것이다. 도 3은, 이온들을 S/D 구역들에 주입하기 전에 NVM 트랜지스터에 대한 LDD 마스크, 또는 NVM LDD 마스크가 NVM 트랜지스터의 S/D 구역들로부터 유전체 스택을 제거하지 못하면 얇게 하기 위하여 사용되고, 그리고 유전체 스택을 얇게 한 후 제 1 스페이서들(스페이서 1)가 NVM 및 MOS 트랜지스터들의 게이트들의 측벽들에 인접하여 형성되는 방법 또는 프로세스 흐름의 실시예를 예시하는 흐름도이다. 도 4a 내지 도 4g는 도 3의 방법에 따른 메모리 셀의 제조 동안, NVM 트랜지스터 및 MOS 트랜지스터들을 포함하는 메모리 셀(200)의 일부의 단면도들을 예시하는 블록도들이다.
[0054] 상기 설명된 방법 또는 프로세스 흐름과 마찬가지로 프로세스는, 도 1 및 도 2a 내지 도 2c의 단계들(102 내지 106)에 모두 설명된 바와 같이, 웨이퍼 또는 기판(204)에 다수의 절연 구조들(202)을 형성하는 것에서 시작되고, NVM 또는 MOS 구역들 중 하나 또는 그 초과의 웰들을 형성하고, 그리고 MOS 구역들에 형성될 NVM 및 MOS 트랜지스터들에 대한 채널들을 형성하기 위하여 패드 산화물(214)을 통하여 기판(204) 내로 도판트들을 주입한다. 다음, 유전체 스택(228)은 단계(108)에서 설명되고 도 2d 및 도 2e에 도시된 바와 같이 증착 및 패턴화된다. 마지막으로, GOx 사전 세척은 수행되고 GOx(236)는 단계(108)에 설명되고 도 2f에 도시된 바와 같이 증착된다. 이 포인트에서 메모리 셀(200)은 도 2f에 도시되고 상기 설명된 것과 실질적으로 동일하다.
[0055] 도 3 및 도 4a를 참조하여, 방법은 MOS 트랜지스터(210)에 대한 게이트(240) 및 NVM 트랜지스터(206)에 대한 게이트(242)를 동시에 형성하기 위하여 게이트 층(도시되지 않음)의 증착 및 패터닝으로 계속된다(단계 302). 일반적으로, 게이트 층은 기판(204) 및 모든 층들 및 층들 위에 형성된 구조들의 실질적으로 전체 표면 위에 증착된 전도성, 등각 층이다. 그 다음 패턴화된 포토레지스트 마스크(도시되지 않음)는 표준 리소그래픽 기술들 및 게이트 산화물(236) 및 유전체 스택(차단 층(234))의 상단 표면들 상의 마스크 및 정지부에 의해 보호되지 않은 영역들로부터 게이트 층을 제거하기 위하여 에칭되는 게이트 층을 사용하여 형성된다.
[0056] 상기 설명된 바와 같이, 게이트 층은 도핑된 폴리실리콘 층 및/또는 하나 또는 그 초과의 금속 층을 포함할 수 있다.
[0057] 도 3 및 도 4b를 참조하여, ONO 또는 NVM LDD 마스크 같은 마스크(254)는 기판(204) 위에 형성되어, NVM 트랜지스터(206)의 소스 및 드레인(S/D) 구역들을 노출시킨다(단계 304).
[0058] 다음, 도 3 및 도 4c 내지 도 4d를 참조하여, S/D 구역들 위에 놓이고 마스크(254)의 개구들을 통하여 노출되는 유전체 스택(228)은 NVM 트랜지스터(206)의 S/D 구역들에서 전하-트랩핑 층(232)의 적어도 제 1 부분 및 차단 층(234)을 제거함으로써 유전체 스택을 얇게 하기 위하여 에칭된다(단계 306). 상기 설명된 바와 같이, NVM 트랜지스터(206)의 S/D 구역들에서 유전체 스택(228)은 S/D 구역들로의 주입들에 악영향을 주는 약 175 옴스트롱(Å)의 초기 총 스택 두께로부터, 주입들에 악영향을 미치지 않을 약 30Å 내지 약 40Å의 두께 아래로 얇아진다. 전하-트랩핑 층(232)이 제 1 및 제 2 전하-트랩핑 층들(232a 및 232b)을 포함하는 다층 전하-트랩핑 층인 일부 실시예들에서, 실질적으로 전체 상부, 제 2 전하-트랩핑 층(232b) 또는 약 90Å의 전하-트랩핑 층이 제거된다.
[0059] 일 실시예에서, 얇게 하기는 표준 산화물 에칭, 예컨대 계면활성제를 포함하는 10:1 BOE를 사용하는 습식 에칭 프로세스를 사용하여 달성된다. 대안적으로, 습식 에칭 프로세스는 20:1 BOE 습식 에칭, 50:1 HF 습식 에칭, 패드 에칭, 또는 임의의 다른 유사한 플루오르화-기반 습식 에칭 화학물을 사용하여 수행될 수 있다. 상기 에칭 화학물이 질화물에 선택적이지만, 상기 농도들에서 비록 더 느린 레이트일지라도 상기 에칭 화학물이 전하-트랩핑 층(232)의 아래놓인 실리콘 질화물 또는 실리콘-산질화물을 또한 에칭하는 것이 발견되었다는 것이 주의된다.
[0060] 대안적으로, 유전체 스택(228)의 얇게 하기는 질화물 에칭, 예컨대 상기 산화물 에칭 다음 CF4 또는 CHF3 같은 불소 함유 가스의 플라즈마에서 중간 전력(약 500W)으로 저압 에칭하는 다중-단계 프로세스에서 달성될 수 있다.
[0061] 또 다른 대안으로, 유전체 스택(228)의 얇게 하기는 차단 층(234) 또는 차단 층과 전하-트랩 층(232)의 적어도 일부 둘 다가 건식 에칭 프로세스에서 제거되는 단일 또는 다중-단계 프로세스에서 달성될 수 있다. 일 실시예에서, 차단 층(234)이 산화물 및 전하-트랩핑 층(232), 실리콘 질화물 또는 실리콘 산질화물을 포함하는 경우, 건식 에칭 프로세스는 예컨대, 상기 설명된 바와 같이, 산소(O2) 및 CHF3 같은 불소 함유 가스를 사용하여 저압 및 적당히 높은 전력(1600W)에서의 제 1 에칭 단계 다음 제 2, 질화물 에칭 단계를 포함할 수 있다.
[0062] 다음, 도 3 및 도 4e를 참조하여, 드레인 연장부들 또는 LDD들(256)은 상기 언급된 ONO 또는 NVM LDD 마스크(254)의 개구들을 통하여 적당한 에너지, 및 적당한 농도로 적당한 이온 종들을 주입(화살표들(258)에 의해 표현됨)함으로써 NVM 트랜지스터(206)의 S/D 구역들에 형성되고(단계 308), 그리고 NVM LDD 마스크(254)가 제거된다. 상기 설명된 바와 같이, 포토레지스트 NVM LDD 마스크(254)는 산소 플라즈마를 사용하여 애슁 또는 스트립핑에 의해 제거될 수 있다. 일 실시예에서, LDD 주입들(256)은 약 5 내지 약 25 킬로-전자 볼트들(keV)의 에너지, 및 약 5e12 cm2 내지 약 2e14cm2의 도즈로 비소 또는 인을 주입함으로써 형성될 수 있다. 선택적으로, P-타입 NVM 트랜지스터(206)에 대한 포켓 또는 할로 주입물들(260)은 NVM LDD 마스크(254) 내의 동일한 개구들을 통하여 20 내지 70 킬로 전자 볼트들(KeV)의 에너지 및 약 2e12 cm-2 내지 약 5e12 cm-2의 도즈로 비소 또는 인을 주입함으로써 형성될 수 있다. 유사하게, N-타입 트랜지스터(206)에 대한 포켓 또는 할로 주입물들(260)들은 10 내지 30 킬로-전자 볼트들의 에너지 및 1e12 cm-2 내지 3e12cm-2의 도즈로 BF2를 주입함으로써 형성될 수 있다.
[0063] 게이트 층이 폴리실리콘 층이거나 폴리실리콘 층을 포함하는 이들 실시예들에서, 폴리실리콘은 NVM 트랜지스터(206)의 S/D 구역들에서 유전체 스택의 유전체를 얇게 하거나 게이트 층을 에칭하는 동안, 게이트들(240, 242)의 에지들에서 발생되는 임의의 손상을 수리하기 위하여 재산화될 수 있다(단계 310). 일 실시예에서 재산화 프로세스는 약 1 내지 약 5 nm의 깊이까지 게이트들의 노출된 표면들에 인접한 폴리실리콘의 일부를 재산화하기 위하여, 적어도 약 5 내지 30 분 동안, 약 900℃ 내지 약 1100℃의 온도에서 폴리실리콘 게이트들(240, 242)이 형성되어 있는 기판(204)을 산소에 노출시키는 단계를 포함할 수 있다.
[0064] 도 3, 및 도 4f를 참조하여, 제 1 스페이서 층(이 도면에 도시되지 않음)은 MOS 트랜지스터(210) 및 NVM 트랜지스터(206)의 폴리실리콘 게이트들(240, 242)에 인접한 제 1 측벽 스페이서들(246)(스페이서 1)을 형성하기 위하여 증착 및 에칭된다(단계 312). 상기 설명된 바와 같이, 제 1 스페이서 층(244)은 본원에 설명된 바와 같은 임의의 알려진 CVD 기술을 사용하여 약 10 nm 내지 약 30 nm의 두께로 증착되는 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN) 같은 유전체 재료의 등각 층을 포함할 수 있다. 실시예에서, 스페이서 층(244)이 실리콘 질화물을 포함하는 경우, 에칭은 예컨대 CF4 또는 CHF3 같은 불소 함유 가스의 플라즈마에서 중간 전력(약 500W)으로 저압 블랭킷 또는 스페이서 에칭을 포함하는 다수의 상이한 방식들로 달성되거나 수행될 수 있다. 어떠한 마스크도 사용되지 않고 에칭이 고도로 이방성이기 때문에, 스페이서 층(244)의 실질적으로 모두는 MOS 트랜지스터(210) 및 NVM 트랜지스터(206)의 게이트들의 측벽들에 인접한 제 1 스페이서들(246)을 남기면서, 기판(204)의 표면(216)에 평행한 게이트 산화물(236) 및 유전체 스택(228)의 노출된 표면들뿐 아니라 게이트들(240, 242)의 수평 표면으로부터 에칭 또는 제거된다.
[0065] 다음, 도 3 및 도 4g를 참조하여 MOS LDD 마스크(248)는 증착 및 패턴화되고 그리고 드레인 연장부들 또는 LDD들(250)은 적당한 에너지에서, 그리고 적당한 농도로 적당한 이온 종들을 주입함으로써(화살표들(252)에 의해 표현됨) MOS 트랜지스터(210)의 소스 및 드레인(S/D) 구역들에 형성된다(단계 314). 상기 설명된 바와 같이, P-타입 MOS 트랜지스터(210)에 대한 LDD들(250)은 약 10 내지 약 100 킬로-전자 볼트들(keV)의 에너지, 및 약 1e12 cm-2 내지 약 5e14 cm-2의 도즈로 붕소 이온들(BF2)을 주입함으로써 형성될 수 있고, N-타입 MOS 트랜지스터에 대한 LDD들은 약 10 내지 약 100 킬로-전자 볼트들(keV)의 에너지, 및 약 1e12m-2 내지 약 5e14 cm-2의 도즈로 비소 또는 인을 주입함으로써 포토레지스트 마스크로 형성될 수 있다. 선택적으로, MOS 트랜지스터(210)에 대한 할로 또는 포켓 주입(도시되지 않음)들은 상기 설명된 바와 같이 적당한 에너지, 및 적당한 농도로 적당한 이온 종들을 주입함으로써 형성될 수 있다.
[0066] 마지막으로, 깊은 소스 및 드레인 주입들은 NVM 트랜지스터(206) 및 MOS 트랜지스터(210) 둘 다에 대한 소스 및 드레인(S/D) 구역들(264)을 형성하기 위하여 수행되고, NVM 트랜지스터(206)의 S/D 구역들에 남아있는 임의의 유전체 스택(228)뿐 아니라 MOS 트랜지스터(210)의 S/D 구역들에 남아있는 임의의 GOx(236)는 제거되고, 실리사이드(266)는 모든 S/D 구역들에서 기판(204)의 표면(216) 위에 형성되고, 그리고 표준 또는 베이스라인 CMOS 프로세스 흐름은 메모리 셀(200)의 프론트 엔드 디바이스 제조를 실질적으로 완성하기 위하여 계속된다(단계 316). 상기 주의된 바와 같이, 유전체 스택(228) 및 GOx(236)는 HF 또는 표준 세척(SC1 및 SC2)들을 사용하는 습식 프로세스를 포함하는, 본원에 설명된 임의의 산화물 및/또는 질화물 에칭에 의해 제거된다. 실리사이드 프로세스는 통상적으로 사전-세척 에칭, 니켈 금속 증착, 어닐링 및 습식 스트립을 포함하는 기술 분야에서 임의로 일반적으로 이용될 수 있다.
[0067] NVM 트랜지스터를 CMOS 프로세스 흐름에 통합하거나 임베딩하기 위한 방법의 다른 실시예는 이제 도 5 및 도 6a 내지 도 6e를 참조하여 상세히 설명될 것이다. 도 5는 NVM LDD 마스크(254) 이외의 별도의 마스크가 LDD(256)를 형성하기 위하여 NVM 및 MOS 트랜지스터들의 게이트들의 측벽들에 인접한 제 1 스페이서들(스페이서 1)을 형성하고 NVM 트랜지스터의 S/D 구역들에 이온들을 주입하기 전에, NVM 트랜지스터의 S/D 구역들로부터 유전체 스택을 제거하지 못하면 얇게 하기 위하여 사용되는 방법 또는 프로세스 흐름의 실시예를 예시하는 흐름도이다. 도 6a 내지 도 6e는 도 5의 방법에 따른 메모리 셀의 제조 동안, NVM 트랜지스터 및 MOS 트랜지스터들을 포함하는 메모리 셀(200)의 일부의 단면도들을 예시하는 블록도들이다.
[0068] 상기 설명된 방법들 또는 프로세스 흐름들과 마찬가지로, 프로세스는, 도 1 및 도 2a 내지 도 2c의 단계들(102 내지 106)에서 모두 설명된 바와 같이, 웨이퍼 또는 기판(204)에 다수의 절연 구조들(202)을 형성하는 것으로 시작하여, M 또는 MOS 구역들 중 하나 또는 그 초과에 웰들을 형성하고, 그리고 MOS 구역들에 형성될 NVM 및 MOS 트랜지스터들에 대한 채널들을 형성하기 위하여 패드 산화물(214)을 통하여 기판(204) 쪽으로 도판트들을 주입한다. 다음, 유전체 스택(228)은 단계(108)에서 설명되고 도 2d 및 도 2e에 도시된 바와 같이 증착 및 패턴화된다. 마지막으로, GOx 사전 세척은 수행되고 GOx(236)은 단계(108)에서 설명되고 도 2f에 도시된 바와 같이 증착된다. 이런 포인트에서 메모리 셀(200)은 실질적으로 도 2f에 도시되고 상기 설명된 것과 동일하다.
[0069] 도 5 및 도 6a를 참조하여, 방법은 MOS 트랜지스터(210)에 대한 게이트(240) 및 NVM 트랜지스터(206)에 대한 게이트(242)로부터 동시에 게이트 층(도시되지 않음)의 증착 및 패터닝으로 계속된다(단계 502). 일반적으로, 게이트 층은 기판(204) 및 모든 층들 및 층들 위에 형성된 구조들의 실질적으로 전체 표면 위에 증착된 전도성, 등각 층이다. 그 다음 패턴화된 포토레지스트 마스크(도시되지 않음)는 표준 리소그래픽 기술들 및 게이트 산화물(236) 및 유전체 스택(차단 층(234))의 상단 표면들 상의 마스크 및 정지부에 의해 보호되지 않은 영역들로부터 게이트 층을 제거하기 위하여 에칭되는 게이트 층을 사용하여 형성된다. 상기 설명된 바와 같이, 게이트 층은 도핑된 폴리실리콘 층 및/또는 하나 또는 그 초과의 금속 층을 포함할 수 있다.
[0070] 도 5 및 도 6b를 참조하여, 마스크(268)는 기판(204) 위에 형성되어, NVM 트랜지스터(206)의 소스 및 드레인(S/D) 구역들을 노출시킨다(단계 504). 상기 설명된 NVM LDD 마스크(254)와 마찬가지로, 마스크(268)는 패턴화된 질화물 또는 실리콘-질화물 층으로 형성된 포토레지스트 층, 또는 하드 마스크를 포함할 수 있다. 도시된 실시예에서 마스크(268)는 표준 포토리소그래픽 프로세스들을 사용하여 패턴화된 포토레지스트 층이고 포함한다.
다음, 도 5 및 도 6c 내지 도 6d를 참조하여, S/D 구역들 위에 놓이고 마스크(268)의 개구들을 통하여 노출되는 유전체 스택(228)은 NVM 트랜지스터(206)의 S/D 구역들의 전하-트랩핑 층(232)의 적어도 제 1 부분 및 차단 층(234)을 제거함으로써 유전체 스택을 얇게 하도록 에칭된다(단계 506). 상기 설명된 바와 같이, NVM 트랜지스터(206)의 S/D 구역들의 유전체 스택(228)은 S/D 구역들로의 주입들에 악영향을 주는 약 175 옴스트롱(Å)의 초기 총 스택 두께로부터, NVM 트랜지스터의 S/D 구역들로의 도판트들의 추후 주입에 악영향을 미치지 않을 약 30Å 내지 약 40Å의 두께 아래로 얇아진다. 전하-트랩핑 층(232)이 제 1 및 제 2 전하-트랩핑 층들(232a 및 232b)을 포함하는 다층 전하-트랩핑 층인 일부 실시예들에서, 실질적으로 전체 상부, 제 2 전하-트랩핑 층(232b) 또는 약 90Å의 전하-트랩핑 층이 제거된다.
[0071] 일 실시예에서, 얇게 하기는 표준 산화물 에칭, 예컨대 계면활성제를 포함하는 10:1 BOE를 사용하는 습식 에칭 프로세스를 사용하여 달성된다. 대안적으로, 습식 에칭 프로세스는 20:1 BOE 습식 에칭, 50:1 HF 습식 에칭, 패드 에칭, 또는 임의의 다른 유사한 플루오르화-기반 습식 에칭 화학물을 사용하여 수행될 수 있다. 상기 에칭 화학물이 질화물에 선택적이지만, 상기 농도들에서 비록 더 느린 레이트일지라도 상기 에칭 화학물이 전하-트랩핑 층(232)의 아래놓인 실리콘 질화물 또는 실리콘-산질화물을 또한 에칭하는 것이 발견되었다는 것이 주의된다.
[0072] 대안적으로, 유전체 스택(228)의 얇게 하기는 질화물 에칭, 예컨대 상기 산화물 에칭 다음 CF4 또는 CHF3 같은 불소 함유 가스의 플라즈마에서 중간 전력(약 500W)으로 저압 에칭하는 다중-단계 프로세스에서 달성될 수 있다.
[0073] 또 다른 대안으로, 유전체 스택(228)의 얇게 하기는 차단 층(234) 또는 차단 층과 전하-트랩 층(232)의 적어도 일부 둘 다가 건식 에칭 프로세스에서 제거되는 단일 또는 다중-단계 프로세스에서 달성될 수 있다. 일 실시예에서, 차단 층(234)이 산화물 및 전하-트랩핑 층(232), 실리콘 질화물 또는 실리콘 산질화물을 포함하는 경우, 건식 에칭 프로세스는 예컨대, 상기 설명된 바와 같이, 산소(O2) 및 CHF3 같은 불소 함유 가스를 사용하여 저압 및 적당히 높은 전력(1600W)에서의 제 1 에칭 단계 다음 제 2, 질화물 에칭 단계를 포함할 수 있다.
[0074] 다음, 마스크(268)는 제거되고, 게이트 층이 폴리실리콘 층이거나 폴리실리콘 층을 포함하는 이들 실시예들에서, 폴리실리콘은 게이트 층의 에칭 동안 게이트들(240, 242)의 에지들에서 발생되는 임의의 손상을 수리하기 위하여 재산화될 수 있다(단계 508). 상기 설명된 바와 같이, 마스크(268)는 산소 플라즈마를 사용하여 애슁 또는 스트립핑에 의해 제거될 수 있다. 재산화 프로세스는 약 1 내지 약 5 nm의 깊이까지 게이트들의 노출된 표면들에 인접한 폴리실리콘의 일부를 재산화하기 위하여, 적어도 약 5 내지 30 분 동안, 약 900℃ 내지 약 1100℃의 온도에서 폴리실리콘 게이트들(240, 242)이 형성되어 있는 기판(204)을 산소에 노출시키는 단계를 포함할 수 있다.
[0075] 도 5 및 도 6e를 참조하여, 제 1 스페이서 층(이 도면에 도시되지 않음)은 MOS 트랜지스터(210) 및 NVM 트랜지스터(206)의 폴리실리콘 게이트들(240, 242)에 인접한 제 1 측벽 스페이서들(246)(스페이서 1)을 형성하기 위하여 증착 및 에칭된다(단계 510). 상기 설명된 바와 같이, 제 1 스페이서 층(244)은 본원에 설명된 바와 같은 임의의 알려진 CVD 기술을 사용하여 약 10 nm 내지 약 30 nm의 두께로 증착되는 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN) 같은 유전체 재료의 등각 층을 포함할 수 있다. 실시예에서, 스페이서 층(244)이 실리콘 질화물을 포함하는 경우, 에칭은 예컨대 CF4 또는 CHF3 같은 불소 함유 가스의 플라즈마에서 중간 전력(약 500W)으로 저압 블랭킷 또는 스페이서 에칭을 포함하는 다수의 상이한 방식들로 달성되거나 수행될 수 있다. 어떠한 마스크도 사용되지 않고 에칭이 고도로 이방성이기 때문에, 스페이서 층(244)의 실질적으로 모두는 MOS 트랜지스터(210) 및 NVM 트랜지스터(206)의 게이트들의 측벽들에 인접한 제 1 스페이서들(246)을 남기면서, 기판(204)의 표면(216)에 평행한 게이트 산화물(236) 및 유전체 스택(228)의 노출된 표면들뿐 아니라 게이트들(240, 242)의 수평 표면으로부터 에칭 또는 제거된다.
[0076] 다음, 상기 단계들(118 및 124)에 설명된 바와 같이, MOS LDD 마스크들 및 NVM LDD 마스크들은 기판(204)의 표면(216) 위에 순차적으로 형성될 수 있고, 그리고 적당한 주입들은 MOS 및 NVM 트랜지스터들에 대한 약하게 도핑된 드레인 연장부들(LDD들(250 및 256)) 및 포켓 또는 할로 주입물들(260)을 형성하기 위하여 이루어진다.
[0077] 마지막으로, 깊은 소스 및 드레인 주입들은 NVM 트랜지스터(206) 및 MOS 트랜지스터(210) 둘 다에 대한 소스 및 드레인(S/D) 구역들(264)을 형성하기 위하여 수행되고, 그리고 NVM 트랜지스터(206)의 S/D 구역들에 남아있는 임의의 유전체 스택(228)뿐 아니라 MOS 트랜지스터(210)의 S/D 구역들에 남아있는 임의의 GOx(236)는 제거된다. 그 다음, 실리사이드(266)는 모든 S/D 구역들에서 기판(204)의 표면(216) 위에 형성되고, 그리고 표준 또는 베이스라인 CMOS 프로세스 흐름은 메모리 셀(200)의 프론트 엔드 디바이스 제조를 실질적으로 완성하기 위하여 계속된다(단계 514).
[0078] 본 방법의 실시예들이 NVM 트랜지스터의 S/D 구역들 위의 유전체 스택을 얇게 하기 위하여 별도의 마스크를 사용하지만, 얇게 하기 이후에 수행되는 별도의 마스크의 사용 및 폴리실리콘-재산화(단계 508)는 아래 놓인 층들에서 에칭 결함들을 크게 감소시킨다. 또한, 별도의 마스크(268)가 NVM LDD 마스크(254)를 형성하기 위하여 사용된 것과 동일한 레티클(reticule)을 사용하여 형성되거나 패턴화될 수 있어서, 프로세스 흐름에 부가적인 마스크를 도입하는 많은 비용이 회피된다는 것이 이해될 것이다.
[0079] 따라서, 임베팅되거나 통합하여 형성되는 ONO 기반 NVM 트랜지스터 및 MOS 트랜지스터들을 포함하는 메모리 셀들을 제조하기 위한 방법들의 실시예들이 설명되었다. 비록 본 개시내용이 특정 예시적 실시예들을 참조하여 설명되었지만, 다양한 수정들 및 변경들이 본 개시내용의 더 넓은 사상 및 범위에서 벗어나지 않고 이들 실시예들에 대해 이루어질 수 있다는 것이 분명할 것이다. 따라서, 명세서 및 도면들은 제한적 의미보다 오히려 예시적으로 간주될 것이다.
[0080] 본 개시내용의 요약서는 독자가 기술적 개시내용의 하나 또는 그 초과의 실시예들의 성질을 빠르게 알아내게 할 요약을 요구하는 37 C.F.R. § 1.72(b)에 따르도록 제공된다. 요약서는 청구항들의 범위 또는 의미를 해석하거나 제한하기 위하여 사용되지 않는다는 합의로 제출된다. 게다가, 상기 상세한 설명에서, 다양한 피처들이 본 개시내용의 간소화의 목적을 위하여 단일 실시예로 함께 그룹화된 것을 알 수 있다. 본 개시내용의 방법은, 청구된 실시예들이 각각의 청구항에 명시적으로 나열된 더 많은 피처들을 요구하는 의도를 반영하는 것으로 해석되지 않는다. 오히려, 다음 청구항들이 반영하는 바와 같이, 본 발명의 청구 대상은 하나의 개시된 실시예의 모든 피처들보다 적게 있다. 따라서, 다음 청구항들은 이로써 상세한 설명에 통합되고, 각각의 청구항은 단독으로 별도의 실시예로서 있는다.
[0081] 일 실시예 또는 실시예에 대한 설명의 참조는, 실시예와 관련하여 설명된 특정 피처, 구조, 또는 특성이 회로 또는 방법의 적어도 하나의 실시예에 포함되는 것을 의미한다. 명세서의 다양한 장소들에서 어구 일 실시예의 출현들은 모두가 반드시 동일한 실시예를 지칭하지 않는다.

Claims (20)

  1. 반도체 장치의 형성방법으로서,
    비-휘발성 메모리(NVM) 트랜지스터의 게이트를 형성하기 위하여 기판 상의 유전체 스택 위에 게이트 층을 증착 및 패터닝하는 단계 ― 상기 유전체 스택은 상기 기판의 표면 위에 놓이는 터널링 층(tunneling layer), 상기 터널링 층 위에 놓이는 유전체 전하-트랩핑(charge-trapping) 층 및 상기 유전체 전하-트랩핑 층 위에 놓이는 차단(blocking) 층을 포함함 ―;
    상기 NVM 트랜지스터의 소스 및 드레인(S/D) 구역들을 노출시키는 마스크를 형성하는 단계;
    상기 NVM 트랜지스터의 S/D 구역들의 유전체 전하-트랩핑 층의 제 1 부분 및 상기 차단 층을 제거함으로써, 상기 유전체 스택을 얇게 하기 위하여 상기 유전체 스택을 상기 마스크를 통하여 에칭하는 단계; 및
    상기 NVM 트랜지스터의 게이트에 인접한 약하게-도핑된 드레인(LDD)을 형성하기 위하여, 상기 유전체 전하-트랩핑 층의 제 2 부분을 포함하는 얇아진 유전체 스택을 통하여 상기 NVM 트랜지스터의 S/D 구역들에 도판트(dopant)들을 주입하는 단계
    를 포함하는,
    반도체 장치의 형성방법.
  2. 제 1 항에 있어서,
    상기 유전체 전하-트랩핑 층은 상기 터널링 층 위에 놓이는 적어도 제 1 전하-트랩핑 층 및 상기 제 1 전하-트랩핑 층 위에 놓이는 제 2 전하-트랩핑 층을 포함하는 다중-층 전하-트랩핑 층이고, 상기 전하-트랩핑의 적어도 제 1 부분을 제거하는 것은 상기 NVM 트랜지스터의 S/D 구역들의 제 2 전하-트랩핑 층을 제거하는 것을 포함하는,
    반도체 장치의 형성방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 유전체 스택을 에칭하는 단계는, 상기 유전체 스택을 175 옴스트롱(Å)의 두께로부터, 30Å 내지 40Å의 두께로 얇게 하는 단계를 포함하는,
    반도체 장치의 형성방법.
  5. 반도체 장치의 형성방법으로서,
    비-휘발성 메모리(NVM) 트랜지스터의 게이트를 형성하기 위하여 기판 상의 유전체 스택 위에 게이트 층을 증착 및 패터닝하는 단계 ― 상기 유전체 스택은 상기 기판의 표면 위에 놓이는 터널링 층(tunneling layer), 상기 터널링 층 위에 놓이는 전하-트랩핑(charge-trapping) 층 및 상기 전하-트랩핑 층 위에 놓이는 차단(blocking) 층을 포함함 ―;
    상기 NVM 트랜지스터의 소스 및 드레인(S/D) 구역들을 노출시키는 마스크를 형성하는 단계;
    상기 NVM 트랜지스터의 S/D 구역들의 전하-트랩핑 층의 적어도 제 1 부분 및 상기 차단 층을 제거함으로써, 상기 유전체 스택을 얇게 하기 위하여 상기 유전체 스택을 상기 마스크를 통하여 에칭하는 단계;
    상기 NVM 트랜지스터의 게이트에 인접한 약하게-도핑된 드레인(LDD)을 형성하기 위하여, 얇아진 유전체 스택을 통하여 상기 NVM 트랜지스터의 S/D 구역들에 도판트(dopant)들을 주입하는 단계; 및
    상기 게이트 층을 증착 및 패터닝하는 단계는, 상보적 금속 온 실리콘(CMOS: complimentary metal on silicon) 트랜지스터의 게이트를 동시에 형성하기 위하여, 상기 유전체 스택을 가지지 않는 영역에서 상기 기판의 표면 위에 상기 게이트 층을 증착 및 패터닝하는 단계를 포함하는,
    반도체 장치의 형성방법.
  6. 제 5 항에 있어서,
    상기 NVM 트랜지스터의 게이트, 상기 CMOS 트랜지스터의 게이트 및 상기 기판의 표면 위에 제 1 스페이서(spacer) 층을 증착하는 단계, 및 상기 NVM 트랜지스터 및 상기 CMOS 트랜지스터의 게이트들의 측벽들에 인접한 제 1 스페이서들을 형성하기 위하여 상기 제 1 스페이서 층을 이방성으로 에칭하는 단계를 더 포함하는,
    반도체 장치의 형성방법.
  7. 제 6 항에 있어서,
    상기 제 1 스페이서들을 형성하기 위하여 상기 제 1 스페이서 층을 증착 및 에칭하는 단계는, 상기 NVM 트랜지스터의 S/D 구역들을 노출시키는 마스크를 형성하기 전에 행해지는,
    반도체 장치의 형성방법.
  8. 제 6 항에 있어서,
    상기 NVM 트랜지스터의 게이트, CMOS 트랜지스터의 게이트 및 상기 기판의 표면 위에 제 2 스페이서 층을 증착하는 단계, 및 상기 NVM 트랜지스터 및 상기 CMOS 트랜지스터의 제 1 스페이서들에 인접한 제 2 스페이서들(Spacer-2)을 형성하기 위하여 상기 제 2 스페이서 층을 이방성으로 에칭하는 단계를 더 포함하고, 상기 제 2 스페이서 층은 실리콘 질화물(SiN)을 포함하고, 그리고 상기 제 2 스페이서 층을 에칭하는 단계는 상기 NVM 트랜지스터의 S/D 구역들에서 상기 전하-트랩핑 층 중 적어도 제 2 전하-트랩핑 층을 제거하는 단계를 포함하는,
    반도체 장치의 형성방법.
  9. 제 8 항에 있어서,
    상기 유전체 스택을 얇게 하기 위하여 상기 마스크를 통하여 상기 유전체 스택을 에칭한 후 상기 NVM 트랜지스터의 S/D 구역들에 남아있는 상기 전하-트랩핑 층의 제 2 부분 및 상기 터널링 층은 상기 제 1 스페이서들 및 상기 제 2 스페이서들의 형성 동안 손상으로부터 상기 S/D 구역들의 상기 기판의 표면을 보호하는,
    반도체 장치의 형성방법.
  10. 제 5 항에 있어서,
    상기 게이트 층은 폴리실리콘을 포함하고,
    상기 형성방법은 상기 NVM 트랜지스터의 폴리실리콘 게이트를 형성하기 위하여, 상기 게이트 층을 증착 및 패터닝한 후 상기 폴리실리콘을 재산화하는 단계를 더 포함하는,
    반도체 장치의 형성방법.
  11. 제 10 항에 있어서,
    상기 유전체 스택은 산화물-질화물-산화물(ONO) 스택을 포함하고, 상기 NVM 트랜지스터는 실리콘-산화물-질화물-산화물-실리콘(SONOS) 트랜지스터를 포함하는,
    반도체 장치의 형성방법.
  12. 제 5 항에 있어서,
    상기 터널링 층 또는 상기 차단 층 중 적어도 하나는 하이-k 재료를 포함하는,
    반도체 장치의 형성방법.
  13. 제 5 항에 있어서,
    상기 유전체 스택을 얇게 하기 전에 상기 NVM 트랜지스터의 S/D 구역들을 노출시키는 형성된 마스크는 LDD 마스크이고,
    상기 NVM 트랜지스터의 S/D 구역들에 도판트들의 주입하는 단계는 상기 LDD 마스크의 개구들을 통하여 주입하는 단계를 포함하는,
    반도체 장치의 형성방법.
  14. 반도체 장치의 형성방법으로서,
    기판의 제 1 구역에 유전체 스택을 증착하는 단계 ― 상기 유전체 스택은 상기 기판의 표면 위에 놓이는 터널링 층, 상기 터널링 층 위에 놓이는 전하-트랩핑 층 및 상기 전하-트랩핑 층 위에 놓이는 차단 층을 포함함 ―;
    상기 제 1 구역의 상기 유전체 스택 위에 그리고 상기 유전체 스택이 증착되지 않은 상기 기판의 제 2 구역에서 상기 기판의 표면 위에 게이트 층을 증착하는 단계;
    상기 제 1 구역의 비-휘발성 메모리(NVM) 트랜지스터의 게이트 및 상기 제 1 구역의 상보적-금속-산화물-실리콘(CMOS) 트랜지스터의 게이트를 동시에 형성하기 위하여 상기 게이트 층을 패터닝하는 단계;
    상기 NVM 트랜지스터의 소스 및 드레인(S/D) 구역들을 노출시키는 개구들을 가진 마스크를 형성하는 단계;
    상기 NVM 트랜지스터의 S/D 구역들에서 상기 전하-트랩핑 층의 적어도 제 1 부분 및 상기 차단 층을 제거함으로써 상기 유전체 스택을 얇게 하기 위하여 상기 마스크의 개구들을 통하여 상기 유전체 스택을 에칭하는 단계; 및
    상기 NVM 트랜지스터의 게이트에 인접한 약하게-도핑된 드레인(LDD)을 형성하기 위하여 얇아진 유전체 스택을 통하여 상기 NVM 트랜지스터의 S/D 구역들에 도판트들을 주입하는 단계
    를 포함하는,
    반도체 장치의 형성방법.
  15. 제 14 항에 있어서,
    상기 전하-트랩핑 층은 상기 터널링 층 위에 놓이는 적어도 제 1 전하-트랩핑 층 및 상기 제 1 전하-트랩핑 층 위에 놓이는 제 2 전하-트랩핑 층을 포함하는 다중-층 전하-트랩핑 층이고, 그리고 상기 전하-트랩핑 층의 적어도 제 1 부분을 제거하는 단계는 상기 NVM 트랜지스터의 S/D 구역들에서 상기 제 2 전하-트랩핑 층을 제거하는 단계를 포함하는,
    반도체 장치의 형성방법.
  16. 제 14 항에 있어서,
    상기 게이트 층은 폴리실리콘을 포함하고,
    상기 형성방법은 상기 NVM 트랜지스터의 게이트, 상기 CMOS 트랜지스터의 게이트 및 상기 기판의 표면 위에 스페이서 층을 증착하는 단계, 및 상기 NVM 트랜지스터 및 상기 CMOS 트랜지스터의 게이트들의 측벽들에 인접한 스페이서들을 형성하기 위하여 상기 스페이서 층을 이방성으로 에칭하는 단계, 및 상기 폴리실리콘을 재산화하는 단계를 더 포함하는,
    반도체 장치의 형성방법.
  17. 제 16 항에 있어서,
    상기 스페이서들을 형성하기 위하여 상기 스페이서 층을 증착 및 에칭하는 단계, 및 상기 폴리실리콘을 재산화하는 단계는 상기 NVM 트랜지스터의 S/D 구역들을 노출시키는 상기 마스크를 형성하기 전에 행해지는,
    반도체 장치의 형성방법.
  18. 제 16 항에 있어서,
    스페이서들을 형성하기 위하여 상기 스페이서 층을 증착 및 에칭하는 단계 및 상기 폴리실리콘을 재산화하는 단계는, 상기 NVM 트랜지스터의 S/D 구역들에 도판트들을 주입한 후에 행해지고, 상기 유전체 스택을 얇게 하기 위하여 상기 마스크를 통하여 상기 유전체 스택을 에칭한 후 상기 NVM 트랜지스터의 상기 S/D 구역들에 남아있는 상기 전하-트랩핑 층의 제 2 부분 및 상기 터널링 층은 상기 스페이서들의 형성 동안 손상으로부터 상기 S/D 구역들에서 상기 기판의 표면을 보호하는,
    반도체 장치의 형성방법.
  19. 반도체 장치의 형성방법으로서,
    기판의 게이트 산화물 상에 상보적-금속-산화물-실리콘(CMOS) 트랜지스터의 게이트를 동시에 형성하면서, 상기 기판의 표면 위에 놓이는 터널링 층, 상기 터널링 층 위에 놓이는 전하-트랩핑 층 및 상기 전하-트랩핑 층 위에 놓이는 차단 층을 포함하는 유전체 스택 상에 비-휘발성 메모리(NVM) 트랜지스터의 게이트를 형성하기 위하여 상기 기판 위에 폴리실리콘 게이트 층을 증착 및 패터닝하는 단계;
    상기 NVM 트랜지스터의 소스 및 드레인(S/D) 구역들을 노출시키는 마스크를 형성하는 단계;
    상기 NVM 트랜지스터의 S/D 구역들에서 상기 전하-트랩핑 층의 적어도 제 1 부분 및 상기 차단 층을 제거함으로써 상기 유전체 스택을 얇게 하기 위하여 상기 마스크를 통하여 상기 유전체 스택을 에칭하는 단계; 및
    상기 폴리실리콘 게이트 층을 재산화하는 단계;
    상기 NVM 트랜지스터 및 CMOS 트랜지스터의 게이트들 및 상기 기판의 표면 위에 스페이서 층을 증착하는 단계, 및 상기 게이트들의 측벽들에 인접한 스페이서들을 형성하기 위하여 상기 스페이서 층을 이방성 건식-에칭하는 단계; 및
    상기 NVM 트랜지스터의 S/D 구역들을 노출시키는 개구들을 포함하는 약하게-도핑된 드레인(LDD) 마스크를 형성하는 단계, 및 상기 NVM 트랜지스터의 게이트에 인접한 LDD를 형성하기 위하여 얇아진 유전체 스택을 통하여 상기 NVM 트랜지스터의 S/D 구역들에 도판트들을 주입하는 단계
    를 포함하는,
    반도체 장치의 형성방법.
  20. 제 19 항에 있어서,
    상기 LDD 마스크는 상기 CMOS 트랜지스터의 S/D 구역들을 노출시키는 개구들을 더 포함하고, 상기 도판트들을 주입하는 단계는 상기 CMOS 트랜지스터의 게이트에 인접한 LDD를 동시에 형성하기 위하여 상기 CMOS 트랜지스터의 S/D 구역들을 노출시키는 이들 개구들을 통하여 도판트들을 주입하는 단계를 더 포함하는,
    반도체 장치의 형성방법.
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