DE112020003485T5 - Eingebettetes sonos- und hochvolt-auswahl-gate mit einem high-k-metallgate und herstellungsverfahren von diesen - Google Patents

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Ramkumar Krishnaswamy
Venkatraman Prabhakar
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Infineon Technologies LLC
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Abstract

Es werden Halbleitervorrichtungen und Verfahren zum Ausbilden von diesen bereitgestellt. Die Halbleitervorrichtungen können ein Speicherarray aufweisen, das Zwei-Transistor-Speicherzellen (2T-Speicherzellen) aufweist, wobei jede einen nichtflüchtigen Speichertransistor (NVM-Transistor) und einen Hochvolt-Feldeffekttransistor (HV-FET) als einen Auswahl-Transistor umfasst. Die Vorrichtungen umfassen ferner ein Logikgebiet, in dem HV-FETs, Eingabe-/Ausgabe-FETs (I/-FETs), und Niedervolt-/Kern-FETs (LV/Kern-FETs) darauf ausgebildet werden. Andere Ausführungsformen werden ebenfalls beschrieben.

Description

  • Priorität
  • Diese Anmeldung ist eine internationale Anmeldung der nicht vorläufigen US-Anmeldung Nr. 16/902,670 , die am 16. Juni 2020 eingereicht wurde und die die Priorität und den Vorteil gemäß 35 U.S.C. § 119(e) der vorläufigen US-Anmeldung Nr. 62/877 , 953 , die am 24.Juli 2019 eingereicht wurde, und der vorläufigen US-Anmeldung Nr. 62/992,795 , die am 20. März 2020 eingereicht wurde, beansprucht, die hier durch Rückbezug in ihrer Gänze aufgenommen sind.
  • Technisches Gebiet
  • Die vorliegende Offenbarung betrifft im Allgemeinen Halbleiterbauelemente und insbesondere Speicherzellen und Verfahren zum Herstellen von diesen, die einen eingebetteten oder integral ausgebildeten Ladungseinfang-Gatestapel (Charge-Trapping-Gatestapel) und einen Hochvolt-Auswahl-Gatestapel mit einem High-K- oder hi-K-Dielektrikum (HK) und einem Metallgate (MG) in einer bestehenden komplementären Metall-Oxid-Halbleiter-Foundry-Logic-Technologie (CMOS-Foundry-Logic-Technologie) aufnehmen.
  • Hintergrund
  • Für viele integrierte System-on-Chip-Schaltungen (SOC-ICs), wie z.B. Mikrocontroller, Berührungsbildschirmcontroller in mobilen Vorrichtungen oder Fahrzeugen, und Smartcards usw., kann es unerlässlich sein, eine beträchtliche Menge an nichtflüchtigem Speicher (NV-Speicher) aufzunehmen, der zum Speichern von Systemfirmware und - daten eingebettet ist. Es kann wünschenswert sein, Logikbauelemente und Schnittstellenschaltungen, die auf Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET oder MOS) und nichtflüchtigen Speichertransistoren (NVM-Transistoren) basieren, in ein einzelnes integriertes Schaltungsgehäuse, einen einzelnen Chip oder ein einzelnes Substrat zu integrieren. Diese Integration kann sich in einigen Ausführungsformen sowohl auf die Herstellungsprozesse von MOS-Transistoren als auch NVM-Transistoren erheblich auswirken. MOS-Transistoren werden in der Regel unter Verwendung eines Standard- oder Basis-Komplementär-Metall-Oxid-Halbleiter-Prozessablaufs (CMOS-Prozessablaufs) hergestellt, der die Ausbildung und Strukturierung von leitfähigen, halbleitenden und dielektrischen Materialien umfasst. Die Zusammensetzung dieser Materialien sowie die Zusammensetzung und Konzentration von Verarbeitungsreagenzien, und die Temperatur, die in einem solchen CMOS-Prozessablauf verwendet wird, werden für jeden Vorgang streng gesteuert, um sicherzustellen, dass die resultierenden MOS-Transistoren ordnungsgemäß funktionieren.
  • Nichtflüchtige Speichervorrichtungen umfassen NVM-Transistoren, wie z.B. auf Silizium-Oxid-Nitrid-Oxid-Silizium oder Halbleiter-Oxid-Nitrid-Oxid-Halbleiter (SONOS) basierende Transistoren, die die Ladungseinfangsgatestapel (Charge-Trapping-Gatestapel) umfassen, in denen eine gespeicherte oder eingefangene Ladung eine Schwellenspannung des NVM-Transistors ändert, um Informationen als logische „1“ oder „0“ zu speichern. Ein Ausbilden von Ladungseinfangsgatestapeln kann das Ausbilden einer Nitrid- oder Oxinitrid-Ladungseinfangsschicht(en) umfassen, die zwischen zwei dielektrischen oder Oxidschichten angeordnet ist (sind). Ein Ladungseinfangsgatestapel wird typischerweise unter Verwendung von Materialien und Prozessen hergestellt, die von jenen des Basis-CMOS-Prozessablaufs wesentlich verschieden sind, und die die Herstellung der MOS-Transistoren nachteilig beeinflussen oder durch sie beeinflusst werden können. Insbesondere kann ein Ausbilden eines Gateoxids oder -dielektrikums eines MOS-Transistors die Leistungsfähigkeit eines vorher ausgebildeten Ladungseinfangsgatestapels wesentlich herabsetzen, indem eine Dicke oder eine Zusammensetzung der Ladungseinfangsschicht(en) geändert wird. Außerdem kann diese Integration auch den Basis-CMOS-Prozessablauf beeinflussen, und im Allgemeinen eine beträchtliche Anzahl von Maskensätzen und Prozessschritten erfordern, die die Herstellungskosten der Vorrichtungen erhöhen und die Ausbeute an Arbeitsvorrichtungen verringern können.
  • Außerdem kann es für den integrierten Herstellungsprozess wichtig sein, dass er in der Lage ist, die Dicke eines oberen oder Sperrdielektrikums von NVM-Transistoren zu steuern, um zum Beispiel die Anforderungen, wie z.B. gewünschte Schwellenspannungen Vts und/oder äquivalente Oxiddicke (EOT), zu erfüllen, während (physische oder elektrische) Gateoxiddickenziele von MOS-Transistoren, insbesondere wenn diese MOS-Transistoren Hochvolt-(HV-) oder Eingabe-/Ausgabe-Transistoren (I/O-Transistoren) sind, erfüllt sind.
  • Mit den kleiner werdenden Technologieknoten, zum Beispiel bei 28 nm oder kleiner, gewinnen High-K-Metallgate-Stapel (HKMG-Stapel) an Bedeutung. HKMG-Stapel können unter Verwendung eines dünnen High-K-Dielektrikums zusätzlich oder alternativ zur Sperrsiliziumdioxid- oder -siliziumoxinitridschicht und eines Metallgates anstelle eines Polysiliziumgates schalten. Neben anderen Vorteilen können HKMG-Stapel Leckstrom reduzieren und die Gesamtleistungsfähigkeit von MOS-Transistoren und die Datenerhaltung von SONOS-Transistoren verbessern. Daher besteht Bedarf, SONOS in einen HKMG-CMOS-Prozessablauf zu integrieren. Die Einführung von Metallgates in SONOS-Transistoren kann die Vorrichtung in Metall-Oxid-Nitrid-Oxid-Halbleiter (MONOS) verwandeln. Es versteht sich, dass die zwei Begriffe, d.h. SONOS und MONOS, in diesem Patentdokument austauschbar verwendet werden.
  • Figurenliste
  • Die vorliegende Offenbarung wird exemplarisch und nicht als Einschränkung in den Fig.der begleitenden Zeichnungen veranschaulicht.
  • Es zeigen:
    • 1A ein Blockdiagramm, das eine Querschnittsseitenansicht eines SONOS-basierten nichtflüchtigen Speichertransistors oder -bauelements veranschaulicht;
    • 1B ein entsprechendes schematisches Diagramm des SONOS-basierten nichtflüchtigen Speichertransistors oder -bauelements, der/das in 1A dargestellt ist;
    • 2 ein schematisches Diagramm, das ein SONOS-basiertes nichtflüchtiges Speicherarray gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht;
    • 3 ein repräsentatives Blockdiagramm, das eine Ausführungsform einer eingebetteten SONOS- oder MONOS-basierten NVM-Vorrichtung 300 gemäß der vorliegenden Offenbarung veranschaulicht;
    • 4A und 4B ein kombiniertes Ablaufdiagramm, das eine Ausführungsform eines Verfahrens zum Herstellen von eingebetteten SONOS-basierten NVM-Transistor- und MOS-Transistor-Speicherzellen (Zwei-Transistor-Speicherzellen (2T-Speicherzellen)) und CMOS-Vorrichtungen in 6K veranschaulicht;
    • 5A bis 5L repräsentative Diagramme, die Querschnittsansichten eines Abschnitts einer 2T-Speicherzelle und CMOS-Vorrichtungen während der Herstellung gemäß dem Prozessablauf in 4A darstellen; und
    • 6A bis 6J repräsentative Diagramme, die Querschnittsansichten eines Abschnitts einer 2T-Speicherzelle und CMOS-Vorrichtungen während der Herstellung gemäß dem Prozessablauf in 4B darstellen; und
    • 6K ein repräsentatives Blockdiagramm, das eine Ausführungsform einer eingebetteten SONOS- oder MONOS-basierten NVM-Vorrichtung 600, wie in 5A bis 5L und 6A bis 6J hergestellt, veranschaulicht.
  • Ausführliche Beschreibung
  • Die nachstehende Beschreibung legt zahlreiche konkrete Einzelheiten dar, wie z.B. Beispiele von konkreten Systemen, Komponenten, Verfahren und so weiter, um für ein gutes Verständnis mehrerer Ausführungsformen des Gegenstands zu sorgen. Es ist für einen Fachmann jedoch ersichtlich, dass zumindest einige Ausführungsformen ohne diese konkreten Einzelheiten umgesetzt werden können. In anderen Fällen sind allgemein bekannte Komponenten oder Verfahren nicht ausführlich beschrieben, oder sie sind in einem einfachen Blockdiagrammformat dargestellt, um unnötige Verschleierung der hier beschriebenen Techniken zu vermeiden. Somit sind die konkreten, nachstehend dargelegten Einzelheiten lediglich Beispiele. Bestimmte Implementierungen können sich von diesen Beispieleinzelheiten unterscheiden und weiterhin als innerhalb des Erfindungsgedankens und Umfangs des Gegenstands befindlich betrachtet werden.
  • Ausführungsformen einer 2T-Speicherzelle, die einen eingebetteten nichtflüchtigen Speicher-Transistor (NVM-Transistor) und Hochvolt-Metall-Oxid-Halbleiter-Transistoren (HV-MOS-Transistoren), die einen High-K-Metallgate-Stapel (HKMG-Stapel) aufweisen, umfasst, und Verfahren zum Herstellen von dieser werden hier unter Bezugnahme auf Figuren beschrieben. Jedoch können bestimmte Ausführungsformen ohne eine oder mehrere dieser konkreten Einzelheiten oder in Kombination mit anderen an sich bekannten Verfahren, Materialien und Vorrichtungen in verwandter Technik realisiert werden. In der nachstehenden Beschreibung werden zahlreiche konkrete Einzelheiten, wie z.B. konkrete Materialien, Abmessungen, Konzentrationen und Prozessparameter usw., dargelegt, um ein gründliches Verständnis des Gegenstands bereitzustellen. In anderen Fällen sind allgemein bekannte Halbleiterentwurfs- und - herstellungstechniken nicht im besonderen Detail beschrieben, um eine unnötige Verschleierung des Gegenstands zu vermeiden. Die Bezugnahme auf „eine Ausführungsform“, „ein Ausführungsbeispiel“, „einige Ausführungsformen“ und „verschiedene Ausführungsformen“ bedeutet in der Beschreibung, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Charakteristik, die/das im Zusammenhang mit der (den) Ausführungsform(en) beschrieben wird, in mindestens einer Ausführungsform des Gegenstands aufgenommen ist. Außerdem beziehen sich die Vorkommen der Ausdrücke „eine Ausführungsform“, „ein Ausführungsbeispiel“, „einige Ausführungsformen“ und „verschiedene Ausführungsformen“ an verschiedenen Stellen in der Beschreibung nicht notwendigerweise alle auf dieselbe(n) Ausführungsform(en).
  • Die Beschreibung umfasst Verweise auf die begleitenden Zeichnungen, die einen Teil der ausführlichen Beschreibung bilden. Die Zeichnungen zeigen Darstellungen gemäß Ausführungsbeispielen. Diese Ausführungsformen, die hier auch als „Beispiele“ bezeichnet werden können, werden hinreichend detailliert beschrieben, um einen Fachmann dazu zu befähigen, die hier beschriebenen Ausführungsformen des beanspruchten Gegenstands zu realisieren. Die Ausführungsformen können kombiniert werden, andere Ausführungsformen können verwendet werden, oder strukturelle, logische und elektrische Änderungen können vorgenommen werden, ohne vom Umfang und Erfindungsgedanken des beanspruchten Gegenstands abzuweichen. Es versteht sich, dass hier beschriebene Ausführungsformen den Umfang des Gegenstands nicht beschränken sollen, sondern vielmehr einen Fachmann befähigen sollen, den Gegenstand zu realisieren, zu fertigen und/oder zu verwenden.
  • Die hier verwendeten Begriffe „über“, „unter“, „zwischen“ und „auf“ beziehen sich auf eine relative Position einer Schicht in Bezug auf andere Schichten. Von daher kann sich eine über oder unter einer anderen Schicht abgeschiedene oder angeordnete Schicht zum Beispiel in direktem Kontakt mit der anderen Schicht befinden oder kann eine oder mehrere Zwischenschichten aufweisen. Des Weiteren kann sich eine Schicht, die zwischen Schichten abgeschieden oder angeordnet ist, in direktem Kontakt mit den Schichten befinden oder sie kann eine oder mehrere Zwischenschichten aufweisen. Dagegen steht eine erste Schicht „auf“ einer zweiten Schicht in Kontakt mit jener zweiten Schicht. Außerdem wird die relative Position einer Schicht in Bezug auf andere Schichten unter der Annahme bereitgestellt, dass die Vorgänge Filme relativ zu einem Ausgangssubstrat ohne Berücksichtigung der absoluten Ausrichtung des Substrats abscheiden, modifizieren und entfernen.
  • Der NVM-Transistor kann Speichertransistoren oder -vorrichtungen umfassen, die im Zusammenhang mit Silizium-Oxid-Nitrid-Oxid-Silizium- (SONOS-), Metall-Oxid-Nitrid-Oxid-Silizium- (MONOS-) oder einer Floating-Gate-Technologie implementiert sind. Eine Ausführungsform eines Verfahrens zum Integrieren oder Einbetten von NVM-Transistoren in einen Standard- oder Basis-CMOS-Prozessablauf, um einen oder mehrere Typen von MOS-Transistoren, die HV-Auswahl-Gates, HV-Gates, Eingabe-/Ausgabe-Gates (I/O-Gates), Niedervolt-Gates (LV-Gates) mit High-K-Metallgates (HKMGs) umfassen können, herzustellen, werden nun detailliert unter Bezugnahme auf 1 bis 6J beschrieben. 4A und 4B stellen einen kombinierten Prozessablauf dar, der Ausführungsformen eines Verfahrens oder Prozessablaufs zum Herstellen der Speicherzelle oder des Speicherarrays oder einer CMOS-Vorrichtung in verschiedenen Stufen und alternativen Verfahren veranschaulicht. 5A bis 5L und 6A bis 6J sind Blockdiagramme, die Querschnittsansichten eines Abschnitts einer 2T-Speicherzelle und CMOS-Vorrichtung während der Herstellung jeweils gemäß dem Verfahren von 4A bzw. 4B darstellen. 6K ist ein repräsentatives Diagramm, das eine Querschnittsansicht eines Abschnitts einer Ausführungsform der fertigen 2T-Speicherzelle oder des fertigen 2T-Arrays oder des fertigen Halbleiterbauelements veranschaulicht.
  • Kurzdarstellung des Gegenstands
  • Gemäß einer Ausführungsform kann eine Verfahren zum Herstellen einer Speichervorrichtung die folgenden Prozessschritte umfassen: Ausbilden einer ersten Gateoxidschicht, die über einem ersten und einem zweiten Gebiet eines Substrats liegt, Entfernen eines ersten Abschnitts der ersten Gateoxidschicht, um eine erste Öffnung im ersten Gebiet zu erzeugen, Ausbilden eines Dielektrikumsstapels in der ersten Öffnung, der über der ersten Gateoxidschicht liegt, Strukturieren des Dielektrikumsstapels, um einen nichtflüchtigen Gatestapel (NV-Gatestapel) im ersten Gebiet auszubilden, Entfernen der ersten Gateoxidschicht vom einem zweiten und dritten Bereich des zweiten Gebiets, Ausbilden einer zweiten Gateoxidschicht im zweiten Bereich und einer dritten Gateoxidschicht im dritten Bereich des zweiten Gebiets, Ausbilden einer Dielektrikumsschicht mit hoher Dielektrizitätskonstante (High-K-Dielektrikumsschicht) und einer Dummy-Polysiliziumgateschicht über dem Dielektrikumsstapel und der ersten Gateoxidschicht im ersten Gebiet und der ersten, der zweiten und der dritten Gateoxidschicht im zweiten Gebiet, Abätzen der Dummy-Polysiliziumgateschicht, die über dem NV-Gatestapel liegt, Strukturieren der Dummy-Polysiliziumgate- und der High-K-Dielektrikumsschicht, und jeweils des NV-Stapels bzw. der ersten Gateoxidschicht, um einen nichtflüchtigen Speichertransistor (NVM-Transistor) und einen Auswahl-Transistor im ersten Gebiet auszubilden, und Ersetzen der Dummy-Polysiliziumgateschicht im NVM- und dem Auswahl-Transistor durch eine Metallschicht.
  • In einer Ausführungsform kann das Verfahren außerdem die folgenden Prozessschritte umfassen: Strukturieren der ersten Gateoxid-, der Dummy-Polysiliziumgate- und der High-K-Dielektrikumsschicht, um einen Hochvolt-Metall-Oxid-Silizium-Transistor (HV-MOS-Transistor) in einem ersten Bereich des zweiten Gebiets auszubilden, Strukturieren der zweiten Gateoxid-, der Dummy-Polysiliziumgate- und der High-K-Dielektrikumsschicht, um einen Eingabe-/Ausgabe-MOS-Transistor (I/O-MOS-Transistor) im zweiten Bereich des zweiten Gebiets auszubilden, und Strukturieren der dritten Gateoxid-, der Dummy-Polysiliziumgate- und der High-K-Dielektrikumsschicht, um einen Niedervolt-MOS-Transistor (LV-MOS-Transistor) im dritten Bereich des zweiten Gebiets auszubilden.
  • In einer Ausführungsform kann die erste Gateoxidschicht derart ausgebildet werden, dass sie eine größere Dicke aufweist als die zweite Gateoxidschicht, und die zweite Gateoxidschicht kann derart ausgebildet werden, dass sie eine größere Dicke aufweist als die dritte Gateoxidschicht.
  • In einer Ausführungsform in welcher das Ausbilden der zweiten Gateoxidschicht im zweiten Bereich ferner den Prozessschritt des Durchführens einer Radikaloxidation umfassen kann, um gleichzeitig die zweite Oxidschicht auszubilden und einen oberen Abschnitt des NV-Gatestapels zu oxidieren, um eine Sperroxidschicht auszubilden.
  • In einer Ausführungsform kann das Verfahren auch die folgenden Prozessschritte umfassen: Ausbilden einer strukturierten Maske, die die Dummy-Polysiliziumgateschicht, die über dem NV-Gatestapel liegt, freilegt, und Durchführen eines Polysiliziumätzprozesses, um die Dummy-Polysiliziumgateschicht über dem NV-Gatestapel dünner zu machen, so dass obere Flächen der Dummy-Polysiliziumgateschicht über dem NV-Gatestapel im ersten Gebiet und über der ersten Gateoxidschicht im ersten und zweiten Gebiet ungefähr komplanar sind.
  • In einer alternativen Ausführungsform kann das Verfahren auch die folgenden Prozessschritte umfassen: Ausbilden einer strukturierten Maske, so dass die Dummy-Polysiliziumgateschicht, die über dem NV-Gatestapel im ersten Gebiet und der ersten Gateoxidschicht im ersten und zweiten Gebiet liegt, freigelegt wird, und Durchführen eines Polysiliziumätzprozesses durch die strukturierte Maske, um die Dummy-Polysiliziumgateschicht dünner zu machen, so dass obere Flächen der Dummy-Polysiliziumgateschicht über dem NV-Gatestapel, der ersten Gateoxidschicht im ersten und zweiten Gebiet und der zweiten und dritten Gateoxidschicht im zweiten Gebiet ungefähr komplanar sind.
  • In einer Ausführungsform kann das Verfahren auch die folgenden Prozessschritte umfassen: Ausbilden einer verspannungsinduzierenden Siliziumnitridschicht und einer dielektrischen Zwischenschicht (ILD), die über dem Substrat liegt, und Durchführen eines chemisch-mechanischen Polierprozesses (CMP-Prozesses), bis zumindest eine von den Dummy-Polysiliziumgateschichten des NVM-Transistors und des Auswahl-Transistors im ersten Gebiet freigelegt wird.
  • In einer Ausführungsform in welcher das Ersetzen der Dummy-Polysiliziumgateschicht auch die folgenden Prozessschritte umfassen kann: Durchführen eines Polysiliziumätzens, um die Dummy-Polysiliziumgateschicht im NVM-Transistor und dem Auswahl-Transistor zu entfernen , wobei der NVM- und der Auswahl-Transistor eine Zwei-Transistor-Speicherzelle im ersten Gebiet bilden, Abscheiden einer ersten Metallgateschicht über der High-K-Dielektrikumsschicht im NVM-Transistor und dem Auswahl-Transistor, und Abscheiden einer zweiten Metallgateschicht, die über der ersten Metallgateschicht liegt.
  • In einer Ausführungsform können der NVM- und der Auswahl-Transistor den n-Kanaltyp aufweisen, bei dem die erste Metallgateschicht im NVM-Transistor ein Metall mit hoher Austrittsarbeit umfassen kann, wobei das Metall mit hoher Austrittsarbeit mindestens eines von Aluminium, Titan und Verbindungen oder Legierungen davon umfasst, und die erste Metallgateschicht im Auswahl-Transistor ein Metall mit niedriger Austrittsarbeit umfassen kann, wobei das Metall mit niedriger Austrittsarbeit mindestens eines von Titan, Lanthan, Aluminium und Verbindungen oder Legierungen davon umfasst.
  • In einer Ausführungsform in welcher der Auswahl-Transistor im ersten Gebiet und der HV-MOS-Transistor im zweiten Gebiet gleichzeitig ausgebildet werden können, und das erste Gatedielektrikum im Auswahl- und dem HV MOS-Transistor kann in einem ungefähren Bereich von 110 Å bis 160 Å liegen, und der Auswahl-Transistor kann ausgelegt sein, um in einem Spannungsbereich von 4,5 V bis 2 V für Programmier- oder Löschoperationen des NVM-Transistors zu arbeiten.
  • Gemäß einer anderen Ausführungsform kann ein Verfahren zum Herstellen einer Speichervorrichtung die folgenden Prozessschritte umfassen: Ausbilden einer Zwei-Transistor-Speicherzelle (2T-Speicherzelle) in einem Speichergebiet eines Substrat, Ausbilden einer Hochvolt-Gateoxidschicht (HV-Gateoxidschicht) im Speicherbereich und einem Logikgebiet des Substrats, Ausbilden einer ersten Öffnung im Speichergebiet, und Ausbilden eines nichtflüchtigen Dielektrikumsstapels (NV-Dielektrikumsstapels) in der ersten Öffnung und eines Auswahl-Gateoxidstapels außerhalb der ersten Öffnung, Ausbilden eines HV-Gateoxidstapels, eines Eingabe-/Ausgabe-Gateoxidstapels (I/O-Gateoxidstapels) und eines Niedervolt-Gateoxidstapels (LV-Gateoxidstapels) im Logikgebiet, wobei der Auswahl-Gateoxidstapel und der HV-Gateoxidstapel eine gleiche Dicke aufweisen, Abscheiden einer Dielektrikumsschicht mit hoher Dielektrizitätskonstante (High-K-Dielektrikumsschicht) und einer Dummy-Polysiliziumgateschicht im Speicher- und Logikgebiet, Abätzen eines Abschnitts der Dummy-Polysiliziumgateschicht im Speichergebiet, Strukturieren der Dummy-Polysiliziumgate- und der High-K-Dielektrikumsschicht, Strukturieren des NV-Gatedielektrikumsstapels und des Auswahl-Gateoxidstapels, um jeweils einen nichtflüchtigen Speichertransistor (NVM-Transistor) bzw. einen Auswahl-Transistor im Speichergebiet auszubilden, Strukturieren des HV-, des I/O- und des LV-Gateoxidstapels, um jeweils einen HV-, einen I/O- bzw. einen LV-Transistor auszubilden, und Ersetzen der Dummy-Polysiliziumgateschichten jeweils in dem NVM-, dem Auswahl-, dem HV-, dem I/O- und dem LV-Transistor durch mehrschichtige Metallgateschichten.
  • In einer Ausführungsform können die 2T-Speicherzelle, der HV-, der I/O- und der LV-Transistor innerhalb eines einzelnen Halbleitergehäuses ausgebildet werden.
  • In einer Ausführungsform können der Auswahl-Gateoxid- und der HV-Gateoxidstapel gleichzeitig und dicker ausgebildet werden als der I/O-Gateoxidstapel, und der I/O-Gateoxidstapel kann dicker ausgebildet werden als der LV-Gateoxidstapel.
  • In einer Ausführungsform kann das Verfahren ferner die folgenden Prozessschritte umfassen: Ausbilden einer strukturierten Maske, die die Dummy-Polysiliziumgateschicht, die über dem NV-Gatedielektrikumsstapel liegt, freilegt; und Durchführen eines Polysiliziumätzprozesses, um die Dummy-Polysiliziumgateschicht über dem NV-Gatedielektrikumsstapel dünner zu machen, so dass obere Flächen der Dummy-Polysiliziumgateschicht über dem NV-Gatedielektrikums- und Auswahl-Gateoxidstapel ungefähr komplanar sind.
  • In einer Ausführungsform kann das Verfahren ferner die folgenden Prozessschritte umfassen: Ausbilden einer strukturierten Maske, so dass die Dummy-Polysiliziumgateschicht im Speichergebiet und die, die über dem HV-Gateoxidstapel im Logikgebiet angeordnet ist, freigelegt wird, und Durchführen eines Polysiliziumätzprozesses durch die strukturierte Maske, um die Dummy-Polysiliziumgateschicht dünner zu machen.
  • In einer Ausführungsform kann das Verfahren ferner die folgenden Prozessschritte umfassen: Ausbilden einer verspannungsinduzierenden Siliziumnitridschicht und einer dielektrischen Zwischenschicht (ILD) im Speicher- und im Logikgebiet, und Durchführen eines chemisch-mechanischen Polierprozesses (CMP-Prozesses), bis zumindest eine von den Dummy-Polysiliziumgateschichten des NVM-Transistors und des Auswahl-Transistors im Speichergebiet freigelegt wird.
  • In einer Ausführungsform kann das Ersetzen der Dummy-Polysiliziumgateschicht ferner die folgenden Prozessschritte umfassen: Durchführen eines Polysiliziumätzvorgangs, um die Dummy-Polysiliziumgateschicht im NVM-Transistor und dem Auswahl-Transistor zu entfernen, Abscheiden einer ersten Metallgateschicht über der High-K-Dielektrikumsschicht im NVM-Transistor und dem Auswahl-Transistor, und Abscheiden einer zweiten Metallgateschicht, die über der ersten Metallgateschicht liegt.
  • In einer Ausführungsform können der NVM- und der Auswahl-Transistor den n-Kanaltyp aufweisen, und wobei die erste Metallgateschicht im NVM-Transistor ein Metall mit niedriger Austrittsarbeit umfassen kann, wobei das Metall mit niedriger Austrittsarbeit mindestens eines von Titan, Lanthan, Aluminium und Verbindungen oder Legierungen davon umfasst, und die erste Metallgateschicht im Auswahl-Transistor ein Metall mit niedriger Austrittsarbeit umfassen kann, wobei das Metall mit niedriger Austrittsarbeit mindestens eines von Titan, Lanthan, Aluminium und Verbindungen oder Legierungen davon umfasst.
  • In einer Ausführungsform kann eine kombinierte Dicke der High-K-Dielektrikumsschicht und des Auswahl-Gateoxidstapels des Auswahl-Transistors in einem ungefähren Bereich von 110 Å bis 160 Å liegen, und der Auswahl-Transistor kann ausgelegt sein, um in einem ungefähren Bereich von 4,5 V bis 12 V für Programmier-/Löschoperationen der 2T-Speicherzelle zu arbeiten.
  • In einer Ausführungsform kann das Abätzen eines Abschnitts der Dummy-Polysiliziumgateschicht im Speichergebiet ferner den Prozessschritt des Entfernens von ungefähr 90 Å bis 100 Å der Dummy-Polysiliziumgateschicht, die über dem NV-Gatedielektrikumsstapel angeordnet ist, umfassen, so dass der NVM-Transistor und der Auswahl-Transistor eine ungefähr gleiche Höhe aufweisen.
  • In einer Ausführungsform können der NVM-, der Auswahl-, der HV-, der I/O- und der LV-Transistor eine ungefähr gleiche Höhe aufweisen.
  • Gemäß einer noch anderen Ausführungsform kann ein Verfahren zum Herstellen einer Speichervorrichtung die folgenden Prozessschritte umfassen: Ausbilden eines nichtflüchtigen Dielektrikumsstapels (NV-Dielektrikumsstapels) und eines ersten Gateoxids in einem ersten Gebiet eines Substrats und eines zweiten und eines dritten Gateoxids in einem zweiten Gebiet des Substrats, Ausbilden einer Dielektrikumsschicht mit hoher Dielektrizitätskonstante (High-K-Dielektrikumsschicht) und einer Dummy-Polysiliziumgateschicht über dem NV-Dielektrikumsstapel und dem ersten, dem zweiten und dem dritten Gateoxid, Abätzen der Dummy-Polysiliziumgateschicht, die über dem NV-Dielektrikumsstapel liegt, Strukturieren der Dummy-Polysiliziumgate- und der High-K-Dielektrikumsschicht, und jeweils des NV-Dielektrikumsstapels und des ersten Gateoxids, um einen nichtflüchtigen Speichertransistor (NVM-Transistor) und einen Auswahl-Transistor im ersten Gebiet auszubilden, und Ersetzen der Dummy-Polysiliziumgateschicht in dem NVM- und dem Auswahl-Transistor durch eine Metallschicht, wobei der NV-Dielektrikumsstapel im Anschluss an das erste Gateoxid ausgebildet werden kann, und wobei das erste, das zweite und das dritte Gateoxid separat ausgebildet werden können, wobei das erste Gateoxid dicker ist als das zweite Gateoxid, und das zweite Gateoxid dicker ist als das dritte Gateoxid.
  • Detaillierte Ausführungsformen:
  • 1A ist ein Blockdiagramm, das eine Querschnittsseitenansicht einer nichtflüchtigen Speicherzelle veranschaulicht, und ihr entsprechendes schematisches Diagramm ist in 1B dargestellt. Ein nicht flüchtiges Speicherarray (NVM-Array) oder eine nichtflüchtige Speichervorrichtung kann NVM-Zellen mit einem nichtflüchtigen Speichertransistor oder einer nichtflüchtigen Speichervorrichtung, der/die unter Verwendung einer Silizium (Halbleiter)-Oxid-Nitrid-Oxid-Silizium (Halbleiter)-(SONOS-) oder einer Floating-Gate-Technologie implementiert ist, und einen Feldeffekttransistor (FET) umfassen, die zueinander benachbart angeordnet oder miteinander gekoppelt sind.
  • In einer Ausführungsform, die in 1A dargestellt ist, ist der nichtflüchtige Speichertransistor ein nichtflüchtiger Ladungseinfangs- Speichertransistor des SONOS-Typs. Unter Bezugnahme auf 1A umfasst eine NVM-Zelle 90 einen Steuergate-(CG-) oder einen Speichergatestapel (MG-Stapel) eines NV-Transistors 94, der über einem Substrat 98 ausgebildet ist. Die NVM-Zelle 90 umfasst ferner ein Sourcegebiet 97 / Draingebiet 88, die im Substrat 98, oder fakultativ innerhalb einer flachen positiven Wanne (SPW) 93 im Substrat 98 auf jeder Seite des NV-Transistors 94 ausgebildet sind. Die SPW 93 kann zumindest teilweise innerhalb einer tiefen negativen Wanne (DNW) 99 eingekapselt sein. In einer Ausführungsform sind die Source-/Draingebiete 88 und 97 durch ein Kanalgebiet 91 unterhalb des NV-Transistors 94 verbunden. Der NV-Transistor 94 kann eine Oxid-Tunneldielektrikumsschicht, eine Nitrid- oder Oxinitrid-Ladungseinfangsschicht 92, eine Oxidoberseiten- oder Sperrschicht umfassen, die den ONO-Stapel bilden. In einer Ausführungsform kann die Ladungseinfangsschicht 92 mehrschichtig sein und sie fängt Ladungen ein, die vom Substrat 98 durch Fowler-Nordheim-Tunneln (FN-Tunneln) injiziert werden. Ein Schwellenspannungs- (VT-) und ein Drainstromwert (ID-Wert) des NV-Transistors 94 können sich aufgrund der Menge von eingefangenen Ladungen zumindest teilweise ändern. In einer Ausführungsform kann eine High-K-Dielektrikumsschicht zumindest einen Abschnitt der Sperrschicht ausbilden. Eine Polysilizium-(Poly)- oder Metallgateschicht ist derart angeordnet, dass sie über der ONO-Schicht liegt, was als Steuergate (CG) oder Speichergate (MG) dienen kann. Wie am besten in 1A dargestellt, umfasst die NVM-Zelle 90 ferner einen benachbart zum NV-Transistor 94 angeordneten FET 96. In einer Ausführungsform umfasst der FET 96 ein Metall- oder Polysilizium-Auswahlgate (SG), das über einer Oxid- oder High-K-Dielektrikums-Gatedielektrikumsschicht angeordnet ist. Der FET 96 umfasst ferner eine Gateoxidschicht 82, Source-/Draingebiete 86 und 97, die im Substrat 98, oder fakultativ innerhalb der Wanne 93 im Substrat 98, auf jeder Seite des FET 96 ausgebildet sind. Wie am besten in 1A dargestellt, können der FET 96 und der NV-Transistor 94 ein dazwischen angeordnetes Source-/Draingebiet 97, oder als internen Knoten 97 bezeichnet, gemeinsam nutzen. Das SG wird auf eine geeignete Weise vorgespannt VSG, um den Kanal 95 unter dem FET 96 zu öffnen oder zu schließen. Die NVM-Zelle 90 wird, wie in 1A dargestellt, derart betrachtet, dass sie eine Zwei-Transistor-Architektur (2T-Architektur) aufweist, wobei der NV-Transistor 94 und der FET 96 in dem gesamten Patentdokument jeweils als der Speicher- oder NVM-Transistor bzw. der Auswahl- oder Pass-Transistor betrachtet werden können. In einer Ausführungsform kann der Auswahl-Transistor 96 ein Eingabe-/Ausgabe-Transistor (I/O-Transistor) sein, der eine vergleichsweise dünne Gateoxidschicht 82 in einem ungefähren Bereich von 50 Å bis 70 Å aufweist und in einem ungefähren Spannungsbereich von 1,8 V bis 3,6V arbeitet. Aufgrund des Höhenunterschieds zwischen der ONO-Schicht des NV-Transistors 94 und der dünnen I/O-Oxidschicht 82 kann ein Stufenhöhenunterschied 80 zwischen den zwei Transistoren 94 und 96 vorhanden sein. In den Ausführungsformen, wie sie in diesem Patentdokument offenbart sind, kann der Auswahl-Transistor 96 durch einen HV-Transistor ersetzt werden, der eine dicke Gateoxidschicht 82 in einem ungefähren Bereich von 110 Å bis 160 Å aufweist und in einem ungefähren Spannungsbereich von 4,5 V bis 12 V arbeitet. Die dickere Gateoxidschicht 82 eines HV-Transistors kann dabei helfen, seinen Stufenhöhenunterschied 80 auf den NV-Transistor 94 zu reduzieren, es ermöglichen, dass Programmier-/Löschspannungen der NVM-Zelle 90 wesentlich höher, z.B. 9 V, sind, und das Vt-Fenster und die End-of-Life-Spanne (EOL-Spanne) verbessern. Wie nachstehend veranschaulicht sein wird, kann der Stufenhöhenunterschied 80 inmitten verschiedenen Transistoren praktische Schwierigkeiten während einer Metallgate-Herstellung in einem HKMG-Prozessablauf darstellen.
  • In einer Ausführungsform zeigt 1B eine Zwei-Transistor-SONOS-NVM-Zelle (2T-SONOS-NVM-Zelle) 90 mit dem nichtflüchtigen Transistor (NV-Transistor) 94, der in Reihe mit dem FET 96 verbunden ist. Die NVM-Zelle 90 ist programmiert (Bitwert „1“), wenn das CG auf geeignete Weise durch VCG vorgespannt ist oder indem ein positiver Impuls an CG in Bezug auf das Substrat 98 oder die Wanne 93 angelegt wird, der verursacht, dass Elektronen aus der Inversionsschicht in die Ladungseinfangsschicht 92 durch FN-Tunneln injiziert werden. Die in der Ladungseinfangsschicht 92 eingefangene Ladung führt zu einer Elektronenverarmung zwischen dem Drain 88 und der Source 97, wodurch die Schwellenspannung (VT) steigt, die zum Einschalten des SONOS-basierten NV-Transistors 94 notwendig ist, wodurch die Vorrichtung in einen „programmierten“ Zustand versetzt wird. Die NVM-Zelle 90 wird durch Anlegen einer entgegengesetzten Vorspannung VCG an das CG oder eines negativen Impulses an CG in Bezug auf das Substrat 98 oder die Wanne 93 gelöscht, was ein FN-Tunneln von Löchern aus dem angereicherten Kanal 91 in den ONO-Stapel verursacht. Programmierte und gelöschte Schwellenspannungen werden jeweils als „Vtp“ bzw. „Vte“ bezeichnet. In einer Ausführungsform kann sich der NV-Transistor 94 auch in einem gesperrten Zustand (Bitwert „0“) befinden, wobei eine zuvor gelöschte Zelle (Bitwert „0“) am Programmieren (Bitwert „1“) durch Anlegen einer positiven Spannung an die Source und den Drain der NVM-Zelle 90 gehindert wird, während an das Steuergate (CG) in Bezug auf das Substrat 98 oder die Wanne 93 (wie im Programmierzustand) ein positiver Impuls angelegt wird.
  • In einer anderen Ausführungsform kann der NV-Transistor 94 ein Floating-Gate-MOS-Feldeffekttransistor (FGMOS) oder eine Floating-Gate-MOS-Vorrichtung sein. Im Allgemeinen weist FGMOS eine ähnliche Struktur auf wie der vorstehend beschriebene SONOS-basierte NV-Transistor 94, wobei der Unterschied hauptsächlich darin besteht, dass ein FGMOS ein Polysilizium-Floating-Gate (Poly-Floating-Gate), das mit Eingängen der Vorrichtung kapazitiv gekoppelt ist, und nicht eine Nitrid- oder Oxinitrid-Ladungseinfangsschicht 92 umfasst. Daher kann die FGMOS-Vorrichtung unter Bezugnahme auf 1A und 1B beschrieben und auf eine ähnliche Weise betrieben werden.
  • Ähnlich dem SONOS-basierten NV-Transistor 94 kann die FGMOS-Vorrichtung durch Anlegen einer geeigneten Vorspannung VCG zwischen dem Steuergate und den Source- und Draingebieten programmiert werden, wodurch die zum Einschalten der FGMOS-Vorrichtung notwendige Schwellenspannung VT steigt. Die FGMOS-Vorrichtung kann durch Anlegen einer entgegengesetzten Vorspannung VCG an das Steuergate gelöscht werden.
  • In einer Ausführungsform kann das Source-/Draingebiet 86 als die „Source“ der NVM-Zelle 90 betrachtet und mit VSL gekoppelt werden, während das Source-/Draingebiet 88 als der „Drain“ betrachtet und mit VBL gekoppelt werden kann. Fakultativ wird die SPW 93 mit VSPW und die DNW 99 mit VDNW gekoppelt.
  • Der FET 96 kann eine Injektion von heißen Ladungsträgerelektronen und einen Durchschlag des Übergangs während Programmier- oder Löschoperationen verhindern. Der FET 96 kann außerdem verhindern, dass hohe Ströme zwischen der Source 86 und dem Drain 88 fließen, was einen hohen Energieverbrauch und parasitäre Spannungsabfälle im Speicherarray verursachen kann. Wie am besten in 1A dargestellt, können sowohl der FET 96 als auch der NV-Transistor 94 n-Typ- oder n-Kanal-Transistoren sein, wobei die Source-/Draingebiete 86, 88, 97 und die DNW 99 mit einem n-Typ-Material dotiert sind, während die SPW 93 und/oder das Substrat 98 mit einem p-Typ-Material dotiert sind. Es versteht sich, dass die NVM-Zelle 90 zusätzlich oder alternativ auch p-Typ- oder p-Kanal-Transistoren umfassen kann, wobei die Source-/Draingebiete und die Wanne(n) gemäß der Praxis eines Durchschnittsfachmanns entgegengesetzt oder unterschiedlich dotiert sein können.
  • Ein Speicherarray wird gebildet, indem ein Gitter von Speicherzellen, wie z.B. NVM-Zellen 90, hergestellt wird, die in Zeilen und Spalten angeordnet und durch eine Vielzahl von horizontalen und vertikalen Steuerleitungen (nicht in 2 dargestellt) mit peripheren Schaltungen, wie z.B. Adressdecodern und Komparatoren, wie z.B. Analog-Digital- (ADC) und Digital-Analog-Funktionen (DAC-Funktionen), verbunden sind. Jede Speicherzelle umfasst mindestens eine nichtflüchtige Halbleitervorrichtung, wie z.B. jene, die vorstehend beschrieben wurde, und kann eine Ein-Transistor- (1T-) oder eine Zwei-Transistor-Architektur (2T-Architektur) aufweisen, wie in 1A beschrieben, und kann ferner einen LV- oder Kerntransistor(en) und zusätzliche HV-Transistor(en) umfassen.
  • 2 ist ein schematisches Diagramm, das ein NVM-Array gemäß einer Ausführungsform des Gegenstands veranschaulicht. In einer Ausführungsform, die in 2 dargestellt ist, weisen die Speicherzellen 90 eine 2T-Architektur auf und jede umfasst zusätzlich zu einem nichtflüchtigen Speichertransistor einen Pass- oder Auswahl-Transistor, zum Beispiel einen HV-MOSFET, der eine gemeinsame Substratverbindung oder einen internen Knoten mit dem Speichertransistor gemeinsam nutzt. In einer Ausführungsform umfasst das NVM-Array 100 NVM-Zellen 90, die in N Zeilen oder Seiten (horizontal) und M Spalten (vertikal) angeordnet sind. Die NVM-Zellen 90 in derselben Zeile können derart betrachtet werden, dass sie sich auf derselben Seite befinden. In einigen Ausführungsformen können mehrere Zeilen oder Seiten zusammen gruppiert sein, um Speicherbereiche zu bilden. Es versteht sich, dass die Begriffe „Zeilen“ und „Spalten“ eines Speicherarrays zu Veranschaulichungszwecken und nicht als Beschränkung verwendet werden. In einer Ausführungsform sind Zeilen horizontal angeordnet und Spalten sind vertikal angeordnet. In einer anderen Ausführungsform können die Begriffe von Zeilen und Spalten eines Speicherarrays umgekehrt oder in einem entgegengesetzten Sinn verwendet oder in einer beliebigen Ausrichtung angeordnet sein.
  • In einer Ausführungsform ist eine SONOS-Wortleitung (WLS) mit allen CGs der NVM-Zellen 90 derselben Zeile gekoppelt, eine Wortleitung (WL) ist mit allen SGs der NVM-Zellen 90 derselben Zeile gekoppelt. Bitleitungen (BL) sind in einer Ausführungsform mit allen Draingebieten 88 der NVM-Zellen 90 derselben Spalte gekoppelt, während eine gemeinsame Sourceleitung (CSL) oder ein Sourcegebiet 86 mit allen NVM-Zellen im Array gekoppelt ist und zwischen ihnen gemeinsam genutzt wird. In einer alternativen Ausführungsform kann eine CSL zwischen zwei gepaarten NVM-Zellen derselben Zeile gemeinsam genutzt werden. Eine CSL ist außerdem mit gemeinsam genutzten Sourcegebieten aller NVM-Paare derselben zwei Spalten gekoppelt.
  • Unter Bezugnahme auf 2 können die NVM-Zellen 90 in Paaren, wie z.B. ein NV-Zellenpaar 200, angeordnet sein. In einer Ausführungsform kann das NVM-Zellenpaar 200 zwei NVM-Zellen 90 umfassen, die eine gespiegelte Ausrichtung aufweisen, so dass Auswahl-Transistoren jeder NVM-Zelle benachbart zueinander angeordnet sind. Die NVM-Zellen 90 desselben NVM-Zellenpaars 200 können auch ein gemeinsames Sourcegebiet gemeinsam nutzen, indem sie das Spannungssignal VCSL empfangen.
  • 3 ist ein repräsentatives Blockdiagramm, das eine eingebettete SONOS- oder MONOS-basierte NVM-Vorrichtung 300, wie in 4A bis 6J hergestellt, veranschaulicht. In einer Ausführungsform wird die eingebettete SONOS- oder MONOS-basierte NVM-Vorrichtung 300 in einem einzelnen Halbleiter-Die oder -Substrat 310 ausgebildet. Der Halbleiter-Die oder das Substrat 310 wird zumindest in das erste oder das Speichergebiet 308 für einen eingebetteten Speicher, wie z.B. das NVM-Array 100, und das zweite oder CMOS- oder Logikgebiet für HV-MOS-Transistoren 312, I/O-MOS-Transistoren 314 und LV-MOS-Transistoren 316 unterteilt. In einigen Ausführungsformen können MOS-Transistoren im ersten Gebiet 308 vorhanden sein, da einige NVM-Speicherarrays HV-Auswahl-Transistoren umfassen können. Zum Beispiel ein Speicherarray mit einer Zwei-Transistor-Ausgestaltung (2T-Speichergate-/Auswahl-Gate-Ausgestaltung), die HV-Transistoren als die Auswahl-Transistoren aufweist. Das zweite Gebiet 318 kann ferner in einen HV_MOS-Bereich 302, einen I/O MOS-Bereich 304 und einen LV_MOS- oder Kernbereich 306 unterteilt sein. Es versteht sich, dass die eingebettete SONOS- oder MONOS-basierte NVM-Vorrichtung 300 andere Vorrichtungen, wie z.B. Prozessoren, Versorgungsschaltungen usw., umfassen kann. In verschiedenen Ausführungsformen können das erste und das zweite Gebiet überlappend sein, und der HV _MOS-Bereich 302, der I/O_MOS-Bereich 304 und der LV_MOS- oder Kernbereich 306 können überlappend sein. Es versteht sich, dass die in 3 dargestellte Ausführungsform lediglich ein Beispiel ist, und das erste Gebiet 308 und der HV _MOS-Bereich 302, der LO MOS-Bereich 304 und der LV_MOS- oder Kernbereich 306 an einer beliebigen Position eines einzelnen Substrats 300 oder mehrerer Substrate angeordnet sein können und aus verschiedenen unterschiedlichen Bereichen gefertigt sein können.
  • In einer Ausführungsform können der HV_MOS- 312 und die Auswahl-Transistoren im SONOS-/MONOS-Array 100 gleiche oder ähnliche Strukturmerkmale (z.B. Gateoxiddicke) aufweisen und mit einer hohen Spannung in einem Bereich von 4,5 V bis 12 V bereitgestellt sein, um NVM-Transistoren im NVM-Array 100 zu programmieren und/oder zu löschen. Der I/O MOS kann mit einer I/O-Schnittstelle gekoppelt sein und mit einer Betriebsspannung in einem Bereich von 1,6 V bis 3,6 V bereitgestellt sein. Der LV_MOS- oder Kern-MOS 212 kann mit einer Betriebsspannung in einem Bereich von 0,8 V bis 1,4 V für verschiedene Operationen und Verbindungen bereitgestellt sein.
  • In einer Ausführungsform können Auswahl-Transistoren HV_MOS-Transistoren sein und daher ein dickes Gateoxid erfordern, das eine ungefähre Dicke von bis zu 100 Ä bis 200 Ä aufweist. In einigen Prozessabläufen werden ein HV_MOS-Gateoxid und NVM-Sperroxid gleichzeitig ausgebildet. Da das Sperr- oder Oberseitenoxid des NVM-Transistors derselben Umgebung während einer Oxidation des Gateoxids von HV_MOS-Transistor(en) ausgesetzt wird, kann es zu dick aufgewachsen werden, während das HV_MOS-Gateoxid zu seiner benötigten Dicke ausgebildet/aufgewachsen werden kann. Folglich erfüllt der NVM-Transistor möglicherweise nicht die Anforderungen für EOT und Programmier-/Lösch-Vts und verschlimmert den Stufenhöhenunterschied 80, wie am besten in 1A dargestellt.
  • In dieser Offenbarung wird ein Prozess zum Einbetten eines Oxid-Nitrid-Oxid-(ONO-) oder ONONO-Ladungseinfangsstapels mit einem Einzelschicht- oder Doppelschichtnitrid in einen CMOS-Prozess, der HKMGs und/oder ein dickes Gateoxid für die Auswahl-Gate- und HV-Vorrichtungen umfasst, vorgestellt und beschrieben. In einigen Ausführungsformen ist die vorstehend erwähnte ONO-Stapel-Ausbildungssequenz möglicherweise nicht für CMOS-Prozessabläufe geeignet, insbesondere wenn der HKMG-Prozessablauf aufgenommen ist, der eine Herstellung dicker Gateoxidschichten für einige der Auswahl-Gate- und HV_MOS-Transistoren umfasst. In einem solchen Prozessablauf ist eine In-Situ-Dampferzeugung (ISSG) oder ein Radikaloxidationsprozess möglicherweise nicht ideal für die Gateoxidation sowohl für die Oberseiten- oder Sperroxidschicht der NVM-Transistoren als auch die GateOxidschicht der Auswahl- und HV_MOS-Transistoren. Um die angestrebte Dicke des Gateoxids des Auswahl- und des HV_MOS-Transistors zu erreichen, wird ein Oberseitenoxid, das auf dem ONO-Stapel aufgewachsen wird, möglicherweise zu lange dem ISSG-Prozess ausgesetzt und kann am Ende zu dick werden, was zu einem hohen Stufenhöhenunterschied 80 führt, wie am besten in 1A dargestellt. Alternativ können Gateoxide des Auswahl- und des HV_MOS-Transistors entweder mithilfe eines Offenprozesses oder eines schnellen thermischen Oxidationsprozess (RTO-Prozesses) aufgewachsen werden. In diesen Ausführungsformen kann der Offenprozess oder der RTO-Prozess bewirken, dass Feuchtigkeit aus Isolationsstrukturen, wie z.B. dem STI-Dielektrikum (Dielektrikum mit flacher Grabenisolation), in den ONO-Film diffundiert und die Dicke oder Gleichmäßigkeit der Dicke der kritischen Tunneloxidschicht der NVM-Transistoren ändert. Folglich kann eine Schwellenspannung der NVM-Transistoren verschlechtert werden. Des Weiteren werden der Offen - und der RTO-Prozess im Allgemeinen bei einer sehr hohen Temperatur (bis ungefähr 1100 °C) betrieben. Die hohe Temperatur kann Änderungen in einer Fallendichte der Nitridschicht des ONO-Stapels bewirken, was auch die Schwellenspannung der NVM-Transistoren verschlechtern kann. Wenn eine High-K-Dielektrikumsschicht über oder als ein Teil des Oberseitenoxids oder -oxinitrids der NVM-Transistoren hinzugefügt wird, kann die hinzugefügte Dicke die Leistungsfähigkeit der NVM-Transistoren verschlechtern. In einigen Ausführungsformen kann der hohe Stufenhöhenunterschied zu einem unerwünschten Siliziumnitrid-Rückstand auf der Oberseite des Auswahl- und des HV-MOS-Transistors oder anderer MOS-Transistoren während eines chemischenmechanischen Planarisierungsprozesses (CMP-Prozess) der HKMG-Herstellung führen.
  • Um das vorstehende Problem sowie andere Probleme anzugehen, umfassen die hier offenbarten Ausführungsformen Prozesse, die die Beibehaltung einer Leistungsfähigkeit von NVM-Transistoren, wie z.B. SONOS oder MONOS, verbessern können. Mindestens einer von dem SONOS- oder MOS-Transistoren kann eine High-K-Dielektrikumsschicht und ein Metallgate umfassen. Ein Triple-Gate-Oxid-Ansatz wird eingeführt, der die Verwendung einer hohen Spannung für ein Programmieren/Löschen von SONOS ermöglicht, was wiederum das Abtastschwellenspannungsfenster (Abtast-Vt-Fenster) am End-Of-Life (EOL) von SONOS-Speicherzellen viel größer werden lässt. Gleichzeitig sind die offenbarten Ausführungsformen V mit den I/O_MOS-Transistoren in der Lage, die allgemein verwendete I/O-Spannung von 1,6 V bis 3,6 zu unterstützen.
  • Außerdem können sich hier dargestellten Ausführungsformen auf Herstellungsprozesse richten, die sicherstellen, dass der ONO-Stapel der NVM-Transistoren die Dicken- und Zuverlässigkeitsanforderungen ohne eine Verschlechterung der ONO-Stapel-Leistungsfähigkeit aufgrund des HKMG-Prozessablaufs und der Oxidation der dicken Gateschicht der Auswahl-Transistoren oder der HV_MOS- und/oder I/O_MOS-Transistoren in einem eingebetteten System erfüllt.
  • Unter Bezugnahme auf 4A und 5A beginnt der Prozess mit einem Ausbilden einer Vielzahl von Isolationsstrukturen oder einer flachen Grabenisolation (STI) 502 in einem Wafer oder einem Substrat 504 (Schritt 402). Die Isolationsstrukturen 502 isolieren die Speicherzelle, die ausgebildet wird, von in angrenzenden Bereichen (nicht dargestellt) des Substrats 504 ausgebildeten Speicherzellen. Optional und zusätzlich können die Isolationsstrukturen 502 aufgenommen werden, um den (die) NVM-Transistor(en), der (die) ausgebildet wird (werden), von dem (den) HV-Auswahl-Transistor(en) in einem ersten Speichergebiet 308 des Substrats 504 und von einem oder mehreren der MOS-Transistoren, die den HV_MOS, den I/O_MOS und den LV MOS umfassen, die in einem zweiten oder CMOS-Gebiet 318 ausgebildet werden, zu isolieren. Wie in 5A dargestellt, können die Isolationsstrukturen 502 ausgebildet werden, um den HV MOS-Bereich 302, den I/O_MOS-Bereich 304 und den LV_MOS-Bereich 306 voneinander zu isolieren und/oder jene Bereiche von Transistoren darin zu isolieren. Es versteht sich, dass die Isolationsstrukturen 502 an einer beliebigen Position im Substrat 504 gemäß Systemdesign und -anforderungen ausgebildet werden können und nicht auf jene, die in 5A und den folgenden Figuren gezeigt oder nicht gezeigt sind, beschränkt sind.
  • In einer Ausführungsform können die Isolationsstrukturen 502 ein dielektrisches Material umfassen, wie z.B. ein Oxid oder ein Nitrid, und können mithilfe einer beliebiger herkömmlichen Technik ausgebildet werden, einschließlich von flacher Grabenisolation (STI) oder lokaler Oxidation von Silizium (LOCOS), jedoch nicht darauf beschränkt. Das Substrat 504 kann ein Bulk-Substrat sein, das aus einem beliebigen Einzelkristallmaterial, das für eine Halbleitervorrichtungsherstellung geeignet ist, gebildet sein kann, oder es kann eine obere epitaktische Schicht eines geeigneten Materials umfassen, das auf einem Substrat ausgebildet ist. In einer Ausführungsform umfassen geeignete Materialien für das Substrat 504 Silizium, Germanium, Siliziumgermanium oder ein Gruppe-III-V-Verbindungshalbleitermaterial, sind aber nicht darauf beschränkt. In einigen Ausführungsformen können MOS-Transistoren, wie z.B. HV_MOS-Transistoren 312 im ersten Gebiet 308 vorhanden sein. Dies rührt daher, dass bestimmte NVM-Speicherarrays HV _MOS-Transistoren als Auswahl-Transistoren umfassen können, wie z.B. in einem Zwei-Transistor-Speicherarray (2T-Speicherarray), wie z.B. dem NVM-Array 100 in 2.
  • Fakultativ kann in einigen Ausführungsformen, wie in 5A dargestellt, ein Pad-Oxid 509 über einer Fläche 516 des Substrats 504 sowohl im ersten Gebiet 308 als auch dem zweiten Gebiet 318 ausgebildet werden. In einer Ausführungsform kann das Pad-Oxid 509 Siliziumdioxid (SiO2) sein, das eine Dicke von ungefähr 10 Nanometer (nm) bis ungefähr 20 nm oder andere Dicken aufweist, und kann mithilfe eines thermischen Oxidationsprozesses oder eines In-Situ-Dampferzeugungsprozesses (ISSG-Prozesses) oder anderer in der Technik an sich bekannter Oxidations- oder Abscheidungsprozesse aufgewachsen werden. Es versteht sich, dass das Pad-Oxid 509 möglicherweise nicht notwendig ist oder in einigen Ausführungsformen nicht ausgebildet wird.
  • Unter Bezugnahme auf 1 und 5B werden dann Dotierstoffe in das Substrat 504 über das Pad-Oxid 509 (falls vorhanden) implantiert, um Wannen auszubilden, in denen der (die) NVM-Transistor(en) und/oder die HV _MOS-Transistoren und Kanäle für die HV _MOS-Transistoren ausgebildet werden können (Schritt 404). Gemäß dem Systemdesign können zwischen dem ersten Gebiet 308 und dem zweiten Gebiet 318 angeordnete Isolationsstrukturen 502 vorhanden sein oder nicht. Ein Durchschnittsfachmann würde verstehen, dass die Isolationsstrukturen 502 nach Bedarf an einer beliebigen Position im Substrat 504 ausgebildet werden können und nicht auf die, die in den Figuren gezeigt oder nicht gezeigt sind, beschränkt sein sollen. Die implantierten Dotierstoffe können einen beliebigen Typ und eine beliebige Konzentration aufweisen und können bei einer beliebigen Energie implantiert werden, die Energien umfasst, welche zum Ausbilden von Wannen oder tiefen Wannen für die NVM-Transistoren und/oder die HV_MOS-Transistoren, und zum Ausbilden von Kanälen für die HV MOS-Transistoren erforderlich sind. In einer konkreten Ausführungsform, die in 5B als ein Beispiel dargestellt ist, werden Dotierstoffe einer geeigneten Ionensorte implantiert, und eine P-Wanne 510 im zweiten Gebiet 318 über oder im HV_MOS-Transistorbereich 302 auszubilden, in dem ein oder mehrere N-Typ - oder N-Kanal-Transistoren ausgebildet werden können. In anderen Ausführungsformen können Wannen oder tiefe Wannen auch für das NVM-Array 100 ausgebildet werden, das einen finalen SONOS- 326 und/oder einen Auswahl-Transistor 327 im ersten Gebiet 308 umfasst. Es versteht sich ferner, dass die Wannen, wie z.B. die P-Wanne 510, durch Abscheiden und Strukturieren einer Maskenschicht, wie z.B. einer Fotolackschicht über einer Fläche 516 des Substrats 504 und Implantieren einer geeigneten Ionensorte bei einer geeigneten Energie bis zu einer geeigneten Konzentration ausgebildet werden können. Es versteht sich, dass sowohl P-Typ- als auch/oder N-Typ-Transistoren im ersten Gebiet 308 und/oder zweiten Gebiet 318 vorhanden sein können, und Dotierstoffimplantationsbedingungen dementsprechend angepasst werden können. Die Positionen, die Anzahl und die Typen von NVM-Transistor(en) 326, Auswahl-Transistor(en) 327, HV_MOS 312, I/O_MOS 314 und LV_MOS 316, die in 5B und anderen Figuren dargestellt sind, dienen lediglich Veranschaulichungszwecken und sollten nicht als Beschränkungen ausgelegt werden. Ein Durchschnittsfachmann würde verstehen und erkennen, dass mehrere erste und zweite Gebiete, MOS-Bereiche 302, 304, 306 innerhalb des Substrats 504 ausgebildet werden können. Ein oder mehrere jeweilige NVM-Transistoren 326, Auswahl-Transistoren 327, HV MOS 312, I/O_MOS 314 und LV MOS 316 können gleichzeitig oder nachfolgend oder in Gruppen unter Verwendung der in der vorliegenden Offenbarung offenbarten Prozessschritte ausgebildet werden.
  • In einer Ausführungsform können Kanäle 518 für einen oder mehrere von dem Auswahl-Transistor 327 im ersten Gebiet 308 und den HV MOS-Transistoren 312 im zweiten Gebiet 318 des Substrats 504 ausgebildet werden. Es versteht sich, dass die Kanäle 518 des Auswahl 327 und des HV _MOS-Transistors 312 gleichzeitig ausgebildet werden können oder nicht. Wie bei der Wannenimplantation können Kanäle 518 durch Abscheiden und Strukturieren einer Maskenschicht, wie z.B. einer Fotolackschicht über der Fläche 516 des Substrats 504 und Implantieren einer geeigneten Ionensorte bei einer geeigneten Energie bis zu einer geeigneten Konzentration ausgebildet werden. In einer Ausführungsform kann zum Beispiel BF2 bei einer Energie von ungefähr 10 Kiloelektronenvolt (keV) bis ungefähr 100 keV und einer Dosis von ungefähr 1e12 cm-2 bis ungefähr 1e14 cm-2 implantiert werden, um einen N-Typ-MOS-Transistor (NMOS-Transistor) auszubilden. Ein P-Typ-MOS-Transistor (PMOS-Transistor) kann gleichermaßen durch Implantation von Arsen- (As) oder Phosphorionen (P-Ionen) bei einer beliebigen geeigneten Dosis und Energie ausgebildet werden. Es versteht sich, dass eine Implantation auch verwendet werden kann, um Kanäle in allen drei von den MOS-Bereichen 302, 304 und 306 zum gleichen Zeitpunkt oder zu getrennten Zeitpunkten unter Verwendung lithografischer Standardtechniken, die eine strukturierte Fotolackschicht zum Maskieren eines der Kanäle für die MOS-Transistoren 312, 314, 316 umfassen, auszubilden.
  • Als Nächstes wird unter Bezugnahme auf 4A und 5C und 5D eine Schicht des HV-Gateoxids 552 auf dem Substrat 504 entweder direkt oder indirekt ausgebildet (Schritt 406). In einer Ausführungsform wird die Schicht des HV-Gateoxids 552 vor dem NVM-Stapel 536 im ersten Gebiet 308 (siehe 5F) ausgebildet, wobei ein HV-Gateoxid-Zuerst-Ansatz angewendet wird. Es versteht sich, dass es einen längeren Zeitraum in Anspruch nehmen kann, bis der Oxidationsprozess (RTO oder Offenoxidation) eine relativ dicke Schicht des HV-Gateoxids 552 aufwachsen lässt. Wenn der NVM-Stapel 536 während des langen Oxidationsprozesses vorhanden ist, kann es das Oxidwachstum im Tunneldielektrikum 528 des NV-Gatestapels 536 beeinflussen. Folglich kann das Tunneldielektrikum 528 eine unerwartet dicke Struktur aufweisen, die den Betrieb des finalen NVM-Transistors 526 nachteilig beeinflussen kann. In einer Ausführungsform kann die elektrische Leistungsfähigkeit des NVM-Transistors 526, wie z.B. ein Programmieren/Löschen durch Tunneln, verschlechtert sein. Anderes potenzielles Problem mit dem verhältnismäßig langen Wachstum der Schicht des HV-Gateoxids 552 besteht darin, dass Feuchtigkeit im Oxid der STI 502 (nicht dargestellt) auch unter den NV-Gatestapel 536 eindringen und die Dicke des Tunneldielektrikums 528 erhöhen kann. Diese beiden Mechanismen können zu einer beträchtlichen Steigerung der Dicke des Tunneldielektrikums 528 führen, was zu einer Verschlechterung des Tunnelns von Elektronen/Löchern während des Programmierens/Löschens und des Programmier-/Lösch-Vts- und Vt-Fensters des finalen NVM-Transistors führt.
  • In einer Ausführungsform beginnt der Prozess, wenn das Pad-Oxid 509 teilweise (5C) oder vollständig (5D) in einem Vorreinigungsprozess des Pad-Oxids entfernt wird. Die Pad-Oxid-Vorreinigung kann zum Beispiel einen Nassreinigungsprozess unter Verwendung einer 10:1 gepufferten Oxidätzung (BOE), die ein Tensid enthält, umfassen. Alternativ kann der Nassreinigungsprozess unter Verwendung einer 20:1 BOE-Nassätzung, einer 50:1-Flusssäure-Nassätzung (HF-Nassätzung), einer Pad-Ätzung oder einer beliebigen anderen ähnlichen Flusssäure-basierten Nassätzungschemie durchgeführt werden. Nachdem das Pad-Oxid 509 entweder teilweise oder vollständig entfernt wurde, kann die Schicht des HV-Gateoxids 552 mithilfe eines schnellen thermischen Trockenoxidationsprozesses (RTO-Prozesses), eines herkömmlichen oder Offen-Oxidationsprozesses, eines schnellen und radikalischen Nassoxidationsprozesses, wie z.B. einer In-Situ-Dampferzeugung (ISSG), eines chemischen Gasphasenabscheidungsprozesses (CVD), oder anderer im Stand der Technik bekannter Oxidbildungsprozesse oder einer Kombination davon ausgebildet werden. Da der NV-Gatestapel 536 (am besten in 5G dargestellt) noch auszubilden ist, können in einer Ausführungsform Radikaloxidationsprozesse, wie z.B. ISSG, angewendet werden, da Nitrid im NV-Gatestapel 536 nicht oxidiert wird, wie in Schritt 422 von 4A. In einer Ausführungsform kann die Schicht des HV-Gateoxids 552 sowohl im ersten Gebiet 308 als auch zweiten Gebiet 318 ausgebildet werden und kann schließlich zum HV-Gateoxid für Auswahl-Transistoren 308, die im ersten Gebiet 308 ausgebildet werden, und HV _MOS-Transistoren 312 im HV_MOS-Bereich 302 des zweiten Gebiets 318 werden.
  • In einer Ausführungsform beginnt der Oxidationsprozess, als ein Beispiel, mit einer Trocken-RTO, die in einer Batch- oder Einzelsubstrat-Prozesskammer mit oder ohne ein Zündereignis, wie z.B. Plasma, durchgeführt wird. Zum Beispiel wird die Vorrichtung einem schnellen thermischen Oxidationsprozess unterzogen, der ein Strömen von Sauerstoffgas (O2-Gas) in eine Prozesskammer umfasst. Es wird zugelassen, dass das O2-Gas bei einer Temperatur ungefähr im Bereich von 1000 bis 1100 °C bei einem Druck ungefähr im Bereich von 0,5 bis 5 Torr reagiert, um die Schicht des HV-Gateoxids 552 auszubilden. In einer Ausführungsform wird die Schicht des HV-Gateoxids 552 aufgewachsen, indem das Siliziumsubstrat 504 auf zumindest einem Abschnitt der Fläche 516 des Substrats 504 oxidiert wird. In einer alternativen Ausführungsform kann der RTO-Prozess durch eine schnelle molekulare Oxidation (trocken oder nass) ersetzt werden, die einen nicht radikalischen Oxidationsprozess darstellt. In einer anderen Ausführungsform wird die Schicht des HV-Gateoxids 552 durch einen nassen schnellen und radikalischen Oxidationsprozess, wie z.B. In-Situ-Dampferzeugung (ISSG), ausgebildet. Die nasse schnelle und radikalische Oxidation kann in einer Batch- oder Einzelsubstrat-Prozesskammer mit oder ohne Zündereignis, wie z.B. Plasma, durchgeführt werden. Zum Beispiel kann in einer Ausführungsform die Schicht des HV-Gateoxids 552 in einem nassen radikalischen Oxidationsprozess aufgewachsen werden, der ein Strömen von Wasserstoff- (H2) und Sauerstoffgas (O2-Gas) in eine Prozesskammer bei einem Verhältnis zueinander von ungefähr 1:1 ohne ein Zündereignis, wie z.B. Ausbilden eines Plasmas, das sonst typischerweise verwendet würde, um H2 und O2 zu pyrolysieren, um Dampf zu bilden, umfasst. Es wird stattdessen zugelassen, dass H2 und O2 bei einer Temperatur ungefähr im Bereich von 1000 bis 1100 °C, bei einem Druck ungefähr im Bereich von 0,5 bis 10 Torr reagieren, um Radikale zu bilden, wie z.B. die Radikale OH-Radikal, HO2-Radikal oder O-Diradikal. Der Oxidationsprozess wird für eine Dauer ungefähr im Bereich von 5 bis 10 Minuten für ein einzelnes Substrat unter Verwendung eines ISSG-Prozesses, oder 30 bis 120 Minuten für einen Batch-Offenprozess, durchgeführt, um ein Wachstum der Schicht des HV-Gateoxids 552 zu bewirken. Während der Zeitdauer wird die Schicht des HV-Gateoxids 552 sowohl im ersten als auch zweiten Gebiet 308 und 318 aufgewachsen. In alternativen Ausführungsformen kann nasse schnelle und radikalische Oxidation durch Prozesse, wie z.B. chemische Gasphasenabscheidung (CVD) oder andere radikalische Oxidationsprozesse, ersetzt werden, die in einer Batch- oder Einzelsubstrat-Prozesskammer mit oder ohne ein Zündereignis, wie z.B. Plasma, durchgeführt werden, solange Oxid aufgewachsen oder abgeschieden wird, um die Schicht des HV-Gateoxids 552 auszubilden. In einer Ausführungsform kann durch Steuern von Betriebsparametern bei der Ausbildung der Schicht des HV-Gateoxids 552 eine angestrebte Dicke der Schicht des HV-Gateoxids 552 erreicht werden. Die Parameter können Zeitdauer, Temperatur, Druck, Reaktanten usw. des RTO-, ISSG-, Offenoxidations- und/oder CVD-Prozesses umfassen. Wie nachstehend erläutert sein wird, verbleibt zumindest ein Abschnitt der Schicht des HV-Gateoxids 552 in der fertigen Vorrichtung als das HV-Gateoxid 552 des Auswahl-Transistors 327 und der HV_MOS-Transistoren 312. Um der verhältnismäßig hoher Betriebsspannung zu standzuhalten, kann in einer Ausführungsform angestrebt werden, dass eine gewünschte Dicke der Schicht des HV-Gateoxids 552 ungefähr zwischen 100 Å bis 200 Å oder andere Dicken ist. Es versteht sich, dass ein solcher Bereich lediglich veranschaulichend und nicht als Beschränkung gedacht ist. In einer Ausführungsform kann die Schicht des HV-Gateoxids 552 in den in 5C beschrieben Prozessen derart ausgebildet werden, dass sie dicker oder dünner ist als die gewünschte Dicke. Überschüssige oder unzureichende Schicht des HV-Gateoxids 552 kann in späteren Prozessen entfernt oder hinzugefügt werden, um die gewünschte oder endgültige Dicke des Auswahl-Gateoxids 552 des Auswahl-Transistors 327 und des HV-Gateoxids 552 des HV MOS-Transistors 312 zu erreichen.
  • Alternativ kann die Schicht des HV-Gateoxids 552 benachbart zu mindestens einem unteren oder verbleibenden Abschnitt des Pad-Oxids 509 (in 5C teilweise entfernt) und dem Substrat 504 ausgebildet werden. Wie am besten in 5C dargestellt, wird das Pad-Oxid 209 während des Pad-Oxid-Vorreinigungsprozesses nicht vollständig entfernt, wie vorher beschrieben. In einer Ausführungsform kann der Pad-Oxid-Vorreinigungsprozess ausgelassen werden. In einer anderen Ausführungsform wird der Pad-Oxid-Vorreinigungsprozess durchgeführt, aber er entfernt nicht die Gesamtheit des Pad-Oxids 509. Die Schicht des HV-Gateoxids 552 kann dann in den vorstehend erwähnten Prozessen zumindest über oder unter der verbleibenden oder unteren Schicht des Pad-Oxids 509, je nach Ausbildungsverfahren, ausgebildet werden. In beiden Ausführungsformen wird das verbleibende Pad-Oxid 509 zu einem Teil der fertigen Schicht des HV-Gateoxids 552. In einer Ausführungsform können Betriebsparameter des Pad-Oxid-Vorreinigungsprozesses und des Gateoxid-Ausbildungsprozesses ausgelegt sein, um die kombinierte Dicke der Schicht des HV-Gateoxids 552 zu erreichen. Wie vorstehend besprochen kann die kombinierte Dicke der Schicht des HV-Gateoxids 552 größer oder kleiner sein als die gewünschte oder endgültige Gatedicke, und eine überschüssige Schicht des HV-Gateoxids 552 kann in späteren Prozessen entfernt oder hinzugefügt werden. Da das Pad-Oxid 509 und die Schicht des HV-Gateoxids 552 separat und einzeln ausgebildet werden, können sie in einer Ausführungsform chemisch, in der stöchiometrischen Zusammensetzung und im Verhältnis, und/oder physikalisch verschieden sein. Des Weiteren können sie eine Grenzfläche (nicht dargestellt) zwischen dem Pad-Oxid 209 und der später aufgewachsenen/abgeschiedenen Schicht des HV-Gateoxids 552 in der kombinierten Struktur sein.
  • Als Nächstes werden dann unter Bezugnahme auf 4A und 5D Dotierstoffe in das Substrat 504 über die Schicht des HV-Gateoxids 552 implantiert, um Wannen auszubilden, in denen der (die) NVM-Transistor(en) und/oder der I/O- und der LV_MOS-Transistor ausgebildet werden können (Schritt 408). In einer Ausführungsform können eine tiefe N-Wanne 513 im ersten Gebiet, eine N-Wanne und/oder P-Wanne 511 im I/O_MOS-Bereich 304 und LV_MOS-Bereich 306 gleichzeitig oder einzeln gemäß Prozessen, die in Schritt 404 offenbart sind, oder typischer Technik ausgebildet werden. In Ausführungsformen können Kanäle 519 (in 5D nicht dargestellt) des I/O MOS 314 und/oder des LV MOS 316 ebenfalls in Schritt 408 ausgebildet werden. In alternativen Ausführungsformen können einige oder alle von der tiefen N-Wanne 513 im ersten Gebiet, der N-Wanne und/oder der P-Wanne 511 im I/O_MOS-Bereich 304 und LV MOS-Bereich 306 stattdessen in Schritt 404 ausgebildet werden.
  • Als Nächstes wird unter Bezugnahme auf 4A und 5E eine strukturierte Tunnelmaske 520 auf oder über der Schicht des HV-Gateoxids 552 ausgebildet, Ionen (durch Pfeile 522 repräsentiert) einer geeigneten Energie und Konzentration werden durch ein Fenster oder eine Öffnung in der Tunnelmaske 520 implantiert, um ein Kanal 524 für den NVM- oder SONOS-Transistor 326 im ersten Gebiet 308 auszubilden (Schritt 410). Die Tunnelmaske 520 kann eine Fotolackschicht oder eine Hartmaske, die aus einer strukturierten Nitrid- oder Siliziumnitridschicht ausgebildet wird, umfassen. In der Ausführungsform, in der mehrere NVM-Transistoren 326 im ersten Gebiet 308 vorhanden sind, können mehrere Kanäle 524 gleichzeitig oder separat ausgebildet werden.
  • In einer Ausführungsform kann der Kanal 524 für den NVM-Transistor 526 ein tiefer mit Indium dotierter Kanal sein, in den Indium (In) bei einer Energie von ungefähr 50 Kiloelektronenvolt (keV) bis ungefähr 500 keV und einer Dosis von ungefähr 5e11 cm-2 bis ungefähr 1e13 cm-2 implantiert wurde, um einen n-Kanal-NVM-Transistor 526 auszubilden. In einer Ausführungsform verbessert ein Implantieren von Indium zum Ausbilden des Kanals 524 des NVM-Transistors 526 die Gleichmäßigkeit der Schwellenspannung (VT) des (der) fertigen NVM-Transistors (Transistoren) 526 von einem Sigma von VT von ungefähr 150 Millivolt (mV) auf ungefähr 70-80 mV. Fakultativ oder zusätzlich wird in einen flachen dotierten Kanal Arsen bei einer Energie von ungefähr 20 keV und einer Dosis von ungefähr 5e11 cm-2 bis ungefähr 1e13 cm-2 am Kanal 524 implantiert. Alternativ kann BF2 implantiert werden, um einen N-Kanal-NVM-Transistor auszubilden, oder es kann Arsen oder Phosphor implantiert werden, um einen P-Kanal-NVM-Transistor auszubilden. In einer alternativen Ausführungsform kann ein Kanal für den NVM-Transistor 526 auch gleichzeitig mit den Kanälen 519 der MOS-Transistoren 314, 316 ausgebildet werden. In einigen Ausführungsformen kann (können) Kanal (Kanäle) 524 des (der) N-Kanal-NVM-Transistors (Transistoren) und P-Kanal-NVM-Transistors (Transistoren) gleichzeitig oder getrennt ausgebildet werden.
  • Wie vorstehend erwähnt, können der Auswahl-Transistor 327 im ersten Gebiet 308 und der HV _MOS-Transistor im zweiten Gebiet 318 gemeinsam ausgebildetes HV-Gateoxid 552 und ähnliche Strukturmerkmale aufweisen. Für die Einfachheit der Darstellung kann der HV _MOS-Transistor 312 in einer oder mehreren der nachstehenden Figuren ausgelassen sein. Es versteht sich, dass der HV_MOS-Transistor 312 im HV MOS-Bereich 302 gleichzeitig oder getrennt mit ähnlichen Herstellungsschritten, die hier für den Auswahl-Transistor 27 im ersten Gleichzeitig 308 offenbart sind, ausgebildet werden kann.
  • In einer Ausführungsform kann die Schicht des HV-Gateoxids 552 im Fenster oder in der Öffnung in der Tunnelmaske 520 zum Beispiel in einem Nassreinigungsprozess unter Verwendung einer 10:1 gepufferten Oxidätzung (BOE), die ein Tensid enthält, entfernt werden. Alternativ kann der Nassreinigungsprozess unter Verwendung einer 20:1 BOE-Nassätzung, einer 50:1-Flusssäure-Nassätzung (HF-Nassätzung), einer Pad-Ätzung oder einer beliebigen anderen ähnlichen Flusssäure-basierten Nassätzungschemie durchgeführt werden. Anschließend oder gleichzeitig umfasst die Tunnelmaske 520 ein Fotolackmaterial, das unter Verwendung von Sauerstoffplasma verascht oder abgezogen werden kann. Alternativ kann die Tunnelhartmaske 520 unter Verwendung eines Nass- oder Trockenätzprozesses entfernt werden.
  • Als Nächstes wird unter Bezugnahme auf 4A und 5F die Fläche 516 des Substrats 504 gereinigt oder vorgereinigt, eine Vielzahl von dielektrischen Schichten wird ausgebildet oder abgeschieden, eine Maske wird auf oder über den dielektrischen Schichten ausgebildet, und die dielektrischen Schichten werden geätzt, um einen NV-Gatestapel 536 im ersten Gebiet 308 auszubilden (Schritt 412). Die Vorreinigung kann ein Nass- oder ein Trockenprozess sein. In einer Ausführungsform kann es ein Nassprozess sein, der HF oder Standardreinigungen (SC1) und (SC2) verwendet und gegenüber dem Material des Substrats 504 hochselektiv ist. In einer Ausführungsform wird SC1 typischerweise unter Verwendung einer 1:1:5-Lösung von Ammoniakwasser (NH4OH), Wasserstoffperoxid (H2O2) und Wasser (H2O) bei 30 °C bis 80 °C für ungefähr 10 Minuten durchgeführt. In einer anderen Ausführungsform stellt SC2 eines kurzes Eintauchen in eine 1:1:10-Lösung von HCl, H2O2 und H2O bei ungefähr 30 °C bis 80 °C dar.
  • Unter Bezugnahme auf 5F kann eine Vielzahl von dielektrischen Schichten, die ein Tunneldielektrikum 528, eine mehrschichtige Ladungseinfangsschicht 530, eine mehrschichtige Abdeckschicht 532, ein Opferoxid 534 umfassen, im ersten und im zweiten Gebiet 308 und 318 angeordnet werden (Schritt 412). In einer Ausführungsform wird das Tunneldielektrikum 528 über der Schicht des HV-Gateoxids 552 im gesamten zweiten Gebiet 318 und außerhalb des Bereichs des (der) NVM-Transistors (NVM-Transistoren) 326, wie z.B. außerhalb der Tunnelmaske 520, im ersten Gebiet 308 ausgebildet.
  • In einer Ausführungsform beginnt die Abscheidung des Dielektrikums- oder NV-Gatestapels mit dem Ausbilden des Tunneldielektrikums 528 zumindest über dem Kanal 524 des NVM-Transistors 526 und dem Kanal 518 des Auswahl-Transistors 327 im ersten Gebiet 308 des Substrats 504, und kann sich auf das zweite Gebiet 318 des Substrats 504 ausbreiten, wo die MOS-Transistoren 312 (nicht dargestellt), 314, 316 ausgebildet sind. Das Tunneldielektrikum 528 kann ein beliebiges Material sein und eine beliebige Dicke aufweisen, die geeignet ist, um es zu ermöglichen, das Ladungsträger in eine darüberliegende Ladungseinfangsschicht bei einer angelegten Gatevorspannung tunneln, während eine geeignete Barriere gegen Leckstrom aufrechterhalten wird, wenn der NVM-Transistor 526 nicht vorgespannt ist. In einigen Ausführungsformen kann das Tunneldielektrikum 528 Siliziumdioxid, Siliziumoxinitrid oder eine Kombination davon sein und kann mithilfe eines thermischen Oxidationsprozesses, der ISSG oder eine radikalische Oxidation verwendet, aufgewachsen werden.
  • In einer Ausführungsform kann ein Siliziumdioxid-Tunneldielektrikum 528 in einem thermischen Oxidationsprozess thermisch aufgewachsen werden. Zum Beispiel kann eine Schicht aus Siliziumdioxid unter Verwendung einer Trockenoxidation bei 700 °C bis 800 °C in einem sauerstoffhaltigen Gas oder einer sauerstoffhaltigen Atmosphäre, wie z.B. Sauerstoffgas (O2-Gas), aufgewachsen werden. Der thermische Oxidationsprozess wird für eine Dauer ungefähr im Bereich von 20 bis 150 Minuten durchgeführt, um ein Wachstum eines Tunneldielektrikums 528, das eine verhältnismäßige gleichmäßige Dicke von ungefähr 1,0 Nanometer (nm) bis ungefähr 3,0 nm aufweist, durch Oxidation und Verbrauch der freigelegten Fläche des Substrats zu bewirken. Es versteht sich, dass ein solcher Bereich lediglich veranschaulichend und ist nicht als Beschränkung gedacht ist.
  • In einer anderen Ausführungsform kann ein Siliziumdioxid-Tunneldielektrikum 528 in einem radikalischen Oxidationsprozess aufgewachsen werden, der ein Strömen von Wasserstoff- (H2) und Sauerstoffgas (O2-Gas) in eine Prozesskammer bei einem Verhältnis zueinander von ungefähr 1:1 ohne ein Zündereignis, wie z.B. Ausbilden eines Plasmas, das sonst typischerweise verwendet würde, um H2 und O2 zu pyrolysieren, um Dampf zu bilden, umfasst. Es wird stattdessen zugelassen, dass H2 und O2 bei einer Temperatur ungefähr im Bereich von etwa 900 °C bis etwa 1100°C bei einem Druck ungefähr im Bereich von etwa 0,5 Torr bis etwa 10 Torr reagieren, um Radikale, wie z.B. ein OH-Radikal, ein HO2-Radikal oder ein O-Diradikal, an der Fläche des Substrats zu bilden. Der Radikaloxidationsprozess wird für eine Dauer ungefähr im ungefähren Bereich von etwa 1 bis etwa 10 Minuten durchgeführt, um ein Wachstum eines Tunneldielektrikums 528, das eine Dicke von ungefähr 1,0 Nanometer (nm) bis ungefähr 4,0 nm aufweist, durch Oxidation und Verbrauch der freigelegten Fläche des Substrats zu bewirken. Es versteht sich, dass die Dicke des Tunneldielektrikums 528 in 5F und anschließenden Figuren zum Zweck der Klarheit übertrieben sein kann. In einer Ausführungsform kann das in einem Radikaloxidationsprozess aufgewachsene Tunneldielektrikum 528 sowohl dichter als auch aus wesentlich weniger Wasserstoffatomen pro cm3 zusammengesetzt sein kann im Vergleich mit einem Tunneldielektrikum, das durch Nassoxidationstechniken, selbst bei einer reduzierten Dicke, ausgebildet wird. In bestimmten Ausführungsformen wird der Radikaloxidationsprozess in einer Batch-Prozesskammer oder einem Offen durchgeführt, die/der in der Lage ist, mehrere Substrat zu verarbeiten, um ein Tunneldielektrikum 528 hoher Qualität bereitzustellen, ohne dass die Durchsatzanforderungen (Substrate/Stunde), die eine Fertigungsanlage möglicherweise erfordert, beeinflusst werden.
  • In einer anderen Ausführungsform kann die Schicht des Tunneldielektrikums 528 durch eine chemische Gasphasenabscheidung (CVD) oder eine Atomlagenabscheidung (ALD) abgeschieden werden und wird aus einer dielektrischen Schicht ausgebildet, die Siliziumdioxid, Siliziumoxinitrid, Siliziumnitrid, Aluminiumoxid, Hafniumoxid, Zirkoniumoxid, Hafniumsilikat, Zirkonsilikat, Hafnium-Oxinitrid, Hafnium-Zirkoniumoxid und Lanthanoxid umfassen kann, aber nicht darauf beschränkt ist. In einer noch anderen Ausführungsform kann das Tunneldielektrikum 528 ein doppelschichtiges dielektrisches Gebiet sein, das eine untere Schicht aus einem Material, wie z.B. Siliziumdioxid oder Siliziumoxinitrid, aber nicht darauf beschränkt, und eine obere Schicht aus einem Material, das Siliziumnitrid, Aluminiumoxid, Hafniumoxid, Zirkoniumoxid, Hafniumsilikat, Zirkonsilikat, Hafnium-Oxinitrid, Hafnium-Zirkoniumoxid und Lanthanoxid umfassen kann, aber nicht darauf beschränkt ist, umfasst.
  • Unter erneuter Bezugnahme auf 5F wird eine Ladungseinfangsschicht auf oder über dem Tunneldielektrikum 528 ausgebildet. Wie am besten in 2F dargestellt, kann im Allgemeinen die Ladungseinfangsschicht eine mehrschichtige Ladungseinfangsschicht 530 sein, die mehrere Schichten umfasst, welche mindestens eine untere oder erste Ladungseinfangsschicht 530a, die sich physisch näher dem Tunneldielektrikum 528 befindet, und eine obere oder zweite Ladungseinfangsschicht 530b, die relativ zur ersten Ladungseinfangsschicht sauerstoffarm ist, und eine Mehrheit von Ladungsfallen umfasst, die in der mehrschichtigen Ladungseinfangsschicht 530 verteilt sind, umfassen.
  • Die erste Ladungseinfangsschicht 530a der mehrschichtigen Ladungseinfangsschicht 530 kann eine Siliziumnitrid- (Si3N4), siliziumreiche Siliziumnitrid- oder eine Siliziumoxinitridschicht (SiOxNy (HO)) umfassen. Zum Beispiel kann die erste Ladungseinfangsschicht 530a eine Siliziumoxinitridschicht umfassen, die eine Dicke von zwischen ungefähr 2,0 nm und ungefähr 6,0 nm aufweist und die mithilfe eines CVD-Prozesses ausgebildet wird, der Gasmischungen aus Dichlorsilan (DCS)/Ammoniak (NH3) und Distickstoffoxid (N2O)/NH3 in Verhältnissen und bei Durchflussraten, die darauf zugeschnitten sind, eine siliziumreiche und sauerstoffreiche Oxinitridschicht bereitzustellen, verwendet.
  • Die zweite Ladungseinfangsschicht 530b der mehrschichtigen Ladungseinfangsschicht 530 wird dann, entweder direkt oder indirekt, über der ersten Ladungseinfangsschicht 530a ausgebildet. In einer Ausführungsform kann die zweite Ladungseinfangsschicht 530b eine Siliziumnitrid- und eine Siliziumoxinitridschicht umfassen, die ein stöchiometrisches Verhältnis von Sauerstoff, Stickstoff und Silizium aufweist, das von jedem der ersten Ladungseinfangsschicht 530a verschieden ist. Die zweite Ladungseinfangsschicht 530b kann eine Siliziumoxinitridschicht umfassen, die eine Dicke von zwischen ungefähr 2,0 nm und ungefähr 8,0 nm aufweist, und kann mithilfe eines CVD-Prozesses ausgebildet oder abgeschieden werden, der ein Prozessgas verwendet, welches DCS/NH3- und N2O/NH3-Gasmischungen in Verhältnissen und bei Durchflussraten, die darauf zugeschnitten sind, eine siliziumreiche und sauerstoffreiche Oberseiten-Oxinitridschicht bereitzustellen, umfasst. In einer alternativen Ausführungsform kann die stöchiometrische Zusammensetzung von Sauerstoff, Stickstoff und/oder Silizium der ersten und der zweiten Ladungseinfangsschicht 530a und 530b identisch oder einander ungefähr gleich sein.
  • In einer anderen Ausführungsform kann eine dünne Dielektrikums- und/oder Oxidschicht 530c zwischen der ersten und zweiten Ladungseinfangsschicht 530a und 530b ausgebildet werden, wie am besten in 5G dargestellt, wodurch die mehrschichtige Ladungseinfangsschicht 530 zu einem NON-Stapel wird. In einigen Ausführungsformen ist die mehrschichtige Ladungseinfangsschicht 530 eine gespaltete Ladungseinfangsschicht, die ferner eine dünne mittlere Oxidschicht 530c umfasst, die die erste (untere) und die zweite (obere) Ladungseinfangsschicht 530a und 530b trennt. Die mittlere Oxidschicht 530c reduziert beträchtlich die Wahrscheinlichkeit, dass eine Elektronenladung, die sich an den Grenzen der zweiten Ladungseinfangsschicht 530b während eines Programmierens ansammelt, in die erste Ladungseinfangsschicht 530a tunnelt, was im Vergleich mit den herkömmlichen Speichervorrichtungen zu einem niedrigeren Leckstrom führt. In einer Ausführungsform kann die mittlere Oxidschicht 230c durch Oxidieren bis zu einer gewählten Tiefe der ersten Ladungseinfangsschicht 530a unter Verwendung einer thermischen oder radikalischen Oxidation ausgebildet werden. Die Radikaloxidation kann zum Beispiel bei einer Temperatur von 1000 bis 1100 °C unter Verwendung eines Einzelsubstratwerkzeugs, oder 800 bis 900 °C unter Verwendung eines Batch-Reaktorwerkzeugs durchgeführt werden. Eine Mischung aus H2 und O2-Gasen kann in eine Prozesskammer bei einem Verhältnis von ungefähr 1:1 und 10 bis 15 Torr unter Verwendung eines Einzelsubstratwerkzeugs, oder eines Drucks von 300 bis 500 Torr für einen Batchprozess, für eine Zeitdauer von 1 bis 2 Minuten unter Verwendung eines Einzelsubstratwerkzeugs, oder 30 min bis 1 Stunde unter Verwendung eines Batchprozesses, eingeführt werden. In einigen Ausführungsformen erfolgt der Radikaloxidationsprozess ohne ein Zündereignis, wie z B. die Bildung von Plasma, das ansonsten typischerweise verwendet würde, um H2 und O2 zu pyrolysieren, um Dampf zu bilden. Stattdessen wird zugelassen, dass H2 und O2 an einer Fläche der ersten Ladungseinfangsschicht 530a reagieren, um Radikale, wie z.B. ein OH-Radikal, ein HO2-Radikal oder ein O-Radikal, zu bilden, um die mittlere Oxidschicht 530c auszubilden.
  • Wie hier verwendet, beziehen sich die Begriffe „sauerstoffreich“ und „siliziumreich“ auf ein stöchiometrisches Siliziumnitrid oder „Nitrid“, das gewöhnlich in der Technik verwendet wird, das eine Zusammensetzung von (Si3N4) und einen Brechungsindex (RI) von ungefähr 2,0 aufweist. Daher bringt „sauerstoffreiches“ Siliziumoxinitrid eine Verschiebung von stöchiometrischem Siliziumnitrid hin zu einem höheren Gewichts-% von Silizium und Sauerstoff (d.h. Reduzierung von Stickstoff) mit sich. Ein sauerstoffreicher Siliziumoxinitrid-Film ähnelt daher eher Siliziumdioxid, und der RI ist auf 1,45 RI des reinen Siliziumdioxids reduziert. Gleichermaßen bringen Filme, die hier als „siliziumreich“ beschrieben werden, eine Verschiebung von stöchiometrischem Siliziumnitrid hin zu einem höheren Gewichts-% von Silizium mit weniger Sauerstoff als bei einem „sauerstoffreichen“ Film mit sich. Ein siliziumreicher Siliziumoxinitrid-Film ähnelt daher eher Silizium, und der RI ist auf 3,5 RI des reinen Siliziums erhöht.
  • Unter erneuter Bezugnahme auf 5F umfasst die Vielzahl von dielektrischen Schichten ferner eine Abdeckschicht 532, die auf oder über der Ladungseinfangsschicht 530 oder der zweiten Ladungseinfangsschicht 530b ausgebildet wird. In einigen Ausführungsformen, wie z.B. jenen, die dargestellt sind, ist die Abdeckschicht 532 eine mehrschichtige Abdeckschicht, die mindestens eine untere oder erste Abdeckschicht 532a, die über der Ladungseinfangsschicht 530 liegt, und eine zweite Abdeckschicht 532b, die über der ersten Abdeckschicht 532a liegt, umfasst.
  • In einer Ausführungsform kann die erste Abdeckschicht 532a ein Hochtemperaturoxid (HTO), wie z.B. Siliziumoxid (SiO2), umfassen, das eine Dicke von zwischen 2,0 nm und 4,0 nm aufweist und unter Verwendung einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD), eines thermischen Oxidationsprozesses abgeschieden wird. Zum Beispiel kann der Oxidationsprozess ein Aussetzen des Substrats 504 einer Siliziumquelle, wie z.B. Silan, Chlorsilan oder Dichlorsilan, und einem sauerstoffhaltigen Gas, wie z.B. O2 oder N2O, in einer Abscheidungskammer bei einem Druck von ungefähr 50 mT bis ungefähr 1000 mT, für eine Zeitdauer von ungefähr 10 Minuten bis ungefähr 120 Minuten, während das Substrat auf einer Temperatur von ungefähr 900°C bis ungefähr 1000°C gehalten wird, umfassen. In einigen Ausführungsformen wird der Oxidationsprozess in-situ in derselben Prozesskammer, die zum Ausbilden der zweiten Ladungseinfangschicht 530b verwendet wird, und unmittelbar nach der Ausbildung der zweiten Ladungseinfangschicht 530b durchgeführt.
  • In einer Ausführungsform kann die zweite Abdeckschicht 532b eine Siliziumnitrid-, eine siliziumreiche Siliziumnitrid- oder eine siliziumreiche Siliziumoxinitridschicht umfassen, die eine Dicke von zwischen 2,0 nm und 4,0 nm aufweist und durch einen CVD-Prozess unter Verwendung von N2O/NH3- und DCS/NH3-Gasmischungen ausgebildet wird.
  • In einigen Ausführungsformen können sowohl die erste als auch die zweite Abdeckschicht 532a und 532b eine Siliziumnitrid-, eine siliziumreiche Siliziumnitrid- oder eine siliziumreiche Siliziumoxinitridschicht umfassen, die durch einen CVD-Prozess unter Verwendung von N2O/NH3- und DCS/NH3-Gasmischungen ausgebildet wird. Die erste und die zweite Abdeckschicht 532a und 532b können die gleiche Stöchiometrie aufweisen oder nicht.
  • Unter weiterer Bezugnahme auf 4A und 5F wird eine Opferoxidschicht 534 auf oder über der Abdeckschicht 532 ausgebildet. In einer Ausführungsform kann die Opferoxidschicht 534 eine Hochtemperaturoxidschicht (HTO-Schicht) umfassen, die mithilfe eines thermischen Oxidationsprozesses oder einer Radikaloxidation aufgewachsen wird und eine Dicke von zwischen 2,0 nm und 4,0 nm aufweist. In einer anderen Ausführungsform kann die Opferoxidschicht 534 mithilfe eines chemischen Gasphasenabscheidungsprozesses in einer Kammer für chemische Niederdruck-Gasphasenabscheidung (LPCVD-Kammer) ausgebildet oder abgeschieden werden. Zum Beispiel kann die Opferoxidschicht 534 durch einen CVD-Prozess unter Verwendung eines Prozessgases, das Gasmischungen aus Silan oder DCS und einem sauerstoffhaltigen Gas, wie z.B. O2 oder N2O, umfasst, in Verhältnissen und bei Durchflussraten, die darauf zugeschnitten sind, eine Siliziumdioxid-Opferoxidschicht (SiO2-Opferoxidschicht) 534 bereitzustellen, abgeschieden werden.
  • Als Nächstes wird unter Bezugnahme auf 4A, 5F und 5G eine strukturierte Maskenschicht 582 auf oder über der Opferoxidschicht 534, der Abdeckschicht 532 und der Ladungseinfangsschicht 530 ausgebildet, und die Tunneldielektrikumsschicht 528, die außerhalb des Bereichs des (der) NVM-Transistors (NVM-Transistoren) 326 im ersten Gebiet 308 liegt, und das gesamte zweite Gebiet 318 werden geätzt oder strukturiert, um den NV-Gatestapel 536 auszubilden. In einer Ausführungsform kann der NV-Gatestapel 536 im Wesentlichen über dem Kanal 524 des NVM-Transistors 526 im ersten Gebiet 308 angeordnet werden. Der Ätz- oder Strukturierungsprozess kann ferner verschiedene dielektrische Schichten des NV-Gatestapels 536 vom zweiten Gebiet 318 des Substrats 504 entfernen (Schritt 414). In einer Ausführungsform kann der Strukturierungsschritt an einer oberen Fläche der Schicht des HV-Gateoxids 552 anhalten, die zumindest im zweiten Gebiet 318 bereits ausgebildet wurde. Die strukturierte Maskenschicht 280 kann eine Fotolackschicht umfassen, die unter Verwendung lithografischer Standardtechniken strukturiert wird, und die Schichten des NV-Gatestapels 536 im ersten und zweiten Gebiet 308 und 318 können unter Verwendung eines Trockenätzprozesses geätzt oder entfernt werden, der einen oder mehrere separate Schritte umfasst, die auf einer Fläche des Tunneldielektrikums 528 oder der vorher ausgebildeten Schicht des HV-Gateoxids 552 anhalten. In einer Ausführungsform kann das Ätzen ausgelegt sein, um dielektrische Schichten im NV-Gatestapel in einer Ausnehmung der STIs 502 (nicht dargestellt) zu entfernen, indem eine isotrope Komponente eingeführt wird.
  • Unter Bezugnahme auf 4A und 5B werden dann Dotierstoffe in das Substrat 504 über die Schicht des HV-Gateoxids 552 implantiert, um Kanäle 519 für die I/O_MOS- und LV _MOS-Transistoren auszubilden (Schritt 416). In einer Ausführungsform können Kanäle 519 durch Abscheiden und Strukturieren einer Maskenschicht, wie z.B. einer Fotolackschicht über der Fläche 516 des Substrats 504, und Implantieren einer geeigneten Ionensorte bei einer geeigneten Energie bis zu einer geeigneten Konzentration ausgebildet werden. In einer Ausführungsform kann zum Beispiel BF2 bei einer Energie von ungefähr 10 Kiloelektronenvolt (keV) bis ungefähr 100 keV und einer Dosis von ungefähr 1e12 cm-2 bis ungefähr 1e14 cm-2 implantiert werden, um einen N-Typ-MOS-Transistor (NMOS-Transistor) auszubilden. Ein P-Typ-MOS-Transistor (PMOS-Transistor) kann gleichermaßen durch Implantation von Arsen- (As) oder Phosphorionen (P-Ionen) bei einer beliebigen geeigneten Dosis und Energie ausgebildet werden. Es versteht sich, dass eine Implantation auch verwendet werden kann, um Kanäle 519 sowohl im I/O MOS- als auch im LV_MOS-Transistor 314 und 316 zum gleichen Zeitpunkt oder zu getrennten Zeitpunkten unter Verwendung lithografischer Standardtechniken, die eine strukturierte Fotolackschicht zum Maskieren eines der Kanäle 519 für die MOS-Transistoren 314, 316 umfassen, auszubilden. In einer anderen Ausführungsform können Kanäle 519 für den I/O MOS- und den LV _MOS-Transistor 314 und 316 in vorherigen Implantationsschritten 404 oder 408 ausgebildet werden.
  • Unter Bezugnahme auf 4A und 5G und 5H werden die Opferoxidschicht 534 und ein oberer Abschnitt oder im Wesentlichen die Gesamtheit der zweiten Abdeckschicht 532b in der mehrschichtigen Abdeckschicht 532 vom NV-Gatestapel 536 in einem hochselektiven Reinigungsprozess entfernt (Schritt 418). In einer Beispielimplementierung können die Opferoxidschicht 534 und die zweite Abdeckschicht 532b in einem Nassreinigungsprozess, der eine 10:1 gepufferte Oxidätzung (BOE) verwendet, die ein Tensid enthält, entfernt werden. Alternativ kann der Nassreinigungsprozess unter Verwendung einer 20:1 BOE-Nassätzung, einer 50:1-Flusssäure-Nassätzung (HF-Nassätzung), einer Pad-Ätzung oder einer beliebigen anderen ähnlichen Flusssäure-basierten Nassätzungschemie durchgeführt werden.
  • Unter Bezugnahme auf 5G kann eine strukturierte Maskenschicht 554 zumindest auf oder über dem Bereich des NV-Gatestapels 536 und des Auswahl-Transistors 327 im ersten Gebiet 308 und der Schicht des HV-Gateoxids 552 über dem Kanal 518 des HV MOS 312 (in 5G nicht dargestellt) im zweiten Gebiet 318 ausgebildet werden (Schritt 420). Die strukturierte Maskenschicht 554 kann eine Fotolackschicht umfassen, die unter Verwendung lithografischer Standardtechniken, einer Hartmaskenschicht oder anderer in der Technik bekannter Techniken strukturiert wird.
  • Als Nächstes wird unter Bezugnahme auf 4A und 5H die Schicht des HV-Gateoxids 552, die zumindest über den Kanälen 519 des I/O MOS 314 und des LV_MOS 316 im zweiten Gebiet 318 des Substrats 504 liegt, entfernt (Schritt 420). Nach dem Oxidätzschritt kann die Substratfläche 516 im I/O_MOS-Bereich 304 und dem LV _MOS-Bereich 306 freigelegt sein. In einem Ausführungsbeispiel kann die Schicht des HV-Gateoxids 552 in einem Nassreinigungsprozess, der eine 10:1 gepufferte Oxidätzung (BOE) verwendet, die ein Tensid enthält, entfernt werden. Alternativ kann der Nassreinigungsprozess unter Verwendung einer 20:1 BOE-Nassätzung, einer 50:1-Flusssäure-Nassätzung (HF-Nassätzung), oder einer beliebigen anderen ähnlichen Flusssäure-basierten Nassätzungschemie durchgeführt werden. In einer alternativen Ausführungsform kann die Schicht des HV-Gateoxids 552 unter Verwendung eines Plasmaätzprozesses entfernt werden.
  • Als Nächstes wird unter Bezugnahme auf 4A und 51 ein Oxidationsprozess durchgeführt, um den verbleibenden Abschnitt der zweiten Abdeckschicht 532b und/oder der ersten Abdeckschicht 532a der mehrschichtigen Abdeckschicht 532 und fakultativ einen Abschnitt der zweiten Ladungseinfangsschicht 530b zu oxidieren, um eine Schicht eines Sperroxids 560 auszubilden, die über der zweiten Ladungseinfangsschicht 530b liegt (Schritt 422). In einer Ausführungsform wird der Oxidationsprozess angewendet, um die erste Abdeckschicht 532a oder den verbleibenden Abschnitt der zweiten Abdeckschicht 532b oder fakultativ einen Abschnitt der zweiten Ladungseinfangsschicht 530b zu oxidieren oder zu verbrauchen, um die Schicht des Sperroxids 560 im ersten Gebiet auszubilden, während gleichzeitig zumindest ein Abschnitt der Substratfläche 516, die über den Kanälen 519 des I/O MOS 314 und des LV MOS 316 liegt, oxidiert wird, um eine Schicht eines I/O-Gateoxids 556 im zweiten Gebiet 318 auszubilden. In einer Ausführungsform kann eine strukturierte Maskenschicht 580, wie am besten in 5H dargestellt, zumindest auf oder über dem Bereich des Auswahl-Transistors 327 im ersten Gebiet 308 und der Schicht des HV-Gateoxids 552 über dem Kanal 218 des HV_MOS 312 (in 5G nicht dargestellt) im zweiten Gebiet 318 ausgebildet werden, um die vorher ausgebildete Schicht des HV-Gateoxids 552 während des Oxidationsschritts der Schicht des I/O-Gateoxids 556 zu schützen. In einer alternativen Ausführungsform kann die strukturierte Maske 580 ausgelassen werden und der Oxidationsprozess kann außerdem eine Schicht aus Oxid am oder um den Kanal 518 des Auswahl-Transistors 327 und des HV MOS 312 (nicht dargestellt) aufwachsen lassen, um eine Dicke der Schicht des HV-Gateoxids 552 zu erhöhen. Der Oxidationsprozess kann eine In-situ-Dampferzeugung (ISSG) oder andere Radikaloxidationsprozesse umfassen, die in einer Batch- oder Einzelsubstrat-Prozesskammer mit oder ohne ein Zündereignis, wie z.B. Plasma, durchgeführt werden. Zum Beispiel können in einer Ausführungsform die Sperroxidschicht 660 und die Schicht des I/O-Gateoxids 556 in einem radikalischen Oxidationsprozess aufgewachsen werden, der ein Strömen von Wasserstoff- (H2) und Sauerstoffgas (O2-Gas) in eine Prozesskammer bei einem Verhältnis zueinander von ungefähr 1:1 oder 10:1 für ISSG ohne ein Zündereignis, wie z.B. Ausbilden eines Plasmas, das sonst typischerweise verwendet würde, um H2 und O2 zu pyrolysieren, um Dampf zu bilden, umfasst. Es wird stattdessen zugelassen, dass H2 und O2 bei einer Temperatur ungefähr im Bereich von 700 bis 800 °C, oder 800 bis 1100°C für ISSG, bei einem Druck ungefähr im Bereich von 0,5 bis 5 Torr, oder 0,5 bis 15 Torr für ISSG, reagieren, um Radikale, wie z.B. die Radikale OH-Radikal, HO2-Radikal oder O-Diradikal, an einer Fläche der verbleibenden zweiten Abdeckschicht 532b oder der ersten Abdeckschicht 532a zu bilden. Der Radikaloxidationsprozess kann für eine Zeitdauer ungefähr im Bereich von 10 bis 15 Minuten durchgeführt werden, um ein Wachstum der Schicht des Sperroxids 560, die eine Dicke von ungefähr 3 nm bis ungefähr 4,5 nm aufweist, durch Oxidation und Verbrauch der mehrschichtigen Abdeckschicht 532 und fakultativ eines Abschnitts der zweiten Ladungseinfangsschicht 530b, und der Schicht des I/O-Gateoxids 556, die eine Dicke von ungefähr 3 nm bis ungefähr 7 nm aufweist, zu bewirken. In einer Ausführungsform kann durch Steuern von Betriebsparametern bei der Ausbildung der Schicht des I/O-Gateoxids 556 eine angestrebte Dicke der Schicht des I/O-Gateoxids 556 erreicht werden. Die Parameter können Zeitdauer, Temperatur, Druck, Reaktanten usw. des ISSG- oder anderer Radikaloxidationsprozesse umfassen. Wie in späteren Abschnitten erläutert sein wird, verbleibt zumindest ein Abschnitt der Schicht des I/O-Gateoxids 556 in der fertigen Vorrichtung als das I/O-Gateoxid 556 des I/O_MOS-Transistors 215. Um der verhältnismäßig hoher Betriebsspannung standzuhalten, kann in einer Ausführungsform angestrebt werden, dass eine gewünschte Dicke der Schicht des I/O-Gateoxids 552 ungefähr zwischen 30 Å bis 70 Å oder andere Dicken ist. Es versteht sich, dass ein solcher Bereich lediglich ein Beispiel ist und nicht als Beschränkung gedacht ist. In einer Ausführungsform kann die Schicht des I/O-Gateoxids 556 in den in 51 beschrieben Prozessen derart ausgebildet werden, dass sie dicker ist als die gewünschte Dicke. Eine überschüssige Schicht des I/O-Gateoxids 556 kann in späteren Prozessen entfernt werden, um die gewünschte oder endgültige Dicke des I/O-Gateoxids 556 des I/0_MOS-Transistors 314 zu erreichen.
  • Unter erneuter Bezugnahme auf 51 kann, nachdem die Schicht des I/O-Gateoxids 556 ausgebildet wurde, eine strukturierte Maskenschicht 582 zumindest auf oder über dem NV-Gatestapel 536 und dem Auswahl-Transistor 327 im ersten Gebiet 308, der Schicht des HV-Gateoxids 552 über dem Kanal 518 des HV MOS 312 (nicht dargestellt) und der Schicht des I/O-Gateoxids 556 über dem Kanal 519 des I/O_MOS 314 im zweiten Gebiet 318 ausgebildet werden (Schritt 422). Die strukturierte Maskenschicht 582 kann eine Fotolackschicht umfassen, die unter Verwendung lithografischer Standardtechniken, einer Hartmaskenschicht oder anderer in der Technik bekannter Techniken strukturiert wird.
  • Als Nächstes wird unter Bezugnahme auf 4A und 5J die Schicht des I/O-Gateoxids 556, die zumindest über dem Kanal 519 des LV_MOS 316 im zweiten Gebiet 318 des Substrats 504 liegt, entfernt (Schritt 424). Nach dem Oxidätzschritt kann die Substratfläche 516 im LV_MOS-Bereich 306 freigelegt sein. In einem Ausführungsbeispiel kann die Schicht des I/O-Gateoxids 556 in einem Nassreinigungsprozess, der eine 10:1 gepufferte Oxidätzung (BOE) verwendet, die ein Tensid enthält, entfernt werden. Alternativ kann der Nassreinigungsprozess unter Verwendung einer 20:1 BOE-Nassätzung, einer 50:1-Flusssäure-Nassätzung (HF-Nassätzung), oder einer beliebigen anderen ähnlichen Flusssäure-basierten Nassätzungschemie durchgeführt werden. In einer alternativen Ausführungsform kann die Schicht des I/O-Gateoxids 556 unter Verwendung eines Trockenätzprozesses geätzt oder entfernt werden, der einen oder mehrere separate Schritte umfasst, die auf der Substratfläche 516 anhalten.
  • Als Nächstes wird unter Bezugnahme auf 4A und 5K ein Oxidationsprozess durchgeführt, um eine Schicht eines LV-Gateoxids 562 auszubilden (Schritt 426). In einer Ausführungsform kann die Schicht des LV-Gateoxids 562 durch Radikaloxidationsprozesse, wie z.B. einen ISSG-Prozess, wie vorstehend beschrieben, ausgebildet werden. Wenn die Schicht des LV-Gateoxids 562 durch ISSG ausgebildet wird, kann eine dünne Schicht des LV-Gateoxids 562, die eine Dicke von ungefähr 5 Ä bis ungefähr 10 Ä aufweist, am oder um den LV_MOS-Bereich 306 ausgebildet werden. Derselbe Radikaloxidationsprozess kann außerdem Dicke zur Schicht des I/O-Gateoxids 556 am oder um den I/O_MOS-Bereich 304, Schicht des HV-Gateoxids 552 am oder um den HV_MOS-Bereich 302 und Schicht des Sperroxids 560 des NV-Gatestapels 536 hinzufügen. In einer Ausführungsform kann durch Steuern von Betriebsparametern bei der Ausbildung der Schicht des LV-Gateoxids 562 eine angestrebte Dicke der Schicht des LV-Gateoxids 562 erreicht werden. Die Parameter können Zeitdauer, Temperatur, Druck, Reaktanten usw. des ISSG- oder anderer Radikaloxidationsprozesse umfassen. Wie nachstehend erläutert sein wird, verbleibt zumindest ein Abschnitt der Schicht des LV-Gateoxids 562 in der fertigen Vorrichtung als das LV-Gateoxid 562 des LV _MOS-Transistors 316. In einer alternativen Ausführungsform kann eine strukturierte Maske (nicht dargestellt) derart ausgebildet werden, dass sie über dem ersten Gebiet 308 und/oder dem HV_MOS-Bereich 302 und/oder dem I/O_MOS-Bereich 304 während des Oxidationsprozesses (Schritt 426) des LV-Gateoxids 562 liegt, so das Dicken der maskierten Oxidschichten darin nicht beeinflusst werden.
  • In einer alternativen Ausführungsform kann die Schicht des LV-Gateoxids 562 durch RTO oder eine herkömmliche Offenoxidation ausgebildet werden. In solchen Fällen werden Dicken der Schicht des Sperroxids 560 des NV-Gatestapels 536, ob maskiert oder nicht, nicht beeinflusst. In einigen Ausführungsformen kann ein dünnes Dielektrikumsmaterial mit hoher Dielektrizitätskonstante oder einem High-K anstelle des Siliziumdioxids verwendet werden. Das High-K-Dielektrikumsmaterial kann Hafniumoxid, Zirkoniumoxid, Hafniumsilikat, Hafnium-Oxinitrid, Hafnium-Zirkoniumoxid und Lanthanoxid umfassen, ist aber nicht darauf beschränkt, das zum Beispiel durch einen Atomlagenabscheidungs- (ALD-), einen physikalischen Gasphasenabscheidungs- (PVD-), einen chemischen Gasphasenabscheidungs- (CVD-), einen Niederdruck-CVD- (LPCVD-) oder einen Plasma-unterstützten CVD-(PECVD-)Prozess abgeschieden wird.
  • In einigen Ausführungsformen kann das Ausbilden der Schicht des LV-Gateoxids 562 auch das Ausbilden eines stickstoffreichen Siliziumoxidfilms umfassen, indem eine nitrierende Atmosphäre für das Substrat 504 bereitgestellt wird. Der Begriff „stickstoffreich“ kann derart verstanden werden, dass er eine Spitzenstickstoffkonzentration zwischen ungefähr 0,5 bis 3,5 Atomprozent (At-%) oder höher bedeutet. Außerdem kann der Begriff „nitrierende Atmosphäre“ derart verstanden werden, dass er eine Atmosphäre bedeutet, die für die Bildung stickstoffreicher Siliziumoxidfilme sorgt. In einigen Ausführungsformen kann das Bereitstellen der nitrierenden Atmosphäre für das Substrat 504 ein Einführen von Distickstoffoxid (N2O) in den Brennerbereich bei einer ersten Temperatur umfassen. Vorteilhafterweise kann diese erste Temperatur derart ausgewählt werden, dass sie hinreichend hoch ist, um eine exotherme Reaktion zu fördern, die die nitrierende Atmosphäre bildet. Anschließend wird die gebildete Atmosphäre an die Siliziumwafer in der Prozesskammer durch die fluidische Kopplung zwischen den Kammern gelenkt. In einer Ausführungsform kann ein stickstoffreicher Oxidfilm auch in der Schicht des I/O-Gateoxids 256, der Schicht des HV-Gateoxids 552 und/oder der Schicht des Sperroxids 560 ausgebildet werden, da sie während des Schritts 426 ebenfalls der „nitrierenden Atmosphäre“ ausgesetzt werden. Stickstoffreiche oder nitrierte Siliziumoxidfilme können eine Barriere gegen eine Diffusion von Dotierstoffen, wie z.B. Bor, in anschließenden Herstellungsprozessen bereitstellen. Daher kann eine Verschlechterung der Schwellenspannung von Transistoren, die unter Verwendung stickstoffreicher Siliziumoxid-Gatedielektrika ausgebildet werden, reduziert werden. Außerdem können solche nitrierte Siliziumoxidfilme eine verbesserte Beständigkeit gegen heiße Ladungsträger und eine verbesserte dielektrische Integrität aufweisen.
  • Bei dieser Herstellungsstufe eine Triple-Gate-Ausführungsform, wie am besten in 5L dargestellt, in der die Schicht des Sperroxids 560 des NVM-Gatestapels 536 und des HV-Gateoxids 552 des Auswahl-Transistors 327 im ersten Gebiet 308 sowie Gatedielektrikumsschichten (Schichten des Gateoxids 552, 556 und 562) im HV MOS-Bereich 302, dem I/O MOS-Bereich 304 und dem LV MOS-Bereich 306 des zweiten Gebiets 318,wobei jede eine deutlich unterschiedliche Dicke aufweist, ausgebildet werden. In einer Ausführungsform ist das HV-Gateoxid 552 des Auswahl-Transistors 327 und des HV MOS-Transistors 312 dicker als das I/O-Gateoxid 556, und das I/O-Gateoxid 556 ist dicker als das LV-Gateoxid 562. Obwohl lediglich eine Speicherzelle oder Transistorvorrichtung in jedem Bereich in 5L und anderen Figuren dargestellt ist, versteht es sich, dass mehrere Vorrichtungen, wie z.B. NVM-Transistoren 326, Auswahl-Transistoren 327, HV_MOS-Transistoren 312, I/O_MOS-Transistoren 314 und LV_MOS-transistoren 316 gleichzeitig, einzeln oder in Gruppen gemäß hier offenbarten Verfahrensschritten des Herstellungsprozesses ausgebildet werden können. Der Herstellungsprozess kann zur Ausbildung eines High-K-Dielektrikums und zur Ausbildung eines Metallgates (HKMG-Prozessablauf) fortschreiten, die in 4B beschrieben sind.
  • 4B ist ein Ablaufdiagramm, das eine Ausführungsform von Schritten, die auf die Ausführungsformen in 4A folgen, veranschaulicht, um das Herstellen einer 2T-Speicherzelle oder eines 2T-Speicherarrays, die/das eingebettete SONOS- oder MONOS-basierte NVM- und HV-Auswahl-Transistoren und HV-, I/O- und LV MOS-Transistoren umfasst, fortzusetzen. Neben anderen Elementen beschreiben die Herstellungsschritte 428 bis 446 das Ausbilden einer High-K-Dielektrikumsschicht und Metallgates für die NVM-Transistoren 326, die Auswahl-Transistoren 327 im ersten Gebiet 308 und/oder die MOS-Transistoren 312, 314 und 316 der NVM-Vorrichtung 600 in 6K. Die in 4A offenbarten Ausführungsformen stellen einige der Herstellungsverfahren dar, die die Ausführungsform eingebetteter 2T-NVM-Zellen mit einer Triple-Gate-Struktur (HV-, I/O- und LV_MOS-Transistoren) ergeben, wie am besten in 5L veranschaulicht. Es versteht sich, dass die in 4B und 6A bis 6J offenbarten Ausführungsformen auf gleiche oder ähnliche Strukturen, wie in 5L dargestellt, anwendbar sind und nicht auf die in 4A und 5A bis 5K offenbarten Herstellungsverfahren beschränkt sind.
  • Unter Bezugnahme auf 4B und 6A wird ein Dielektrikumsmaterial oder eine dielektrische Schicht 602 mit hoher Dielektrizitätskonstante oder High-K auf oder über dem NV-Gatestapel 536 des NVM-Transistors 326 und dem HV-Gateoxid 552 des Auswahl-Transistors 327 im ersten Gebiet 308 und im zweiten Gebiet 318 ausgebildet (Schritt 428). In einer Ausführungsform kann der Abscheidungsschritt gleichzeitig ein mehrschichtiges Sperrdielektrikum in den NVM-Transistoren 326, ein mehrschichtiges Gatedielektrikum in den Auswahl-Transistoren 327 und MOS-Transistoren 312, 314 und 316 ausbilden. In einer Ausführungsform kann das mehrschichtige Sperrdielektrikum eine High-K-Dielektrikumsschicht 602 und eine Sperroxidschicht 660 im NVM-Transistor 326 umfassen. Das mehrschichtige Gatedielektrikum kann eine High-K-Dielektrikumsschicht 602 und Gateoxid 552, 556 und 562 jeweils im Auswahl-Transistor 327, dem HV _MOS-Transistor 312 (nicht dargestellt), dem I/O MOS-Transistor 314 bzw. dem LV _MOS-Transistor 316 umfassen. Die High-K-Dielektrikumsschicht 602 kann Hafniumoxid, Zirkoniumoxid, Hafniumsilikat, Hafnium-Oxinitrid, Hafnium-Zirkoniumoxid und Lanthanoxid, umfassen, ist aber nicht darauf beschränkt, das zu einer physischen Dicke zwischen ungefähr 3,0 nm und ungefähr 8,0 nm oder anderen Dicken, zum Beispiel durch einen Atomlagenabscheidungs- (ALD-), einen physikalischen Gasphasenabscheidungs-(PVD-), einen chemischen Gasphasenabscheidungs- (CVD-), einen Niederdruck-CVD-(LPCVD-) oder einen Plasma-unterstützten CVD-(PECVD-) Prozess abgeschieden wird.
  • Es versteht sich, dass die High-K-Dielektrikumsschicht 602 die Gesamtdicke des mehrschichtigen Sperrdielektrikums (Schicht des Sperroxids 660 plus der High-K-Dielektrikumsschicht 602) des NVM-Transistors 326 erhöhen kann. In einigen Ausführungsformen kann die zusätzliche Dicke, physisch und/oder elektrisch, die Leistungsfähigkeit des NVM-Transistors 326 nachteilig beeinflussen oder verschlechtern. In einer Ausführungsform kann es erforderlich sein, die Dicke des mehrschichtigen Sperrdielektrikums auf den Betriebsbereich, zum Beispiel ungefähr 3 nm bis 4,5 nm, zu reduzieren. Wie am besten in 51 und ihrer entsprechenden Beschreibung dargestellt, kann die Schicht des Sperroxids 560 hauptsächlich gleichzeitig mit dem I/O-Gateoxid 556 des I/O MOS 304 ausgebildet werden. Die Einzelheiten der Betriebsparameter des assoziierten ISSG- oder Radikaloxidationsprozesses können schwierig zu ändern sein, da es möglicherweise erforderlich ist, dass das I/O-Gateoxid 556 eine Zieldicke von ungefähr 5 nm bis ungefähr 7 nm oder andere Dicken erreicht, und er einen Teil des CMOS-Basisprozesses darstellt. Stattdessen kann es in einer Ausführungsform besser erreichbar sein, die Stöchiometrie der Abdeckschicht 532, insbesondere der ersten Abdeckschicht 532a , einzustellen, um die Oxidationsrate der Abdeckschicht 532 während des ISSG-Prozesses zu unterdrücken oder zu verlangsamen. In einer Ausführungsform kann eine Sauerstoffkonzentration der ersten Abdeckschicht 532a und möglicherweise der zweiten Abdeckschicht 532b nach dem ISSG- oder Radikaloxidationsprozess reduziert sein, so dass die Dicke der Schicht des Sperroxids 560 abnimmt, ohne dass die Betriebseinzelheiten geändert werden, wie in 51 beschrieben. In einer Ausführungsform kann die Abdeckschicht 532 eine reine Nitridschicht sein und kann ungefähr 0% Sauerstoff enthalten. In einigen optionalen Ausführungsformen können vor Schritt 428 ein oder mehrere Ätz- oder Nassreinigungsprozesse an der Schicht des Sperroxids 560, der Schicht des HV-Gateoxids 552, der Schicht des I/O-Gateoxids 556 oder der Schicht des LV-Gateoxids 562 durchgeführt werden, um entsprechende gewünschte Dicke(n) des Gatedielektrikums (Gateoxidschicht plus der High-K-Dielektrikumsschicht 602) zu erreichen.
  • Wenn ein Polysilizium-Gate anstelle eines High-K-Metallgates gewünscht ist, wird in einer alternativen Ausführungsform die High-K-Dielektrikumsschicht 602 derart abgeschieden, dass sie über dem NV-Stapel 536 des NVM-Transistors 326 liegt, und dann entfernt. MOS-Transistoren, bei denen ein High-K-Metallgate im ersten und dem zweiten Gebiet 308 und 318 auszubilden ist, können während des Entfernens der High-K-Dielektrikumsschicht 602 durch eine strukturierte Maske (in 6A nicht dargestellt) geschützt werden.
  • Unter Bezugnahme auf 4B und 6B wird eine Polysilizium- oder Poly-Gateschicht 603 im Wesentlichen über der gesamten Fläche des Substrats 504, oder zumindest in sowohl dem ersten als auch dem zweiten Gebiet 308 und 318, und allen darauf gebildeten Schichten und Strukturen abgeschieden oder ausgebildet (Schritt 430). In einer Ausführungsform kann die Polysilizium-Gateschicht 603 durch eine chemische Gasphasenabscheidung (CVD) bis zu einer Dicke von ungefähr 30 nm bis ungefähr 100 nm oder anderen geeigneten Dicken ausgebildet werden. In anderen Ausführungsformen kann die Polysilizium-Gateschicht 603 durch andere im Stand der Technik bekannte Abscheidungsverfahren oder Herstellungsverfahren ausgebildet werden. In einer alternativen Ausführungsform wird vor der Abscheidung der Poly-Gateschicht 603 eine dünne Schicht aus Titannitrid (in dieser Figur nicht dargestellt) über der High-K-Dielektrikumsschicht 602 abgeschieden, und die Poly-Gateschicht 603 kann derart abgeschieden werden, dass sie über der dünnen Titannitridschicht liegt. Die Abscheidung von Titannitrid ist fakultativ und kann das anschließende Strukturieren oder Entfernen der Poly-Gateschicht erleichtern. In einer Ausführungsform kann die Poly-Gateschicht 603 konform abgeschieden werden
  • Unter Bezugnahme auf 6B kann, aufgrund des Höhenunterschieds zwischen dem NVM-Gatestapel 536 und Gatestapeln des Auswahl-Transistors 327 und des HV_MOS 312 (nicht dargestellt), ein Stufenhöhenunterschied zwischen oberen Flächen der Poly-Gateschicht 603 im Bereich des NVM-Transistors 326 und jeweils dem Bereich des Auswahl-Transistors 327 im ersten Gebiet 308 und dem des HV MOS-Bereich 302 (nicht dargestellt) im zweiten Gebiet 318 vorhanden sein. In Ausführungsformen kann der Stufenhöhenunterschied ungefähr bis zu 90 Ä betragen oder andere Dicken aufweisen. Der Stufenhöhenunterschied kann ganz bis zu einem Planarisierungsprozessschritt 438 bestehen, wie am besten in 6I dargestellt, wie z.B. einem Schritt des chemisch-mechanischen Polierens (CMP) der dielektrischen Zwischenschicht (ILD). Nach dem CMP kann die Menge an ILD-Material (z.B. SiN), die auf dem Auswahl-Gate des Auswahl-Transistors 327 und dem HV MOS-Gate des HV MOS-Transistors 302 verbleibt, ungefähr bis zu 90 Ä dicker sein als jene auf dem NVM-Transistor 326. In einer Ausführungsform besteht ein möglicher Effekt eines ausgeprägten Stufenhöhenunterschieds darin, dass nach dem vollständigen CMP ein Rest-SiN- oder -ILD-Material auf einer Oberseite des Auswahl-Gates des Auswahl-Transistors 327 und des HV_MOS-Gates des HV _MOS-Transistors 302 verbleiben kann. Der SiN-Rückstand beeinflusst einen anschließenden Dummy-Poly-Entfernungsschritt 440 (siehe 6J) und verschlechtert somit die Füllung mit den Gatemetallen. In einigen Ausführungsformen kann das Problem mit dem ILD-Rückstand einen negativen Einfluss auf die Ausbeute des NVM-Arrays aufweisen, insbesondere bei größeren Arrays. Das Problem des Stufenhöhenunterschieds kann bei Transistoren, die ein dünneres Gate aufweisen, wie z.B. dem I/O MOS-Transistor 314 und dem LV _MOS-Transistor 316, ausgeprägter sein.
  • Zusätzlich zu den vorstehend erwähnten Vorteilen des Betriebs mit höherer P/E-Spannung und des verbesserten Vt-Fensters und der verbesserten EOL-Spanne kann in einer Ausführungsform ein Anwenden von HV-Transistoren, wie z.B. dem HV_MOS-Transistor 302, der ein dickes HV-Gateoxid 552 von ungefähr 110 Å bis 160 Å aufweist, als Auswahl-Transistor 327 dabei helfen, den Stufenhöheunterschied zu reduzieren.
  • Unter Bezugnahme auf 6C wird ein Dünnungsprozess der Poly-Gateschicht zumindest im Bereich des NVM-Transistors 326 durchgeführt (Schritt 430). In einer Ausführungsform kann eine strukturierte Maskenschicht 650 auf oder über dem Substrat 504 ausgebildet werden. Die strukturierte Maskenschicht 650 kann zumindest den Bereich des NVM-Transistors 326 im ersten Gebiet 308 für einen anschließenden Dünnungsprozess der Poly-Gateschicht 603 öffnen. Die strukturierte Maskenschicht 650 kann eine Fotolackschicht umfassen, die unter Verwendung lithografischer Standardtechniken, einer Hartmaskenschicht oder anderer in der Technik bekannter Techniken strukturiert wird. In einer Ausführungsform kann die strukturierte Maskenschicht 650 ähnlich oder gleich der strukturierten Tunnelmaske 520 sein. Die Poly-Gateschicht 603 im Bereich des NVM-Transistors 326 kann durch die strukturierte Maskenschicht 650 abgeätzt werden, so dass gesamte Gatehöhen des NVM-Transistors 326 und des Auswahl-Transistors/HV MOS-Transistors einander näher sind und der Stufenhöhenunterschied reduziert, minimiert oder eliminiert ist. In einer Ausführungsform können nach dem Dünnungsprozessschritt der Poly-Gateschicht obere Flächen der Poly-Gateschicht 603 im Bereich des NVM-Transistors 326, dem Bereich des Auswahl-Gates 327 im ersten Gebiet 308 und dem HV MOS-Bereich 302 im zweiten Gebiet 318 ungefähr komplanar werden. In anderen Ausführungsformen kann die strukturierte Maskenschicht 650 das gesamte erste Gebiet 308 (das den Bereich des Auswahl-Transistors 327 umfasst) oder den HV_MOS-Bereich 302 (nicht dargestellt) öffnen, so dass die Poly-Gateschicht 603 in diesem Gebiet oder Bereich gedünnt werden kann. Der Dünnungsprozess der Poly-Gateschicht kann dabei helfen, den Stufenhöhenunterschied zwischen Transistoren mit dickeren Gates (z.B. dem NVM-Transistor 326, dem Auswahl-Transistor 327, und dem HV _MOS-Transistor 312) und dünneren Gates (z.B. dem I/O MOS-Transistor 314 und dem LV _MOS-Transistor 316) zu reduzieren.
  • In der vorstehend erwähnten alternativen Ausführungsform, in der die High-K-Dielektrikumsschicht 602 über dem NV-Stapel 536 des NVM-Transistors 526 abgeschieden, aber anschließend entfernt wird, kann die Polysiliziumschicht 603 stattdessen auf der Sperrdielektrikumsschicht 560 des NVM-Transistors 526 abgeschieden werden.
  • Unter Bezugnahme auf 4B und 6D wird eine strukturierte Fotolackmaske oder Gatemaske (nicht dargestellt) unter Verwendung lithografischer Standardtechniken ausgebildet, und die Polysilizium-Gateschicht 603 wird derart geätzt, dass das Ätzen auf Flächen der High-K-Dielektrikumsschicht 602 anhält, wodurch Dummy- oder Opfer-Polysiliziumgates 604 des NVM-Transistors 526, des Auswahl-Transistors 327 und der MOS-Transistoren 312, 314 und 316 ausgebildet werden (Schritt 432). In einer alternativen Ausführungsform wird die Polysiliziumgateschicht 603 derart geätzt, dass das Ätzen auf Flächen des Sperrdielektrikums 560 und der MOS-Gateoxide 552, 556 und 562 anhält. In einer Ausführungsform kann die Polysilizium-Gateschicht 603 unter Verwendung von Standard-Polysilizium-Ätzchemien geätzt werden, wie z.B. CHF3 oder C2H2 oder HBr/O2, die gegenüber der darunterliegenden High-K-Dielektrikumsschicht 602 hochselektiv sind. In einer Ausführungsform können mehrere Dummy-Polysiliziumgates 604 gleichzeitig ausgebildet werden, wenn mehr als ein NVM-Transistor und Auswahl-Transistor im ersten Gebiet 308 und MOS-Transistoren 312, 214, 316 im zweiten Gebiet 318 vorhanden sind. In einer alternativen Ausführungsform kann die Polysilizium-Gateschicht 603 derart geätzt werden, dass das Ätzen auf oberen Flächen der Schicht des Sperroxids 560 anhält, wenn die High-K-Dielektrikumsschicht 602 nicht vorhanden ist. In einer anderen alternativen Ausführungsform kann die Polysilizium-Gateschicht 603 derart geätzt werden, dass das Ätzen auf Flächen der vorstehend erwähnten dünnen Schicht aus Titannirid (falls vorhanden) anhält.
  • Unter weiterer Bezugnahme auf 6D wird eine erste Spacerschicht derart abgeschieden und geätzt, dass erste Seitenwandspacer oder Versatzspacer 608 benachbart zu Dummy- oder Opfer-Polysilizium-Gates 604 der MOS-Transistoren 312, 314, 316, des Auswahl-Transistors 327 und des NVM-Transistors 326 ausgebildet werden (Schritt 432). In einer Ausführungsform kann die erste Spacerschicht Siliziumoxid oder Siliziumnitrid umfassen, das bis zu einer Dicke von ungefähr 5 nm bis ungefähr 20 nm unter Verwendung einer beliebigen an sich bekannten CVD-Technik, wie hier beschrieben, abgeschieden wird.
  • Anschließend können eine oder mehrere schwach dotierten Drainverlängerungen (LDD-Verlängerungen) benachbart zu den ersten Seitenwandspacern 608 eines oder mehrerer von dem Auswahl-Transistor 327, den MOS-Transistoren 312, 314 und 316 implantiert werden und sich unter diese erstrecken (Schritt 432). In einer Ausführungsform werden MOS-LDDs durch Implantieren einer geeigneten Ionensorte bei einer geeigneten Energie bis zu einer geeigneten Konzentration ausgebildet. Zum Beispiel können Drainverlängerungen des P-Typ-LV_MOS-Transistors 316 oder beliebiger anderer P-Typ-MOS-Transistoren ausgebildet werden, indem eine Fotolackmaske ausgebildet wird, durch die ausgewählte Transistoren freigelegt sind, und Borionen (BF2) bei einer Energie von ungefähr 10 bis ungefähr 100 Kiloelektronenvolt (keV) und einer Dosis von ungefähr 1e12 cm-2 bis ungefähr 5e14 cm-2 durch die Fotolackmaske implantiert werden (nicht dargestellt). Fakultativ können Taschen- oder Halo-Implantationen (nicht dargestellt) für den P-Typ-LV_MOS-Transistor 316 oder andere P-Typ-MOS-Transistoren durch dieselbe Fotolackmaske vorgenommen werden, indem Arsen oder Phosphor bei einer Energie von 20 bis 70 Kiloelektronenvolt (KeV) und einer Dosis von 2e12 cm-2 bis ungefähr 5e12 cm-2 implantiert werden. Gleichermaßen können MOS-LDDs von N-Typ-Transistoren, wie z.B. dem N-Typ-I/O MOS-Transistor 215 und Auswahl-/HV_MOS-Transistoren 327 und 312, ausgebildet werden, indem Arsen oder Phosphor bei einer Energie von ungefähr 10 bis ungefähr 100 Kiloelektronenvolt (keV) und einer Dosis von etwa 1e12 m-2 bis ungefähr 5e14 cm-2, auch durch eine in geeigneter Weise strukturierte Fotolackmaske implantiert werden. Halo- oder Taschen-Implantationen für die N-Typ-MOS-Transistoren können auch durch diese Maske unter Verwendung von Bor (BF2) bei einer Energie von 5 bis ungefähr 50 Kiloelektronenvolt und einer Dosis von 1e12 cm-2 bis 5e12 cm-2 durchgeführt werden.
  • Unter Bezugnahme auf 6E kann, wie vorstehend beschrieben, das Ätzen des Polysiliziumgates (Schritt 432) an der High-K-Dielektrikumsschicht 602 oder dem Sperroxid 560 angehalten werden. Wie am besten in 6D dargestellt, kann eine Rest-High-K-Dielektrikumsschicht 602 über dem Substrat liegen, und das Entfernen von ONO und High-K-Dielektrikumsschicht 602, insbesondere von Source-/Draingebieten des (der) NVM-Transistors (NVM-Transistoren) 326 und/oder des Auswahl-Transistors 327 ist erforderlich. Nach der ONO-Abscheidung und -Strukturierung (Schritte 412 und 414) werden ONO-Schichten vom zweiten Gebiet 318 entfernt. Jedoch können ONO-Schichten im ersten Gebiet 308, insbesondere zwischen den NVM-Transistoren 326 und den Auswahl-Transistoren 327 verbleiben. Nach der Abscheidung der High-K-Dielektrikumsschicht 602 (Schritt 428), der Abscheidung der Polysilizium-Gateschicht 603 (Schritt 430) und dem Strukturieren des Dummy-Polysiliziumgates 604 (Schritt 432) sind möglicherweise weiterhin High-K-Dielektrikums- und ONO-Materialien vorhanden, die zumindest in den Source-/Drainbereichen der NVM-Transistoren 326 verbleiben. In einer Ausführungsform müssen diese verbleibenden Filme zwischen den NVM-Transistoren 326 entfernt werden, so dass die niederenergetischen NVM-LDD-Implantationen (im anschließenden Schritt 434) die erforderlichen Tiefen erreichen können. Andernfalls können die Übergänge in einigen Ausführungsformen zu flach mit unzureichender Dotierung sein, was die Leistungsfähigkeit des NVM-Transistors 326 verschlechtern kann.
  • In einer Ausführungsform können die verbleibende High-K-Dielektrikumsschicht 602 und die verbleibenden ONO-Filme zumindest im ersten Gebiet 308 unter Verwendung derselben Fotolackmaske (nicht dargestellt), die für die NVM-LLD-Implantationen 611 im anschließenden Schritt 434 verwendet wird, entfernt werden. Wie am besten in 6E und 6F dargestellt, wird, nachdem die ersten Spacer 608 durch Abscheiden und Ätzen der Spacerschicht ausgebildet wurden, die NVM-LDD-Maske aufgebaut und verwendet, um die NVM-Transistoren 326 zum Implantieren zu öffnen. Vor dem NVM-LDD-Implantationsprozess kann ein Trocken- oder Nassätzen durchgeführt werden, um die verbleibende High-K-Dielektrikumsschicht 602 und den verbleibenden ONO-Film zu entfernen. Das Ätzen kann am Tunneloxid 528 der NVM-Transistoren 226 anhalten oder bis zur Substratfläche 516 gehen. In einigen Ausführungsformen kann das Trocken- oder Nassätzen auch verwendet werden, um jegliche verbleibende High-K-Dielektrikumsschicht 602 oder jeglichen verbleibenden ONO-Film jenseits der NVM-Transistoren 326 im zweiten Gebiet 318 zu entfernen.
  • In einer Ausführungsform wird eine NVM-LDD-Maske (nicht dargestellt) über dem Substrat 504 ausgebildet, leicht dotierte Drainverlängerungen 611 werden implantiert, angrenzend an den NVM-Transistor 326 werden SONOS-Taschen- oder Halo-Implantationen, die sich teilweise in das Kanalgebiet 524 unter dem Gatestapel 536 des NVM-Transistors 326 erstrecken, implantiert. Die NVM-LDD-Implantationen 611 und die ersten Seitenwandspacer 608 für den NVM-Transistor 326 können unter Verwendung von Techniken ausgebildet werden, die im Wesentlichen jenen gleich sind, die vorstehend in Bezug auf die MOS-LDD-Implantationen und die ersten Seitenwandspacer 608 beschrieben wurden. Zum Beispiel können die NVM-LDD-Implantationen 611 in einer Ausführungsform durch eine abgewinkelte Implantation von zum Beispiel Arsen oder Phosphor mit einer Energie von ungefähr 5 bis ungefähr 25 Kiloelektronenvolt (keV) und einer Dosis von ungefähr 5e12 cm-2 bis ungefähr 2e14 cm-2 ausgebildet werden. Fakultativ können Taschen- oder Halo-Implantationen durch Implantieren (BF2) mit einer Energie von 10 bis 30 Kiloelektronenvolt und einer Dosis von 1e12 cm-2 bis 3e12 cm-2 ausgebildet werden.
  • Unter Bezugnahme auf 4B und 6D wird eine zweite Spacerschicht abgeschieden und geätzt, um benachbart zu den ersten Seitenwandspacern 608 zweite Seitenwandspacer 610 des NVM-Transistors 326, des Auswahl-Transistors 327 und der MOS-Transistoren 312, 314 und 316 auszubilden (Schritt 436).
  • Als nächstes werden Source- und Drain-Implantationen durchgeführt, um Source- und Draingebiete 630 für alle Transistoren auszubilden, und ein Silizidprozess wird durchgeführt (Schritt 436). In einer Ausführungsform kann eine Hartmaske (HM) ausgebildet und strukturiert werden, um lediglich die S/D-Gebiete von P-Typ-Transistoren, wie z.B. dem P-Typ-LV_MOS 316, freizulegen, eine Siliziumgermanium-Schicht (SiGe-Schicht) 613 kann abgeschieden und geätzt, und die Hartmaske entfernt werden, um eine verformungsinduzierende Schicht über den S/D-Gebieten des P-Typ-LV MOS 316 oder anderer P-Typ-Transistoren im ersten und zweiten Gebiet auszubilden. Wie dargestellt, können Silizidgebiete 612 auf freigelegten Source- und Draingebieten 630 ausgebildet werden. Fakultativ können Silizidgebiete 612 auch über einem oder mehreren Dummy-Polysiliziumgates 604 im ersten und im zweiten Gebiet 308 und 318 ausgebildet werden. In einer Ausführungsform werden die Silizidgebiete 612 möglicherweise nicht zwischen dem NVM-Transistor 326 und dem Auswahl-Transistor 327 ausgebildet. Der Silizid-Prozess kann ein beliebiger Prozess sein, der gewöhnlich in der Technik angewendet wird, der typischerweise ein Vorreinigungsätzen, eine Kobalt- oder Nickelmetallabscheidung, ein Tempern, und ein Nassstrippen umfasst. In einer Ausführungsform kann schnelles thermisches Tempern (Rapid Thermal Annealing, RTA) an S/D-Gebieten vor dem Silizidausbildungsprozess durchgeführt werden. In einer Ausführungsform kann vor dem Silizidprozess ein Reinigungsprozess durchgeführt werden, um jegliche verbleibende Tunneloxidschicht 528 und/oder Pad-Oxidschicht 509 auf der Substratfläche 516 jenseits der ausgebildeten Transistoren im ersten und im zweiten Gebiet 308 und 318 zu entfernen.
  • Unter Bezugnahme auf 4A und 6H umfasst das Verfahren ferner: Ausbilden eines verspannungsinduzierenden Liners oder einer verspannungsinduzierenden Schicht 614, wie z.B. einer verspannungsinduzierenden Nitridschicht, und Abscheiden einer dielektrischen Zwischenschicht (ILD) 616 im Wesentlichen über der gesamten Fläche 516 des Substrats 504 und allen darauf ausgebildeten Schichten und Strukturen, und die ILD-Schicht 616 wird zum Beispiel unter Verwendung eines chemisch-mechanischen Polierprozesses (CMP-Prozesses) planarisiert (Schritt 438). Die spannungsinduzierende Schicht 614 kann eine Druckspannungs- oder Zugspannungs-Nitridschicht, die unter Verwendung einer plasmaunterstützten chemischen Gasphasenabscheidung (PECVD) ausgebildet wird, oder eine Bis-Tertiär-Butylaminosilan-Nitridschicht (BTBAS-Nitridschicht) umfassen, die auf eine Dicke von ungefähr 30 nm bis ungefähr 70 nm oder andere Dicken, unter Verwendung einer beliebigen an sich bekannten Technik, einschließlich chemischer Gasphasenabscheidung, abgeschieden oder aufgewachsen wird. Die ILD-Schicht 616 kann zum Beispiel Siliziumnitrid oder Siliziumoxid umfassen, das unter Verwendung einer beliebigen an sich bekannten CVD-Technik, wie vorstehend beschrieben, auf eine Dicke von ungefähr 0,5 µm bis ungefähr 1,0 µm oder andere Dicken abgeschieden oder aufgewachsen wird.
  • Als Nächstes kann unter Bezugnahme auf 61 ein chemisch-mechanischer Planarisierungsprozess (CMP-Prozess) durchgeführt werden, um Dummy-PolysiliziumGates 604 im NVM-Transistor 326 und dem Auswahl-Transistor 327 im ersten Gebiet 308, und den MOS-Transistoren 312 (nicht dargestellt), 314 und 316 im zweiten Gebiet 318 freizulegen. Wie am besten in 61 dargestellt, wird ein einzelner CMP-Prozess durchgeführt, um alle anvisierten Dummy-Polysiliziumgates 604 freizulegen. Wie zuvor erläutert, kann die Gatehöhe verschiedener Transistoren, z.B. des NVM 326, des Auswahl 327 und des HV MOS 312 oder des I/O MOS 314 und des LV MOS 316, nach dem Abätzprozessschritt 430 der Poly-Gateschicht näher gestaltet werden, wie am besten in 6C dargestellt. Daher können Probleme mit dem ILD-Material und dem SiN-Rückstand und ihre entsprechenden Auswirkungen während des CMP-Prozessschritts reduziert oder minimiert werden. Aufgrund des möglichen Unterschieds der Gatehöhen können verschiedene Transistoren nach dem CMP-Prozessschritt verschiedene Dicken der verbleibenden Dummy-Polygates 604 aufweisen. Aufgrund des potenziellen Unterschieds der Gesamtgatehöhen verschiedener Transistoren können in einer anderen Ausführungsform mehrere CMP-Prozesse verwendet werden, so dass alle anvisierten Dummy-Polysiliziumgates 604 freigelegt werden.
  • Unter Bezugnahme auf 1 und 6J werden Dummy-Polysiliziumgates 604 entfernt (Schritt 440). In einer Ausführungsform können die Dummy-Polysiliziumgates 604 unter Verwendung von Standard-Polysiliziumätzchemien, wie z.B. CHF3 oder C2H2 oder HBr/O2, und Verfahren, die in der Technik an sich bekannt sich, die gegenüber dem Material der High-K-Dielektrikumsschicht 602, der ILD-Schicht 616, des verspannungsinduzierenden Liners 614, der ersten und der zweiten Seitenwandspacer 608 und 610 hochselektiv sind, entfernt werden. In Fällen, in denen ein Polysiliziumgate gegenüber einem Metall-Gate bevorzugt wird, werden in einer alternativen Ausführungsform ein oder mehrere der Dummy-Polysiliziumgates 604 im NVM-Transistor 326, dem Auswahltransistor 327 und/oder den MOS-Transistoren 312, 314 und 316 möglicherweise nicht entfernt. In der Ausführungsform, in der das dünne Titannitrid vorhanden ist, kann das Polysiliziumätzen stattdessen an der dünnen Titannitridschicht (nicht dargestellt) anhalten.
  • Unter weiterer Bezugnahme auf 6J werden Metallschichten 618 von mehrschichtigen Metallgates ausgebildet (Schritt 442). In einer Ausführungsform können die mehrschichtigen Metallgates die entfernten Dummy-Polysiliziumgates 604 ersetzen. In einer Ausführungsform wird eine erste oder P+-Metallschicht 618a (Metall mit hoher Austrittsarbeit) im Wesentlichen über der gesamten Fläche des Substrats 504 und allen darauf ausgebildeten Schichten und Strukturen abgeschieden, eine strukturierte Fotolackmaske (nicht dargestellt) wird unter Verwendung lithografischer Standardtechniken ausgebildet und die P+-Metallschicht wird geätzt, um die erste oder P+-Metallschicht von dem (den) N-Typ-NVM-Transistor(en) 326 und dem (den) Auswahl-Transistor(en) 327 im ersten Gebiet 308 und den N-Typ-MOS-Transistoren 312, 314, 316 im zweiten Gebiet 318 zu entfernen, wobei das Ätzen an Flächen der High-K-Dielektrikumsschicht 602 anhält, wodurch ein Gate 618a mit hoher Austrittsarbeit für einen beliebigen P-Typ-NVM-Transistor(en) und P-Typ-MOS-Transistor(en), wie z.B. den P-Typ-LV_MOS-Transistor 316 in 6K, ausgebildet wird. Die P+-Metallschicht 618a kann Aluminium, Titan oder Verbindungen oder Legierungen davon umfassen, das/die bis zu einer Dicke von ungefähr 20 nm bis ungefähr 100 nm oder andere Dicken unter Verwendung einer physikalischen oder chemischen Gasphasenabscheidung abgeschieden wird/werden. In einer Ausführungsform kann die P+-Metallschicht 618a über den High-K-Dielektrikumsschichten 602 und fakultativ auf Seitenwänden der Öffnungen, die vorher durch die Dummy-Polysiliziumgates 604 belegt waren, ausgebildet werden. Die P+-Metallschicht 618a, die über den N-Typ-MOS-Transistoren ausgebildet ist, kann dann entfernt werden. Als Nächstes wird eine zweite oder N+-Metallschicht 618b (niedrige Austrittsarbeit) im Wesentlichen über der gesamten Fläche des Substrats 504, die die vorher ausgebildete P+-Metallschicht 618a umfasst, wie z.B. um den P-Typ-LV_MOS 316, abgeschieden. Eine strukturierte Fotolackschicht (nicht dargestellt) wird dann ausgebildet und die N+-Metallschicht 618b geätzt, um ein Metallgate 618b mit einer nicht hohen oder einer niedrigen Austrittsarbeit für beliebige N-Typ-Transistoren im ersten und im zweiten Gebiet 308 und 318, wie z.B. den N-Typ-NVM-Transistor 316, den Auswahl-Transistor 327, den HV_MOS-Transistor 312 (nicht dargestellt) und den I/O _MOS-Transistor 316, auszubilden, wie am besten in 6K dargestellt. In einer Ausführungsform kann die N+-Metallschicht 618b über den High-K-Dielektrikumsschichten 602 und fakultativ auf Seitenwänden der Öffnungen, die vorher durch die Dummy-Polysiliziumgates 604 belegt waren, ausgebildet werden. Die N+-Metallschicht 618b kann Titan, Lanthan, Aluminium oder Verbindungen oder Legierungen davon umfassen, das/die bis zu einer Dicke von ungefähr 20 nm bis ungefähr 100 nm oder anderen Dicken unter Verwendung einer physikalischen oder chemischen Gasphasenabscheidung abgeschieden wird. Im Allgemeinen kann jeder N-Typ-Transistor eine Metallschicht mit niedriger Austrittsarbeit, wie z.B. die N+-Metallschicht 618b, umfassen, und jeder P-Typ-Transistor kann eine Metallschicht mit hoher Austrittsarbeit, wie z.B. P+-Metallschicht 618a, umfassen, die über ihren jeweiligen High-K-Dielektrikumsschichten 602 liegen. In einer alternativen Ausführungsform kann der N-Typ-NVM-Transistor 326 stattdessen eine Metallschicht mit hoher Austrittsarbeit, wie z.B. die P+-Metallschicht 618a, umfassen. Die Aufnahme der Metallschicht mit hoher Austrittsarbeit im N-Typ-NVM-Transistor 326 kann eine verbesserte Lösch-Leistungsfähigkeit für die Vorrichtung bereitstellen, da eine Löschsättigung vermieden werden kann. In der Ausführungsform, in der die dünne Titannitridschicht vorhanden ist, kann die P+- oder N+-Metallschicht 618a oder 618b derart abgeschieden werden, dass sie über der dünnen Titannitridschicht liegt. Da die Titannitridschicht sehr dünn ist, beeinflusst sie möglicherweise nicht wesentlich die Eigenschaft der fertigen Metallgates. In anderen Ausführungsformen kann die Sequenz des Ausbildens und Strukturierens der P+-Metallschicht 618a und der N+-Metallschicht 618b umgekehrt sein. In einer alternativen Ausführungsform wird vor dem Ausbilden der P+- oder N+-Metallschicht 618a oder 618b eine Schicht aus Tantalnitrid derart abgeschieden, dass sie über der dünnen Schicht aus Titannitrid (falls vorhanden) liegt.
  • Die dünne Schicht aus Titannitrid und Tantalnitrid wird eine untere Barrieremetallschicht bilden. Wie besprochen, ist die untere Barrieremetallschicht, die zwischen der P+- oder N+-Metallschicht 618a oder 618b und der High-K-Dielektrikumsschicht 602 angeordnet ist, fakultativ.
  • Unter weiterer Bezugnahme auf 6J wird eine dicke Gatemetallschicht abgeschieden, geätzt und kann von einer Planarisierung unter Verwendung eines CMP-Prozesses oder mehrerer CMP-Prozesse gefolgt werden, um dicke Metallgates 620 auszubilden, wodurch das Ausbilden von mehrschichten Metallgates für den NVM-Transistor 326, den Auswahl-Transistor 327 und alle der MOS-Transistoren 312, 314 und 316 vervollständigt wird (Schritt 442). In einer Ausführungsform kann die dicke Gatemetallschicht eine konforme Schicht aus Aluminium, Titan, Titannitrid, Wolfram oder Verbindungen oder Legierungen davon umfassen, die über ihrer jeweiligen P+-Metallschicht 618a oder N+-Metallschicht 618b liegt. Die dicke Gatemetallschicht 620 kann bis zu einer Dicke von ungefähr 0,1 µm bis ungefähr 0,5 µm oder anderen Dicken unter Verwendung einer physikalischen oder chemischen Gasphasenabscheidung oder anderer in der Technik bekannter Abscheidungsverfahren abgeschieden werden. In einer Ausführungsform kann der NVM-Transistor 326 aufgrund der Anwesenheit eines mehrschichtigen Metallgates (die erste oder die zweite Metallschicht 618a oder 618b und die dicke Gatemetallschicht 620) auch als Metall-Oxid-Nitrid-Oxid-Halbleiter-Transistor (MONOS-Transistor) bezeichnet werden. Es versteht sich, dass NVM, SONOS und MONOS in dem gesamten Patentdokument austauschbar verwendet werden. Fakultativ kann ein Metallpolierprozess angewendet werden, um die oberen Flächen der dicken Gatemetallschicht 620 des NVM-Transistors 326, des Auswahl-Transistors 327 und der MOS-Transistoren 312, 314 und 316 zu ebnen oder zu planarisieren (Schritt 445). In einer alternativen Ausführungsform kann vor dem Ausbilden der dicken Gatemetallschicht 620 eine obere Barrieremetallschicht (in dieser Figur nicht dargestellt), die Titannitrid und Titan umfasst, derart ausgebildet werden, dass sie über der P+- oder der N+-Metallschicht 618a oder 618b liegt. In einer Ausführungsform ist die obere Barrieremetallschicht fakultativ.
  • Als Nächstes wird der Standard- oder Basis-CMOS-Prozessablauf fortgesetzt, um im Wesentlichen die Frontend-Vorrichtungsherstellung zu vervollständigen (Schritt 446), die die in 6K dargestellte Struktur ergibt. In einer Ausführungsform kann eine zweite ILD-Schicht 622 abgeschieden und es können Kontakte (nicht dargestellt) an den Source-/Draingebieten und Gates für den NVM-Transistor 326, den Auswahl-Transistor 327 und alle der MOS-Transistoren 312, 314 und 316 ausgebildet werden. Die zweite ILD-Schicht 622 kann zum Beispiel Siliziumoxid oder Siliziumnitrid umfassen, das unter Verwendung einer beliebigen an sich bekannten CVD, wie vorstehend beschrieben, auf eine Dicke von ungefähr 0,5 µm bis ungefähr 1 µm oder andere Dicken abgeschieden oder aufgewachsen wird. Die Kontakte (nicht dargestellt) können ausgebildet werden, indem eine strukturierte Fotolackmaske über der zweiten ILD-Schicht 616 ausgebildet wird, die zweite ILD-Schicht 622 unter Verwendung eines vorstehend beschrieben beliebigen von den Standard-Oxidätzprozessen, der am Silizid 612 anhält, geätzt wird. Fakultativ kann die zweite ILD-Schicht 622 eine verspannungsinduzierende Schicht oder Struktur, wie z.B. eine verspannungsinduzierende Nitridschicht, über dem NVM-Transistor 326 sein, um Datenbeibehaltung zu erhöhen und/oder eine Programmierzeit und -effizienz zu verbessern. Insbesondere ändert ein Induzieren von Verspannung in der Ladungseinfangsschicht 530 des NVM-Transistors 326 Energieniveaus der darin ausgebildeten Ladungsfallen, wodurch eine Ladungsbeibehaltung der Ladungseinfangsschicht erhöht wird. Ein Ausbilden einer verspannungsinduzierenden Struktur 622 in oder auf der Fläche 516 des Substrats 504 in der Nähe eines Gebiets des Substrats, in dem der Kanal 524 des NVM-Transistors 326 ausgebildet ist, oder jenes Gebiet umgebend, reduziert außerdem die Bandlücke und erhöht je nach Belastungstyp die Ladungsträgerbeweglichkeit. Zum Beispiel erhöht eine Zugbelastung, bei der die interatomaren Abstände im Kristallgitter des Substrats 504 gestreckt werden, die Beweglichkeit von Elektronen, wodurch N-Typ-Transistoren schneller werden. Eine Stauchung, bei der diese Abstände verkürzt werden, erzeugt einen ähnlichen Effekt in P-Typ-Transistoren, indem die Beweglichkeit von Löchern erhöht wird. Beide von diesen belastungsinduzierten Faktoren, d.h. eine reduzierte Bandlücke und eine erhöhte Ladungsträgerbeweglichkeit, führen zu einer schnelleren und effizienteren Programmierung des NVM-Transistors 326.
  • Die belastungsinduzierende Struktur 622 kann eine unter Verwendung eines HARP™-Oxidationsprozesses (High Aspect Ratio Process) gebildete Vormetall-Dielektrikumsschicht (PMD-Schicht), eine unter Verwendung einer plasmaunterstützten chemischen Gasphasenabscheidung (PECVD) gebildete Druck- oder Zug-Nitridschicht oder eine Bis-tertiäres Butylaminosilan-Nitridschicht (BTBAS-Nitridschicht) umfassen.
  • In einigen Ausführungsformen, wie in jener, die in 6K dargestellt ist, kann die verspannungsinduzierende Struktur 622 auch über einem oder mehreren von dem Auswahl-Transistor, dem MOS-Transistor (HV, I/O oder LV_MOS) ausgebildet werden, um Verspannung im Kanal (in den Kanälen) 518 und 519 des Auswahl- und des MOS-Transistors (Transistoren) 327, 312, 314, 316 zu induzieren.
  • 6K ist ein Blockdiagramm, das eine Querschnittsansicht eines Abschnitts einer fertigen NVM-Vorrichtung 600 veranschaulicht, die eine eingebettete SONOS- oder MONOS-basierte 2T-Speicherzelle und MOS-Transistoren, die gemäß dem Verfahren von 4A bis 6J hergestellt werden, umfasst. In einer Ausführungsform kann die NVM-Vorrichtung 600 ähnlich der NVM-Vorrichtung 300 in 3 sein, indem sie ein Speichergebiet 308 und ein Logikgebiet 318 aufweist. Wie am besten in 6K dargestellt, ist die NVM-Vorrichtung 600 derart dargestellt, dass sie mindestens eine 2T-Speicherzelle aufweist, die den N-Typ-NVM-Transistor 326 und den Auswahl-Transistor 327, die benachbart zueinander im Speichergebiet 308 ausgebildet sind; und einen N-Typ-HV_MOS-Transistor 312, einen N-Typ-I/O _MOS-Transistor 314 und einen P-Typ-LV_MOS-Transistor 316 im CMOS-Gebiet 318 umfasst. Es versteht sich, dass die NVM-Vorrichtung 600 der NVM-Vorrichtung 300 in 3 ähneln kann und mehrere Speicher- und/oder CMOS-Gebiete 308 und 318 aufweisen kann, und in jedem Gebiet mehrere NVM-Transistoren 326, Auswahl-Transistoren 327 und MOS-Transistoren 312, 314 und 316 von sowohl P-Typ als auch N-Typ vorhanden sein können, und die Figuren Veranschaulichungszwecken dienen und nicht als eine Beschränkung ausgelegt werden sollten. Es versteht sich, dass mehrere verschiedene Typen von in 6K dargestellten Transistoren gemäß dem Verfahren von 4A bis 6J gleichzeitig, einzeln oder in Gruppen hergestellt werden können.
  • 6K zeigt einen Abschnitt der vervollständigten eingebetteten SONOS- oder MONOS-basierten NVM-Vorrichtung 600, die einen oder mehrere MONOS-Transistoren oder NVM-Transistoren 326, Auswahl-Transistoren 327, HV MOS-Transistoren 312, I/O_MOS-Transistoren 314 und LV_MOS-Transistoren 316 umfassen kann, wobei alle innerhalb eines einzelnen Halbleiter-Die oder eines einzelnen Substrats 504 ausgebildet werden. In einer Ausführungsform kann ein mehrschichtiges Sperrdielektrikum (Sperroxid 560 und die High-K-Dielektrikumsschicht 602) eine Dicke von ungefähr 40 Å bis 45 Ä umfassen.
  • In einer Ausführungsform können der Auswahl-Transistor 327 (im Speichergebiet 308) und der HV _MOS 312 (im CMOS-Gebiet 318) ähnliche oder gleiche Strukturmerkmale aufweisen und gleichzeitig oder einzeln unter Verwendung desselben Prozessablaufs, wie vorstehend offenbart, ausgebildet werden. Beide Transistortypen können in ihrer jeweiligen Funktion als Auswahl-Gate in einer 2T-Speicherzelle oder im Hochvoltbetrieb eine verhältnismäßig dicke HV-Gate-Dielektrikumsschicht (HV-Gateoxid 552 plus High-K-Dielektrikumsschicht 602) erfordern, die eine kombinierte Dicke von ungefähr 110 Å - 160 Ä aufweisen kann. Wie vorher besprochen, müssen das HV-Gateoxid 552 plus der High-K-Dielektrikumsschicht 602 dick genug sein, um hohen Betriebsspannungen standzuhalten, insbesondere während eines Programmierens und Löschens des NVM-Transistors 326, was in einem Bereich von 4,5 V bis 12 V liegen kann. In einer Ausführungsform kann die I/O-Gate-Dielektrikumsschicht (I/O-Gateoxid 256 plus High-K-Dielektrikumsschicht 602) eine Dicke von ungefähr 30 Å bis 70 Ä aufweisen, um potenziell mit I/O-Spannungen in einem Bereich von 1,6 V bis 3,6 V zu arbeiten. In einer Ausführungsform kann die LV-Gate-Dielektrikumsschicht (LV-Gateoxid 562 plus High-K-Dielektrikumsschicht 602) eine kombinierte Dicke von ungefähr 18 Ä bis 26 Ä für verschiedene Kernoperationen in einem Betriebsbereich von 0,8 V bis 1,4 V aufweisen. Im Allgemeinen ist die HV-Gatedielektrikumsschicht dicker als die I/O-Gatedielektrikumsschicht, und die I/O-Gatedielektrikumsschicht ist dicker als die LV-Gatedielektrikumsschicht. Trotz des Unterschieds der Dicke des Gateoxids/Dielektrikums können in einer Ausführungsform der fertige NVM-Transistor 326, der fertige Auswahltransistor 327, der fertige HV _MOS-Transistor 312, der fertige I/O-MOS-Transistor 314 und der fertige LV_MOS-Transistor 316 aufgrund des CMP-Prozessschritts ungefähr gleiche Höhen aufweisen.
  • In einer Ausführungsform kann ein stickstoffreicher Oxidfilm (in 6K nicht dargestellt) auch im LV-Gateoxid 562, dem I/O-Gateoxid 556, dem HV-Gateoxid 552 und/oder dem Sperrdielektrikum 560 ausgebildet werden, weil sie während der Ausbildung des LV-Gateoxids der „nitrierenden Atmosphäre“ ausgesetzt werden können (Schritt 426). Der stickstoffreiche Oxidfilm kann in der Nähe der Substratfläche 516 oder der Unterseite des Sperrdielektrikums 560 angeordnet werden.
  • In einer Ausführungsform können mehrschichtige Metallgates (die erste und die zweite Gatemetallschicht 618a oder 618b und die dicke Gatemetallschicht 620) in einigen oder allen NVM-Transistoren 326, dem Auswahl-Transistor 327 und den MOS-Transistoren 312, 314 und 316 aufgenommen werden. In alternativen Ausführungsformen kann mindestens einer von dem NVM-Transistor 326, dem Auswahl-Transistor 327 und den MOS-Transistoren 312, 314 und 316 stattdessen ein Polysiliziumgate umfassen. In einer Ausführungsform können Polysiliziumgates erreicht werden, wenn die Dummy-Polysiliziumgates 604 nicht herausgeätzt und durch die mehrschichtigen Metallgates 618 und 620 ersetzt werden
  • Die Zusammenfassung der Offenbarung wird bereitgestellt, um 37 C.F.R. (Titel 37 des Code of Federal Regulations) §1.72(b) zu entsprechen, der eine Zusammenfassung erfordert, die es einem Leser ermöglicht, den Charakter einer oder mehrerer Ausführungsformen der technischen Offenbarung schnell zu ermitteln. Die Zusammenfassung wird mit dem Verständnis eingereicht, dass sie nicht dazu verwendet wird, den Umfang oder die Bedeutung der Ansprüche zu interpretieren oder einzuschränken. Außerdem kann in der vorstehenden ausführlichen Beschreibung gesehen werden, dass verschiedene Merkmale in einer einzelnen Ausführungsform zum Zweck der Straffung der Offenbarung miteinander gruppiert sind. Dieses Verfahren der Offenbarung soll nicht derart verstanden werden, dass es eine Absicht widerspiegelt, dass die beanspruchten Ausführungsformen mehr Merkmale als ausdrücklich in jenem Anspruch genannt erfordern. Vielmehr liegt der erfindungsgemäße Gegenstand, wie in den folgenden Ansprüchen niedergelegt, in weniger als allen Merkmalen einer einzelnen offenbarten Ausführungsform. Somit sind die nachstehenden Ansprüche in der ausführlichen Beschreibung aufgenommen, wobei jeder Anspruch selbstständig als separate Ausführungsform steht.
  • Verweise in der Beschreibung auf eine Ausführungsform bedeuten, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Charakteristik, das oder die in Verbindung mit der Ausführungsform beschrieben wird, in zumindest einer Ausführungsform der Schaltung oder des Verfahrens aufgenommen ist. Die Verwendung des Ausdrucks eine Ausführungsform an verschiedenen Stellen in der Beschreibung bezieht sich nicht notwendigerweise immer auf dieselbe Ausführungsform.
  • In der vorstehenden Beschreibung wurde der Gegenstand unter Bezugnahme auf konkrete Ausführungsbeispiele davon beschrieben. Es ist jedoch offensichtlich, dass verschiedene Modifikationen und Änderungen daran vorgenommen werden können, ohne von dem breiteren Erfindungsgedanken und Schutzumfang der Erfindung, wie in den beigefügten Ansprüchen dargelegt, abzuweichen. Die Beschreibung und die Zeichnungen sind dementsprechend im veranschaulichenden und nicht einem einschränkenden Sinn zu verstehen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 16/902670 [0001]
    • US 62/877 [0001]
    • US 953 [0001]
    • US 62/992795 [0001]

Claims (22)

  1. Verfahren zum Herstellen einer Speichervorrichtung, umfassend: - Ausbilden einer ersten Gateoxidschicht, die über einem ersten und einem zweiten Gebiet eines Substrats liegt, - Entfernen eines ersten Abschnitts der ersten Gateoxidschicht, um eine erste Öffnung im ersten Gebiet zu erzeugen, - Ausbilden eines Dielektrikumsstapels in der ersten Öffnung und über der ersten Gateoxidschicht, - Strukturieren des Dielektrikumsstapels, um einen nichtflüchtigen Gatestapel, NV-Gatestapel, in dem ersten Gebiet auszubilden, - Entfernen der ersten Gateoxidschicht von einem zweiten und einem dritten Bereich des zweiten Gebiets, - Ausbilden einer zweiten Gateoxidschicht in dem zweiten Bereich und einer dritten Gateoxidschicht in dem dritten Bereich des zweiten Gebiets, - Ausbilden einer Dielektrikumsschicht mit einer hohen Dielektrizitätskonstante, High-K-Dielektrikumsschicht, und einer Dummy-Polysiliziumgateschicht über dem Dielektrikumsstapel und der ersten Gateoxidschicht in dem ersten Gebiet und der ersten, der zweiten und der dritten Gateoxidschicht in dem zweiten Gebiet, - Abätzen der Dummy-Polysiliziumgateschicht, die über dem NV-Gatestapel liegt, - Strukturieren der Dummy-Polysiliziumgate- und der High-K-Dielektrikumsschicht und jeweils des NV-Gatestapels und der ersten Gateoxidschicht, um einen nichtflüchtigen Speichertransistor, NVM-Transistor, und einen Auswahl-Transistor in dem ersten Gebiet auszubilden, und - Ersetzen der Dummy-Polysiliziumgateschicht in dem NVM- und dem Auswahl-Transistor durch eine Metallschicht.
  2. Verfahren nach Anspruch 1, ferner umfassend: - Strukturieren des ersten Gateoxids, der Dummy-Polysiliziumgate- und der High-K-Dielektrikumsschicht, um einen Hochvolt-Metall-Oxid-Silizium-Transistor, HV-MOS-Transistor, in einem ersten Bereich des zweiten Gebiets auszubilden, - Strukturieren des zweiten Gateoxids, der Dummy-Polysiliziumgate- und der High-K-Dielektrikumsschicht, um einen Eingabe-/Ausgabe-MOS-Transistor, I/O-MOS-Transistor, in dem zweiten Bereich des zweiten Gebiets auszubilden, und - Strukturieren des dritten Gateoxids, der Dummy-Polysiliziumgate- und der High-K-Dielektrikumsschicht, um einen Niedervolt-MOS-Transistor, LV-MOS-Transistor, in dem dritten Bereich des zweiten Gebiets auszubilden.
  3. Verfahren nach Anspruch 1, bei dem die erste Gateoxidschicht derart ausgebildet wird, dass sie eine größere Dicke aufweist als die zweite Gateoxidschicht, und bei dem die zweite Gateoxidschicht derart ausgebildet wird, dass sie eine größere Dicke aufweist als die dritte Gateoxidschicht.
  4. Verfahren nach Anspruch 1, bei dem das Ausbilden der zweiten Gateoxidschicht in dem zweiten Bereich ferner umfasst: - Durchführen einer Radikaloxidation, um nebenläufig die zweite Oxidschicht auszubilden und einen oberen Abschnitt des NV-Gatestapels zu oxidieren, um eine Sperroxidschicht auszubilden.
  5. Verfahren nach Anspruch 1, ferner umfassend: - Ausbilden einer strukturierten Maske, die die Dummy-Polysiliziumgateschicht, die über dem NV-Gatestapel liegt, freilegt, und - Durchführen eines Polysiliziumätzprozesses, um die Dummy-Polysiliziumgateschicht über dem NV-Gatestapel dünner zu machen, so dass obere Flächen der Dummy-Polysiliziumgateschicht über dem NV-Gatestapel in dem ersten Gebiet und über der ersten Gateoxidschicht in dem ersten und in dem zweiten Gebiet ungefähr komplanar sind.
  6. Verfahren nach Anspruch 1, ferner umfassend: - Ausbilden einer strukturierten Maske, so dass die Dummy-Polysiliziumgateschicht über dem NV-Gatestapel in dem ersten Gebiet und der ersten Gateoxidschicht in dem ersten und in dem zweiten Gebiet freigelegt wird, und - Durchführen eines Polysiliziumätzprozesses durch die strukturierte Maske, um die Dummy-Polysiliziumgateschicht dünner zu machen, so dass obere Flächen der Dummy-Polysiliziumgateschicht über dem NV-Gatestapel, der ersten Gateoxidschicht in dem ersten und dem zweiten Gebiet und der zweiten und der dritten Gateoxidschicht in dem zweiten Gebiet ungefähr komplanar sind.
  7. Verfahren nach Anspruch 1, ferner umfassend: - Ausbilden einer verspannungsinduzierenden Siliziumnitridschicht und einer dielektrischen Zwischenschicht, ILD, die über dem Substrat liegt, und - Durchführen eines chemisch-mechanischen-Polierprozesses, CMP-Prozesses, bis zumindest eine von den Dummy-Polysiliziumgateschichten des NVM-Transistors und des Auswahl-Transistors im ersten Gebiet freigelegt wird.
  8. Verfahren nach Anspruch 1, bei dem das Ersetzen der Dummy-Polysiliziumgateschicht ferner umfasst: - Durchführen eines Polysiliziumätzens, um die Dummy-Polysiliziumgateschicht im NVM-Transistor und dem Auswahl-Transistor zu entfernen, wobei der NVM- und der Auswahl-Transistor eine Zwei-Transistor-Speicherzelle in dem ersten Gebiet bilden, - Aufbringen einer ersten Metallgateschicht über der High-K-Dielektrikumsschicht in dem NVM-Transistor und dem Auswahl-Transistor, und - Aufbringen einer zweiten Metallgateschicht, die über der ersten Metallgateschicht liegt.
  9. Verfahren nach Anspruch 8, bei dem der NVM- und der Auswahl-Transistor vom n-Kanaltyp sind, wobei - die erste Metallgateschicht in dem NVM-Transistor ein Metall mit hoher Austrittsarbeit umfasst, wobei das Metall mit hoher Austrittsarbeit mindestens eines von Aluminium, Titan und Verbindungen oder Legierungen davon umfasst, - die erste Metallgateschicht in dem Auswahl-Transistor ein Metall mit niedriger Austrittsarbeit umfasst, wobei das Metall mit niedriger Austrittsarbeit mindestens eines von Titan, Lanthan, Aluminium und Verbindungen oder Legierungen davon umfasst.
  10. Verfahren nach Anspruch 2, bei dem der Auswahl-Transistor in dem ersten Gebiet und der HV-MOS-Transistor in dem zweiten Gebiet nebenläufig ausgebildet werden, wobei das erste Gatedielektrikum in dem Auswahl- und dem HV_MOS-Transistor in einem ungefähren Bereich von 110 Å bis 160 Ä liegt, wobei der Auswahl-Transistor ausgelegt ist, um in einem Spannungsbereich von 4,5 V bis 12 V für Programmier- oder Löschoperationen des NVM-Transistors zu arbeiten.
  11. Verfahren zum Herstellen einer Speichervorrichtung, umfassend: - Ausbilden einer Zwei-Transistor-Speicherzelle, 2T-Speicherzelle, in einem Speichergebiet eines Substrats, ferner umfassend: - Ausbilden einer Hochvolt-Gateoxidschicht, HV-Gateoxidschicht, in dem Speichergebiet und einem Logikgebiet des Substrats, - Ausbilden einer ersten Öffnung in dem Speichergebiet, und - Ausbilden eines nichtflüchtigen Dielektrikumsstapels, NV-Dielektrikumstapels, in der ersten Öffnung und eines Auswahl-Gateoxidstapels außerhalb der ersten Öffnung, - Ausbilden eines HV-Gateoxidstapels, eines Eingabe-/Ausgabe-Gateoxidstapels, I/O-Gateoxidstapels, und eines Niedervolt-Gateoxidstapels, LV-Gateoxidstapels, in dem Logikgebiet, wobei der Auswahl-Gateoxidstapel und der HV-Gateoxidstapel eine gleiche Dicke aufweisen, - Aufbringen einer Dielektrikumsschicht mit einer hohen Dielektrizitätskonstante, High-K-Dielektrikumsschicht, und einer Dummy-Polysiliziumgateschicht in dem Speicher- und Logikgebiet, - Abätzen eines Abschnitts der Dummy-Polysiliziumgateschicht in dem Speichergebiet, - Strukturieren der Dummy-Polysiliziumgate- und der High-K-Dielektrikumsschicht, - Strukturieren des NV-Gatedielektrikumsstapels und des Auswahl-Gateoxidstapels, um jeweils einen nichtflüchtigen Speichertransistor ,NVM-Transistor, und einen Auswahl-Transistor in dem Speichergebiet auszubilden, - Strukturieren des HV-, des I/O- und des LV-Gateoxidstapels, um jeweils einen HV-, einen I/O- und einen LV-Transistor auszubilden, und - Ersetzen der Dummy-Polysiliziumgateschichten jeweils in dem NVM-, dem Auswahl-, dem HV-, dem I/O- und dem LV-Transistor durch mehrschichtige Metallgateschichten.
  12. Verfahren nach Anspruch 11, bei dem die 2T-Speicherzelle, der HV-, der I/O- und der LV-Transistor innerhalb eines einzelnen Halbleiter-Die ausgebildet werden.
  13. Verfahren nach Anspruch 11, bei dem der Auswahl-Gateoxid- und der HV-Gateoxidstapel nebenläufig und dicker ausgebildet werden als der I/O-Gateoxidstapel, wobei der I/O-Gateoxidstapel dicker ausgebildet wird als der LV-Gateoxidstapel.
  14. Verfahren nach Anspruch 11, ferner umfassend: - Ausbilden einer strukturierten Maske, die die Dummy-Polysiliziumgateschicht, die über dem NV-Gatedielektrikumsstapel liegt, freilegt, und - Durchführen eines Polysiliziumätzprozesses, um die Dummy-Polysiliziumgateschicht über dem NV-Gatedielektrikumsstapel dünner zu machen, so dass obere Flächen der Dummy-Polysiliziumgateschicht über dem NV-Gatedielektrikums- und dem Auswahl-Gateoxidstapel in etwa komplanar sind.
  15. Verfahren nach Anspruch 11, ferner umfassend: - Ausbilden einer strukturierten Maske, so dass die Dummy-Polysiliziumgateschicht in dem Speichergebiet und die, die über dem HV-Gateoxidstapel in dem Logikgebiet aufgebracht ist, freigelegt wird, und - Durchführen eines Polysiliziumätzprozesses durch die strukturierte Maske, um die Dummy-Polysiliziumgateschicht dünner zu machen.
  16. Verfahren nach Anspruch 11, ferner umfassend: - Ausbilden einer verspannungsinduzierenden Siliziumnitridschicht und einer dielektrischen Zwischenschicht, ILD, in dem Speicher- und dem Logikgebiet, und - Durchführen eines chemisch-mechanischen-Polierprozesses, CMP-Prozesses, bis zumindest eine von den Dummy-Polysiliziumgateschichten des NVM-Transistors und des Auswahl-Transistors in dem Speichergebiet freigelegt wird.
  17. Verfahren nach Anspruch 11, bei dem das Ersetzen der Dummy-Polysiliziumgateschicht ferner umfasst: - Durchführen eines Polysiliziumätzvorgangs, um die Dummy-Polysiliziumgateschicht in dem NVM-Transistor und dem Auswahl-Transistor zu entfernen, - Aufbringen einer ersten Metallgateschicht über der High-K-Dielektrikumsschicht in dem NVM-Transistor und dem Auswahl-Transistor, und - Aufbringen einer zweiten Metallgateschicht, die über der ersten Metallgateschicht liegt.
  18. Verfahren nach Anspruch 11, bei dem der NVM- und der Auswahl-Transistor vom n-Kanaltyp sind, wobei - die erste Metallgateschicht in dem NVM-Transistor ein Metall mit hoher Austrittsarbeit umfasst, wobei das Metall mit hoher Austrittsarbeit mindestens eines von Titan, Lanthan, Aluminium und Verbindungen oder Legierungen davon umfasst, und - die erste Metallgateschicht in dem Auswahl-Transistor ein Metall mit niedriger Austrittsarbeit umfasst, wobei das Metall mit niedriger Austrittsarbeit mindestens eines von Titan, Lanthan, Aluminium und Verbindungen oder Legierungen davon umfasst.
  19. Verfahren nach Anspruch 11, bei dem - eine kombinierte Dicke der High-K-Dielektrikumsschicht und des Auswahl-Gateoxidstapels des Auswahl-Transistors in einem ungefähren Bereich von 110 Å bis 160 Ä liegt, und der Auswahl-Transistor ausgelegt ist, um in einem ungefähren Bereich von 4,5 V bis 12 V für Programmier-/Löschoperationen der 2T-Speicherzelle zu arbeiten.
  20. Verfahren nach Anspruch 14, bei dem das Abätzen eines Abschnitts der Dummy-Polysiliziumgateschicht in dem Speichergebiet ferner ein Entfernen von ungefähr 90 Å bis 110 Ä von der Dummy-Polysiliziumgateschicht, die über dem NV-Gatedielektrikumsstapel angeordnet ist, umfasst.
  21. Verfahren nach Anspruch 11, bei dem der NVM-, der Auswahl-, der HV-, der I/O- und der LV-Transistor eine in etwas gleiche Höhe aufweisen.
  22. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: - Ausbilden eines nichtflüchtigen Dielektrikumsstapels, NV-Dielektrikumsstapels, und eines ersten Gateoxids in einem ersten Gebiet eines Substrats und eines zweiten und eines dritten Gateoxids in einem zweiten Gebiet des Substrats, - Ausbilden einer Dielektrikumsschicht mit einer hohen Dielektrizitätskonstante, High-K-Dielektrikumsschicht, und einer Dummy-Polysiliziumgateschicht über dem NV-Dielektrikumsstapel und dem ersten, dem zweiten und dem dritten Gateoxid, - Abätzen der Dummy-Polysiliziumgateschicht, die über dem NV-Dielektrikumsstapel liegt, - Strukturieren der Dummy-Polysiliziumgate- und der High-K-Dielektrikumsschicht und jeweils des NV-Dielektrikumsstapels und des ersten Gateoxids, um einen nichtflüchtigen Speichertransistor, NVM-Transistor, und einen Auswahl-Transistor in dem ersten Gebiet auszubilden, und - Ersetzen der Dummy-Polysiliziumgateschicht in dem NVM- und dem Auswahl-Transistor durch eine Metallschicht, - wobei der NV-Dielektrikumsstapel anschließend an das erste Gateoxid ausgebildet wird, und - wobei das erste, das zweite und das dritte Gateoxid getrennt ausgebildet werden, wobei das erste Gateoxid dicker ist als das zweite Gateoxid, und das zweite Gateoxid dicker ist als das dritte Gateoxid.
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