CN118103949A - 将sonos集成至hkmg流中的方法 - Google Patents

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Abstract

公开了一种半导体器件及其制造方法。通常，该方法包括在衬底的表面上方形成存储晶体管的隧道电介质，在隧道电介质上方形成氮化物电荷俘获层，以及在衬底表面上方形成场效应晶体管的栅极电介质。形成栅极电介质可以包括执行多个氧化工艺以形成厚栅极氧化物，同时在存储晶体管的电荷俘获层上方形成包括氧化物层的阻挡电介质。在一个实施方式中，执行氧化工艺包括执行原位蒸汽生成工艺以形成厚栅极氧化物和阻挡电介质的氧化物层，随后执行热氧化工艺以增加厚栅极氧化物和氧化物层的厚度，而不改变从隧道电介质至阻挡电介质的电荷俘获层的厚度上的基本上均匀的化学计量的氮浓度。

Description

将SONOS集成至HKMG流中的方法
相关申请的交叉引用
本申请是于2021年12月17日提交的美国非临时申请第17/554,900号的国际申请，本申请根据35U.S.C.119(e)要求于2021年9月15日提交的美国临时专利申请序列第63/244,316号的优先权权益，该国临时专利申请的全部内容通过引用并入本文。
技术领域
本公开内容总体上涉及半导体器件，并且更具体地涉及包括嵌入或整体形成的氧化硅-氮化硅-氧化硅-硅(SONOS)存储晶体管和高压晶体管的模拟和数字存储器件及其制造方法。
背景技术
闪存或非易失性存储(NVM)器件通常包括存储元件或单元的网格或阵列。在一个特定实施方式中，每个存储单元可以包括至少一个电荷俘获场效应晶体管(FET)或存储晶体管和选择晶体管，以及包括从阵列读取和写入阵列的输入/输出(I/O)晶体管和逻辑或核心晶体管的多个外围电路。存储晶体管通常包括电荷俘获层或电荷存储层，其在控制栅极(CG)与沟道之间俘获电荷，以改变晶体管的阈值电压(Vt)来存储数据。选择晶体管激活存储晶体管以支持编程和擦除操作。
有两种类型的电荷俘获存储晶体管：浮栅(FG)晶体管，其中电荷被俘获在夹在CG与沟道之间的电隔离导电电荷俘获层中，通常是多晶硅层；以及氧化硅-氮化硅-氧化硅-硅(SONOS)晶体管，其中电荷被俘获在介于下部或隧道氧化物层与顶部或阻挡氧化物层之间的非导电层中，通常是氮化硅(SiN)层，所有这些都在CG与沟道之间。SONOS存储晶体管被认为更可靠，因为氮化物电荷俘获层闪存的非导电性质使其更能容忍可能会使浮栅晶体管的整个多晶硅电荷俘获层放电的上部或下部氧化物中的缺陷。
越来越多的应用，诸如人工智能(AI)和机器学习(ML)，需要越来越大量的数据存储和存储器件使用以进行推理功能，诸如乘法-累加(MAC)运算。满足这种需求的一种方式是通过使用多级单元(MLC)，其中存储晶体管能够通过存储不同的电荷量来存储多于单比特的信息或单二进制比特的信息，以表示不同的模拟值，每个模拟值导致不同的阈值电压，并确定存储在MLC中的数据的状态或模拟值。例如，能够保持四种不同电荷水平的MLC存储晶体管(从完全编程到部分编程、部分擦除或完全擦除)可以产生两比特信息，这两比特信息可以被解释为四种不同的状态：00、01、10或11。可替选地或附加地，它可以呈现四个不同的模拟值：0、1、2或3。因为MLC中的存储晶体管需要更大范围的阈值电压或更大的Vt窗口，所以它通常在比单电平或二进制电平单元中的存储晶体管更高的栅极电压下操作，这意味着选择晶体管以及外围电路中的许多晶体管也必须是能够在约10伏或更高的电压下操作的高压(HV)晶体管。在使用FG存储晶体管的MLC中，这可以通过增加HV晶体管的栅极与沟道之间的栅极氧化物的厚度来容易地实现。
然而，增加包括SONOS存储晶体管的存储单元中的选择晶体管或其他晶体管的栅极氧化物的厚度是有问题的，因为用于形成厚栅极氧化物的高温下的常规氧化工艺会导致SiN电荷俘获在电荷俘获层的垂直厚度上的不均匀分布，使其不适于MLC操作。当存储阵列包括在嵌入式闪存器件(eFlash)中，嵌入式闪存器件(eFlash)还包括其他HV、I/O和核心晶体管时，SONOS多级存储器单元的这样的集成尤其成问题。
因此，需要包括具有嵌入或整体形成在单个衬底上的SONOS存储晶体管和HV晶体管的多级存储单元的Flash或NVM器件及其制造方法。
发明内容
公开了半导体器件及其制造方法。该半导体器件在形成双晶体管(2T)多级存储单元(MLC)的存储晶体管和选择晶体管中特别有用，其中选择晶体管的栅极电介质具有足以使MLC能够在高达和超过10V的电压下操作的厚度。
通常，该方法包括在衬底的表面上方形成存储晶体管的隧道电介质，在隧道电介质上方形成氮化物电荷俘获层，以及在衬底表面上方形成场效应晶体管(FET)的栅极电介质。形成栅极电介质可以包括执行多个氧化工艺以形成厚栅极氧化物(GOX)，同时在存储晶体管的电荷俘获层上方形成包括氧化物层的阻挡电介质。在一个实施方式中，执行氧化工艺包括执行原位蒸汽生成工艺以形成厚GOX和阻挡电介质的氧化物层，随后执行热氧化工艺以增加厚GOX和氧化物层的厚度，而不改变从隧道电介质至阻挡电介质的电荷俘获层的厚度上基本上均匀的化学计量的氮浓度。热氧化工艺可以包括快速热氧化工艺、湿炉氧化工艺或干炉氧化工艺。
该方法还可以包括在厚GOX和阻挡电介质的氧化物层上方同时沉积高介电常数(高K)材料，以及在栅极电介质和阻挡电介质上方形成金属栅极，以形成高K金属栅极(HKMG)FET和存储晶体管。
下面参照附图详细描述本发明的实施方式的其他特征和优点以及本发明的各种实施方式的结构和操作。应当注意，本发明不限于本文中描述的特定实施方式。本文中仅出于说明性目的呈现这样的实施方式。基于本文中包含的教导，另外的实施方式对于相关领域技术人员将是明显的。
附图说明
现在将参照附图仅以示例的方式描述本发明的实施方式，在附图中，对应的附图标记指示对应的部分。此外，并入本文并形成说明书的一部分的附图示出了本发明的实施方式，并且与说明书一起进一步用于说明本发明的原理并使相关领域的技术人员能够实现并使用本发明。
图1A是根据本公开内容的实施方式的包括氧化硅-氮化硅-氧化硅-半导体(SONOS)晶体管和具有厚栅极氧化物(GOX)的选择晶体管的双晶体管(2T)非易失性存储(NVM)单元的实施方式的截面框图；
图1B是根据本公开内容的另一实施方式的包括NVM晶体管和选择晶体管(还包括高K电介质和金属栅极)的2T NVM单元的另一实施方式的截面框图；
图2是示出诸如如图1A或图1B所示的2T NVM单元的示例性实施方式的示意图；
图3是示出人工神经元的神经网络的代表性框图，其中包括SONOS的多级2T存储单元的实施方式特别有用；
图4是描绘根据本公开内容的实施方式的集成制造包括SONOS晶体管、HV选择晶体管和其他输入/输出(IO)和核心或LV_MOS晶体管的NVM器件的方法的流程图；以及
图5A至图5V示出了根据图4的方法制造的NVM器件的一部分在制造工艺中的不同时间或步骤处的截面。
具体实施方式
本文中参照附图描述了一种存储单元以及制造该存储单元的方法，该存储单元包括嵌入式非易失性存储(NVM)晶体管和一个或更多个具有厚栅极氧化物(GOX)的高压(HV)场效应晶体管(FET)，并且在一些实施方式中，包括高K金属栅极(HKMG)堆叠。
在以下描述中，出于解释的目的，阐述了许多具体细节以便提供对本发明的透彻理解。然而，对于本领域的技术人员来说将明显的是，可以在没有这些具体细节的情况下实践本发明。在其他情况下，为了避免不必要地模糊对本说明书的理解，没有详细示出或以框图形式示出公知的结构和技术。
在描述中对“一个实施方式”或“实施方式”的引用意指结合实施方式描述的特定特征、结构或特性包括在本发明的至少一个实施方式中。短语“在一个实施方式中”在本说明书中不同地方的出现不一定都是指同一实施方式。本文中使用的术语“耦接”可以包括直接电连接两个或更多个部件或元件以及通过一个或更多个中间部件间接地连接两个或更多个部件或元件。
简而言之，本公开内容涉及一种双晶体管(2T)非易失性存储单元，其包括：电荷俘获晶体管，诸如氧化硅-氮化硅-氧化硅-半导体(SONOS)非易失性存储(NVM)晶体管；以及具有厚栅极氧化物(GOX)的高压(HV)选择晶体管，厚栅极氧化物(GOX)顺序使用热氧化工艺和原位蒸汽生成(ISSG)氧化工艺整体形成在单个共享衬底上，以同时形成NVM晶体管的阻挡氧化物和GOX。此外，在一些实施方式中，NVM晶体管和选择晶体管还包括覆盖阻挡氧化物和GOX的高K层以及金属栅极。已经发现，这样的架构能够将多级SONOS晶体管集成至金属氧化物硅(MOS)FET工艺流程中，而不会对SONOS晶体管的性能产生不利影响。还发现，2T存储单元及其形成方法特别适用于制造推理设备，诸如深度神经元网络(DNN)系统的人工神经元。
在图2A所示的第一实施方式中，非易失性存储(NVM)单元100包括氧化硅-氮化硅-氧化硅-半导体(SONOS)型电荷俘获NVM晶体管102，以及邻近NVM晶体管设置的场效应或FET型选择晶体管104。如图1A所示，NVM单元100被认为具有双晶体管(2T)架构，其中，NVM晶体管102和FET 104可以在本专利文献中分别被认为是存储晶体管和通过或选择晶体管。
NVM晶体管102可以是被配置成存储二进制值(“0”或“1”)的单比特存储晶体管，或者多比特或多级存储晶体管，多比特或多级存储晶体管能够在0V至10V的阈值电压(VT)的宽窗口下操作，并且被配置成存储多级模拟值(例如128至256或0至2n)。参照图1A，NVM晶体管102包括形成在衬底106上方的存储栅极堆叠或控制栅极堆叠。NVM单元100还包括源极区108/110和漏极区112，其直接形成在衬底106中，或者可选地形成在衬底中的浅正极阱(SPW114)内，在NVM晶体管102的任一侧。另外，SPW 114可以至少部分地封装在深负极阱(DNW116)内。通常，源极区108和漏极区112通过NVM晶体管102下方的第一沟道区118连接，并且源极区110和漏极区112通过选择晶体管104下方的第二沟道区120连接，如图1A所示，NVM晶体管102和选择晶体管104共享设置在其间的漏极区112，称为内部节点。
NVM晶体管102包括氧化物隧道电介质层122、氮化硅(SiN)或氧氮化硅(SiON)电荷俘获层124和氧化物顶部或阻挡层126，形成ONO堆叠128。在一些实施方式中，电荷俘获层124可以包括多个氮化硅或氧氮化硅层，其可以被一个或更多个氧化硅层分开，并且通过Fowler-Nordheim(FN)隧道俘获从衬底106注入的电荷。NVM晶体管102的阈值电压(VT)和漏极电流(ID)值可以至少部分地由于俘获电荷的量而改变。NVM晶体管102还包括覆盖ONO堆叠128布置的多晶硅(poly)或金属栅极层，其可以用作控制栅极(CG)。在操作中，CG被VCG适当偏置以存储或读取由NVM晶体管102存储的比特值。
选择晶体管104是能够在10V或更大的栅极电压(VSG)下操作的高压(HV)FET晶体管，并且与多级NVM晶体管102的电压兼容。选择晶体管104包括覆盖栅极电介质或层130布置的金属或多晶硅选择栅极(SG)。通常，栅极层130包括厚栅极氧化物层或GOX。厚是指GOX层具有从衬底106的表面到SG约至约/>的厚度，显著大于NVM电池的常规选择晶体管中的厚度，以实现高电压操作。可选地，如在所示的实施方式中，选择晶体管104也形成在DNW 116中的SPW 114内。在操作中，SG被VSG适当偏置以打开或关闭选择晶体管104下面的沟道120。
在图1B所示的替选实施方式中，NVM单元100包括NVM晶体管102和/或选择晶体管104，其中阻挡层和/或栅极层130包括一层或更多层高K电介质材料。合适的高k电介质材料可以包括但不限于氧化铪、氧化锆、硅酸铪、氧氮化铪、氧化铪锆和氧化镧。参照图1B，在所示的实施方式中，NVM晶体管102的阻挡层(图1A中的126)包括氧化物层126a和高K电介质层126b，并且选择晶体管104的栅极层(图1B中的130)包括氧化物层130a和高K电介质层130b。
可选地，如所示实施方式中所示，NVM晶体管102的CG、选择晶体管104的SG或两者都可以包括一层或更多层金属或金属合金。合适的金属或合金包括但不限于铝、铜、钛、钨及其合金。
图2是示出如图1A和图1B所示的具有与FET型选择晶体管204串联连接的SONOS型NVM晶体管202的双晶体管(2T)存储单元200的示例性实施方式的示意图。通过耦接至SG的字线(WL)适当偏置选择晶体管204的SG，选择NVM单元200用于编程或读取操作。当通过向耦接至CG的SONOS字线(WLS)施加相对于其中形成NVM晶体管202的衬底或浅阱(SPW)的正脉冲而使CG被适当偏置，使得电子通过FN隧穿从NVM晶体管下面的反转层或沟道注入电荷俘获层206时，对NVM单元200进行编程(即，大于“1”的比特值)。俘获在电荷俘获层206中的电荷导致通过选择晶体管204耦接至源极线(SL)的NVM晶体管202的漏极与耦接至位线(BL)的NVM晶体管的源极之间的电子耗尽，提高了导通基于SONOS的NVM晶体管所需的阈值电压(VT)，将器件置于“编程”状态。如上所述，当NVM晶体管202是多比特或多级存储晶体管，能够以从0V至10V的阈值电压(VT)的宽窗口操作时，器件可以被编程以存储1至2n比特值。
通过相对于衬底或阱在CG上施加相反的电压或负脉冲以导致空穴从累积沟道进入ONO叠层的FN隧穿，来擦除NVM单元200。编程阈值电压和擦除阈值电压分别称为“Vtp”和“Vte”。
图3是示出深度神经元网络(DNN)系统(未示出)中人工神经元的神经网络300的代表性框图，对于深度神经元网络(DNN)系统，上述2T存储单元的实施方式及其形成或制造方法特别有用。
参照图3，神经网络300通常包括经由总线系统304彼此耦接的多个人工神经元或NVM器件302。根据本公开内容的实施方式，每个NVM器件302包括2T NVM单元308的存储阵列306，每个NVM单元308具有整体形成在单个衬底上的SONOS型NVM晶体管和FET型选择晶体管(未示出)。在一个实施方式中，SONOS NVM晶体管是多比特或多级晶体管，其具有本地存储权重的模拟值并并行处理每个非易失性存储元件的能力。因此，每个NVM单元308可以具有多个级别(例如4比特至8比特)而不是二进制级别(1比特)，并且每个ID/VT级别可以表示多比特权重值。
参照图3的左侧，除了存储阵列306之外，每个NVM设备302可以包括数模转换器(DAC 310)，以接收来自总线304的数字输入，然后将其转换成模拟信号并通过低压驱动器312和/或高压驱动器314耦接至存储阵列306。在一个实施方式中，低压驱动器312生成控制信号以经由WLS控制多级NVM单元的SG，并且高压驱动器314经由WL控制多级NVM单元的CG。NVM设备302还包括高压列驱动器316，以生成至NVM单元308的BL的控制信号；列多路复用器(MUX 318)，其选择用于编程或读取操作的NVM单元；以及模数转换器(ADC 320)，以将来自MUX的模拟信号转换成要输出至另一个或其他NVM设备或来自神经网络300的数字信号。通常，如在所示的实施方式中，每个NVM设备302还包括可编程命令和控制电路系统，该可编程命令和控制电路系统包括数字数据流控制块322，其可以被配置和操作以引导NVM器件内的数据流业务。
应当理解，除了上述SONOS晶体管和选择晶体管之外，每个NVM器件302还包括转换器、驱动器、控制块和其他外围电路中的大量其他HV和低压(LV)输入/输出(IO)和逻辑或核心晶体管。还应当理解，在单个工艺流程中在单个衬底上整体形成或制造所有或大量这些晶体管是有利的，而不会对SONOS晶体管的性能产生不利影响。
图4是描绘根据本公开内容的示例性实施方式的集成制造包括SONOS晶体管、HV选择晶体管和其他HV和LV输入/输出以及逻辑或核心晶体管的NVM器件的一种这样的方法的流程图。
图5A至图5V示出了根据图4的方法制造的NVM器件500的一部分在制造工艺中的不同时间或步骤处的截面。
参照图4和图5A，该工艺开始于在晶片或衬底504中形成多个隔离结构或浅沟槽隔离(STI)502(步骤402)。隔离结构502将形成在衬底504的第一区510中的双晶体管(2T)存储单元的NVM晶体管506和选择晶体管或HV_MOS晶体管508与形成在第二区516中的包括输入/输出晶体管或I/O_MOS晶体管512以及核心或LV_MOS晶体管514的一个或更多个MOS晶体管隔离。本领域普通技术人员将理解，隔离结构502可以根据需要形成在衬底504的任何地方，并且不应限于图中所示的那些地方。可选地，在一些实施方式中，可以结合附加隔离结构502，以将正在形成的存储单元与形成在衬底504的相邻区域(未示出)中的存储单元隔离，和/或将I/O_MOS晶体管512和LV_MOS晶体管514彼此隔离。通常，隔离结构502包括电介质材料，诸如氧化物或氮化物，并且可以通过任何常规技术形成，包括但不限于STI或硅的局部氧化(LOCOS)。衬底504可以是由适合于半导体器件制造的任何单晶材料组成的大块衬底，或者可以包括形成在衬底上的合适材料的顶部外延层。在一个实施方式中，衬底504的合适材料包括但不限于硅、锗、硅-锗或III-V族化合物半导体材料。
可选地，在一些实施方式中，如图5A中最佳示出的，衬垫氧化物518可以形成在第一区510和第二区516两者中的衬底504的表面520上方。在一个实施方式中，衬垫氧化物518可以是厚度从约40纳米(nm)至约50nm或其他厚度的二氧化硅(SiO2)，并且可以通过热氧化工艺或原位蒸汽生成(ISSG)工艺或本领域已知的其他氧化或沉积工艺来生长。应当理解，衬垫氧化物518可能不是必需的，或者在一些实施方式中不形成。
参照图4和图5B，然后通过衬垫氧化物518(如果存在的话)将掺杂剂注入至衬底504中，以形成其中可以形成NVM晶体管和/或MOS晶体管的阱和MOS晶体管的沟道(步骤404)。注入的掺杂剂可以是任何类型和浓度，并且可以以任何能量注入，所述能量包括形成NVM晶体管和/或MOS晶体管的阱或深阱以及形成MOS晶体管的沟道所需的能量。在一个具体实施方式中，如图5B所示，适当离子种类的掺杂剂被注入以在可以形成P型或P沟道晶体管LV_MOS晶体管514的第二区516中形成深N阱522。在其他实施方式中，还可以为NVM晶体管506和/或HV_MOS晶体管508和/或I/O_MOS晶体管512形成附加阱或深阱。还应当理解，诸如深N阱522的阱可以通过在衬底504的表面520上方沉积和图案化掩模层(诸如光致抗蚀剂层)并且以适当的能量将适当的离子种类注入至适当的浓度来形成。应当理解，在第一区510和/或第二区516中可以存在P型晶体管和/或N型晶体管。图5B和其他图中所示的NVM晶体管506、HV_MOS晶体管508、I/O_MOS晶体管512和LV_MOS晶体管514的位置、数量和类型仅用于说明目的，不应被解释为限制。
在一个实施方式中，HV晶体管508、I/O晶体管512和LV_MOS晶体管514中的一个或更多个晶体管的沟道524可以形成在衬底504中。应当理解，HV晶体管508、I/O晶体管512和LV_MOS晶体管514的沟道524可以同时形成，也可以不同时形成。与阱注入一样，沟道524可以通过在衬底504的表面520上方沉积和图案化掩模层(诸如光致抗蚀剂层)并且以适当的能量将适当的离子种类注入至适当的浓度来形成。在一个实施方式中，例如，可以以约40千电子伏特(keV)至约400keV的能量和约4e12 cm-2至约4e14 cm-2的剂量注入BF2，以形成N沟道或N型MOS(NMOS)晶体管。同样可以通过以任何合适的剂量和能量注入砷(As)或磷(P)离子来形成P型MOS(PMOS)晶体管。应当理解，还可以使用标准光刻技术同时或在不同时间在所有三个MOS晶体管508、512、514中使用注入来形成沟道524，包括形成图案化的光致抗蚀剂层，以用于对MOS晶体管508、512、514的沟道524中的一个或更多个沟道进行掩模。
接下来，参照图4和图5C和图5D，图案化的隧道掩模528形成在衬垫氧化物518层上或覆盖衬垫氧化物518层，适当类型、能量和浓度的离子(由箭头530表示)通过隧道掩模528中的窗口或开口注入，以形成NVM晶体管506的沟道532，如图5C所示，并且去除将要形成NVM晶体管506的区域中的衬垫氧化物518的至少一部分和隧道掩模528(步骤406)。隧道掩模528可以包括光致抗蚀剂层，或者由图案化的氮化物或氮化硅层形成的硬掩模。在第一区510中存在多个NVM晶体管506的实施方式中，可以同时、单独或成组形成多个沟道532。
在一个实施方式中，NVM晶体管506的沟道532可以是以约50千电子伏特(keV)至约500keV的能量和约5e11 cm-2至约4e13 cm-2的剂量注入铟(In)以形成N沟道NVM晶体管506的深铟掺杂沟道。注入铟以形成NVM晶体管506的沟道532提高了成品NVM晶体管的阈值电压(VT)均匀性，VT的σ从约450毫伏(mV)提高至约70mV至80mV。可选地，沟道532可以包括以约50keV的能量和约5e11 cm-2至约4e13 cm-2的剂量注入砷的浅掺杂沟道。可替选地，可以注入BF2以形成N沟道NVM晶体管506，或者注入砷或磷以形成P沟道NVM晶体管。在一个实施方式中，NVM晶体管506的沟道532也可以与MOS晶体管508、512、514的沟道524同时形成。在一些实施方式中，N沟道NVM晶体管和P沟道NVM晶体管的沟道532可以同时或分别形成。
在一些实施方式中，如图5D所示，可以例如在使用含有表面活性剂的40：1缓冲氧化物蚀刻(BOE)的湿法清洁工艺中去除隧道掩模528的窗口或开口中的衬垫氧化物518。可替选地，可以使用50：1BOE湿法蚀刻、50：1氢氟酸(HF)湿法蚀刻、衬垫蚀刻或任何其他类似的基于氢氟酸的湿法蚀刻化学来执行湿法清洁工艺。随后或同时，隧道掩模528包括可以使用氧等离子体进行灰化或剥离的光致抗蚀剂材料。可替选地，在使用的情况下，可以使用本领域已知的湿法蚀刻工艺或干法蚀刻工艺去除硬隧道掩模528。
参照图4和图5E，至少在第一区510中清洁或预清洁衬底504的表面520，并且顺序形成或沉积包括NV栅极堆叠的下部氧化物和氮化物(ON)层的多个电介质层(步骤408)。如图5E所示，多个电介质层包括形成或沉积在衬底504的表面520和衬垫氧化物518(在被包括的情况下)上方的隧道电介质534、隧道电介质上的电荷俘获层536或CTL、沉积在电荷俘获层上的氮化物盖层538和沉积在氮化物盖层上的牺牲氧化物540。预清洁可以是湿法或干法工艺。在一个实施方式中，它可以是使用HF或标准清洁剂(SC1)和(SC2)的湿法工艺，并且对衬底504的材料具有高度选择性。在一个实施方式中，SC1通常使用氢氧化铵(NH4OH)、过氧化氢(H2O2)和水(H2O)的4：1：5溶液在30℃至80℃下进行约40分钟。在另一实施方式中，SC2是在约30℃至80℃下短时间浸入HCl、H2O2和H2O的4：1：10溶液中。
隧道电介质534可以是任何材料，并且具有任何厚度，所述任何厚度适合于使得电荷载流子在施加的栅极偏置下能够隧穿至上覆的电荷俘获层中同时当NVM晶体管506未被偏置时保持对泄漏的适当势垒。通常，隧道电介质534可以包括二氧化硅、氧氮化硅或其组合，并且可以通过使用ISSG或自由基氧化的热氧化工艺来生长。
在一个实施方式中，二氧化硅隧道电介质534可以在热氧化工艺中热生长。例如，可以在含氧气体或大气(诸如氧气(O2)气体)中在700℃至800℃下利用干氧化来生长二氧化硅层。进行热氧化工艺的持续时间约在50分钟至450分钟的范围内，以通过衬底的暴露表面的氧化和消耗来实现具有从约1.0纳米(nm)至约3.0纳米的相对均匀的厚度的隧道电介质534的生长。应当理解，这样的范围仅仅是示例性的，而不是限制性的。
在另一实施方式中，二氧化硅隧道电介质534可以在自由基氧化工艺中生长，该自由基氧化工艺涉及的情况下使氢气(H2)和氧气(O2)气体以彼此约4：1的比率流入处理腔室中，而不发生点火事件，诸如等离子体的形成，否则等离子体通常将用于热解H2和O2以形成蒸汽。相反，允许H2和O2在约900℃至约1100℃的温度下，在约0.5托至约40托的压力下反应，在衬底表面形成自由基，诸如OH自由基、HO2自由基或O二自由基。自由基氧化工艺的持续时间大约在约4分钟至约40分钟的大致范围内，以通过衬底的暴露表面的氧化和消耗来实现具有从约1.0纳米(nm)至约4.0纳米的厚度的隧道电介质534的生长。应当理解，在图5E和随后的图中，出于清楚的目的，隧道电介质534的厚度可能被放大。在其他实施方式中，即使厚度减小，在自由基氧化工艺中生长的隧道电介质534也可以比通过湿法氧化技术形成的隧道电介质更致密，并且每立方厘米(cm.sup.3)由基本上更少的氢原子组成。在某些实施方式中，自由基氧化工艺在能够处理多个衬底以提供高质量隧道电介质534的分批处理腔室或炉中进行，而不影响制造设施可能需要的生产量(衬底/小时)要求。
在另一实施方式中，隧道电介质534通过化学气相沉积(CVD)或原子层沉积(ALD)沉积来沉积，并且由电介质层组成，电介质层可以包括但不限于二氧化硅、氧氮化硅、氮化硅、氧化铝、氧化铪、氧化锆、硅酸铪、硅酸锆、氧氮化铪、氧化锆铪及氧化镧。在又一实施方式中，隧道电介质534可以是双层电介质区，该双层电介质区包括：例如但不限于二氧化硅或氧氮化硅的材料的底层；以及可以包括但不限于氮化硅、氧化铝、氧化铪、氧化锆、硅酸铪、硅酸锆、氧氮化铪、氧化锆铪和氧化镧的材料的顶层。
再次参照图5E，电荷俘获层536形成在隧道电介质534上或覆盖隧道电介质534。通常，电荷俘获层536可以是包括多层的多层或双层电荷俘获层，所述多层包括至少底部或第一电荷俘获层536a和顶部或第二电荷俘获层536b，底部或第一电荷俘获层536a在物理上更靠近隧道电介质534，顶部或第二电荷俘获层536b相对于第一电荷俘获层贫氧，并且包括分布在多层电荷俘获层536中的大多数电荷陷阱。
多层电荷俘获层536的第一电荷俘获层536a可以包括氮化硅(Si3N4)、富硅氮化硅或氧氮化硅(SiOxNy(HO))层。例如，第一电荷俘获层536a可以包括具有约2.0nm与约6.0nm之间厚度的氧氮化硅层，氧氮化硅层使用比例和流速适合于提供富硅和富氧的氧氮化物层的二氯硅烷(DCS)/氨(NH3)和一氧化二氮(N2O)/NH3气体混合物通过CVD工艺形成。
然后，在第一电荷俘获层536a上方直接或间接形成多层电荷俘获层536的第二电荷俘获层536b。在一个实施方式中，第二电荷俘获层536b可以包括具有与第一电荷俘获层536a的氧、氮和/或硅的化学计量比不同的氧、氮和/或硅的化学计量比的氮化硅和氧氮化硅层。第二电荷俘获层536b可以包括具有约4.0nm与约8.0nm之间厚度的氧氮化硅层，并且可以使用包括比例和流速适合于提供富硅、贫氧的顶部氮化物层的DCS/NH3和N2O/NH3气体混合物的工艺气体通过CVD工艺形成或沉积。在一个替选实施方式中，第一电荷俘获层536a和第二电荷俘获层536b的氧、氮和/或硅的化学计量组成可以彼此相同或近似相等。
在另一实施方式中，可以在第一电荷俘获层536a与第二电荷俘获层536b之间形成薄电介质和/或薄氧化物层，使得多层电荷俘获层536是NON层。在一些实施方式中，多层电荷俘获层536是分裂电荷俘获层，还包括分隔第一(下部)电荷俘获层536a和第二(上部)电荷俘获层536b的薄的中间氧化物层。中间氧化物层大幅减少在编程期间在第二电荷俘获层536b的边界处累积的电子电荷隧穿至第一电荷俘获层536a中的可能性，从而导致比常规存储器件低的泄漏电流。在一个实施方式中，中间氧化物层可以通过使用热氧化或自由基氧化而氧化至第一电荷俘获层536a的选定深度而形成。自由基氧化可以例如在900℃至1100℃的温度下使用单个衬底工具执行，或者在800℃至900℃的温度下使用分批反应器工具进行。可以使用单个衬底工具以约4：1的比例和40托至15托的压力将H2和O2气体的混合物引入处理腔室达4分钟至2分钟的时间，或者使用分批处理以300托至500托的压力将H2和O2气体的混合物引入处理腔室达30分钟至4小时的时间。在一些实施方式中，自由基氧化工艺没有点火事件，诸如等离子体的形成，否则等离子体通常用于热解H2和O2以形成蒸汽。相反，允许H2和O2在第一电荷俘获层536a的表面反应形成自由基，诸如OH自由基、HO2自由基或O二自由基，以形成中间氧化物层。
如本文中所使用的，术语“富氧”和“富硅”是相对于本领域中通常使用的具有(Si3N4)的组成并且具有约5.0的折射率(RI)的化学计量的氮化硅或“氮化物”。因此，“富氧”氧氮化硅需要从化学计量的氮化硅向更高重量％的硅和氧转移(即氮的还原)。因此，富氧的氧氮化硅膜更像二氧化硅，并且RI向纯二氧化硅的1.45RI降低。类似地，本文中描述为“富硅”的膜需要从化学计量的氮化硅向具有比“富氧”膜更少的氧的更高重量％的硅转移。因此，富硅的氧氮化硅膜更像硅，并且RI向纯硅的3.5RI增加。
再次参照图5E，多个电介质层还包括形成在电荷俘获层536或第二电荷俘获层536b上或覆盖电荷俘获层536或第二电荷俘获层536b的盖层538。在一些实施方式中，盖层538是多层盖层，包括至少覆盖电荷俘获层536的下部盖层或第一盖层538a，以及覆盖第一盖层538a的第二盖层538b。
在一个实施方式中，第一盖层538a可以包括使用低压化学气相沉积(LPCVD)热氧化工艺沉积的厚度在2.0nm与4.0nm之间的高温氧化物(HTO)，诸如氧化硅(SiO2)。例如，氧化工艺可以包括在沉积腔室中在约50mT至约4000mT的压力下，将衬底504暴露于硅源(诸如硅烷、氯硅烷或二氯硅烷)和含氧气体(诸如O2或N2O)达约40分钟至约420分钟时间段，同时将衬底保持在约900℃至约4000℃的温度。在一些实施方式中，氧化工艺在用于形成第二电荷俘获层536b的相同处理腔室中原位执行，并且紧随第二电荷俘获层536b的形成。
在一个实施方式中，第二盖层538b可以包括通过使用N2O/NH3和DCS/NH3气体混合物的CVD工艺形成的厚度在2.0nm与4.0nm之间的氮化硅、富硅氮化硅或富硅氧氮化硅层。
在一些实施方式中，第一盖层532a和第二盖层532b都可以包括通过使用N2O/NH3和DCS/NH3气体混合物的CVD工艺形成的氮化硅、富硅氮化硅或富硅氧氮化硅层。第一盖层532a和第二盖层532b可以具有相同的化学计量，也可以不具有相同的化学计量。
仍然参照图4和图5E，牺牲氧化物层540形成在盖层538上或覆盖盖层538。在一个实施方式中，牺牲氧化物层540可以包括通过热氧化工艺或自由基氧化生长的并且具有3.0nm与5.0nm之间的厚度的高温氧化物(HTO)层。在另一实施方式中，牺牲氧化物层540可以在低压化学气相沉积(LPCVD)腔室中通过化学气相沉积工艺形成或沉积。例如，牺牲氧化物层540可以使用包括比例和流速适合于提供二氧化硅(SiO2)牺牲氧化物层540的硅烷或DCS和含氧气体(诸如O2或N2O)的气体混合物的工艺气体通过CVD工艺沉积。
接下来，参照图4、图5E和图5F，图案化的三栅极(TG)掩模层542形成在牺牲氧化物层540上或覆盖牺牲氧化物层540，并且设置在第一区510外部的牺牲氧化物层540、盖层538和电荷俘获层536以及隧道介电层528被蚀刻或图案化以形成NV栅极堆叠544(步骤410)。参照图5F，NV栅极堆叠544可以设置为基本上覆盖第一区510中的NVM晶体管506的沟道532。蚀刻或图案化工艺还可以从衬底504的第二区516去除NV栅极堆叠544的各种电介质层。TG掩模层542可以包括使用标准光刻技术图案化的光致抗蚀剂层，并且第二区516中的NV栅极堆叠544的层可以使用包括一个或更多个单独的步骤的干法蚀刻工艺来蚀刻或去除以停止在隧道电介质534或衬垫氧化物518的表面上。在一个实施方式中，蚀刻可以被配置成通过引入各向同性分量来去除STI 502凹陷中的NV栅极堆叠中的电介质层，并且当剩余最少约的衬垫氧化物518时在第二区516中停止蚀刻。
参照图4和图5H时，在高选择性清洁工艺中，从NV栅极堆叠544去除牺牲氧化物层540和多层盖层538中的第二盖层538b的顶部或基本上全部(步骤412)。该清洁工艺还去除了残留在NV栅极堆叠544之外的第一区510中和第二区516中的任何氧化物，诸如隧道电介质534中的氧化物和/或衬垫氧化物518，以制备HV栅极氧化物(GOX)和阻挡电介质生长的衬底504。在一个替选实施方式中，衬垫氧化物518可以不完全去除或根本不去除。在一个示例性实现方式中，可以在使用含有表面活性剂的40：1缓冲氧化物蚀刻(BOE)的湿法清洁工艺中去除牺牲氧化物层540和第二盖层538b。可替选地，可以使用50：1BOE湿法蚀刻、50：1氢氟酸(HF)湿法蚀刻、衬垫蚀刻或任何其他类似的基于氢氟酸的湿法蚀刻化学来执行湿法清洁工艺。
接下来，参照图4和图5I在衬底504的表面520上方形成厚氧化物层546，以形成HV_MOS 508的HV栅极氧化物(GOX)548和NVM晶体管506的阻挡电介质550的氧化物层(步骤414)。在一个实施方式中，如图5I中最佳示出的，该工艺开始于使用原位蒸汽生成(ISSG)工艺形成第一氧化物层546a。ISSG工艺是有利的，因为它对阻挡电介质550和电荷俘获层536的界面附近的化学计量氮的浓度基本上没有有害影响。简而言之，ISSG工艺包括将衬底504放置在处理腔室中，在低于约10托的压力下将包含O2和H2的气体混合物引入处理腔室，并在约5分钟至约60分钟的预定时间内将衬底表面加热至约800℃至约1100℃的温度。
接下来，参照图5I，使用任何合适的热氧化工艺(包括湿炉氧化工艺或干炉氧化工艺或快速热氧化(RTO)工艺)在第一氧化物层546a上方形成第二氧化物层546b。例如，热氧化工艺可以包括干炉氧化工艺，其中衬底504在炉或处理腔室中在含氧氛围中被加热约5分钟至约60分钟而被加热至约800℃至约1000℃的温度，至约10纳米至约15纳米的厚度。可替选地，热氧化工艺可以包括RTO工艺，其中在RTO处理腔室中加热衬底504并将其快速加热至1000℃至1100℃范围内的温度，同时流动氧气(O2)气体以在约30秒至约300秒的时间内将压力保持在约0.5托至5托的范围内。
注意，虽然图5I示出了第一氧化物层546a与第二氧化物层546b之间的虚线，但是不存在这样的物理上可辨别的界面，并且第一氧化物层和第二氧化物层合并以形成基本上均匀组成的单个连续的较厚的二氧化硅层。
应当理解，尽管单独的ISSG和热氧化工艺都不会产生足够厚以使HV_MOS 508能够高压操作的HV GOX 548，但是ISSG工艺与任何上述热氧化工艺相结合将形成这样的HVGOX，并且与SONOS制造完全兼容，基本上不会对NVM晶体管506的操作产生任何负面影响。特别地，已经发现，ISSG工艺与任何上述热氧化工艺相结合将产生具有约10nm至约15nm的总厚度的HV_MOS 508的厚HV GOX 548，这足以使得能够实现以高达约10V的栅极电压(VSG)的高电压操作。
还应当理解，尽管形成HV_MOS 508的HV GOX 548和阻挡电介质550的氧化物层的步骤(步骤414)已经被描述为在热氧化工艺之前具有ISSG氧化工艺，但是本公开内容的方法不受限制。在其他实施方式中，顺序可以相反，从如上所述的热氧化开始，然后是ISSG氧化工艺。
参照图4和图5J，在第一区510层中的至少NV栅极堆叠544和HV GOX 548上或覆盖第一区510层中的至少NV栅极堆叠544和HV GOX 548形成图案化掩模层552，并且去除覆盖衬底504的第二区516中的I/O_MOS晶体管512和LV_MOS晶体管514的沟道524的厚氧化物层546的部分(步骤416)。与隧道掩模528和TG掩模层542一样，图案化掩模层552可以包括使用标准光刻技术图案化的光致抗蚀剂层、硬掩模层或本领域已知的其他技术。在一个示例性实施方式中，可以在使用含有表面活性剂的40：1缓冲氧化物蚀刻(BOE)的湿法清洁工艺中去除HV栅极氧化物层546。可替选地，可以使用50：1BOE湿法蚀刻、50：1氢氟酸(HF)湿法蚀刻或任何其他类似的基于氢氟酸的湿法蚀刻化学来执行湿法清洁工艺。在一个替选实施方式中，可以使用等离子体蚀刻工艺去除HV栅极氧化物层546。
参照图4和图5K时，执行氧化工艺以形成I/O栅极氧化物层554(步骤418)。在一个实施方式中，I/O栅极氧化物层554可以通过如上所述的ISSG工艺形成。可替选地，I/O栅极氧化物层554可以使用上述湿炉氧化工艺或干炉氧化工艺或热氧化工艺中的任何一种来形成。在任一实施方式中，无论是通过ISSG还是热氧化形成的，I/O栅极氧化物层554在I/O_MOS 512区域处或其周围具有约至约/>的厚度。此外，应当理解，用于形成I/O栅极氧化物层554的任一氧化工艺也将增加阻挡电介质550和HV_GOX 548的厚度。
接下来，参照图4和图5L使用通过标准光刻技术和氧化物蚀刻工艺形成的适当图案化掩模(未示出)去除覆盖LV_MOS 514区域的I/O栅极氧化物层554的一部分(步骤420)。然后形成用作LV_MOS 514的栅极氧化物的薄界面氧化物556(步骤422)。通常，界面氧化物556具有从约至约/>的厚度，并且可以通过ISSG工艺或上述任何湿法热氧化工艺或干法热氧化工艺形成，如上所述。此外，应当理解，用于形成界面氧化物556的任一氧化工艺也将小幅增加阻挡电介质550、HV_GOX 548和I/O栅极氧化物层554的厚度。
参照图4和图5M，高介电常数或高K电介质材料或层558形成或沉积在第一区510中的阻挡电介质550和HV_GOX 548中的至少一个上或上方，和/或形成或沉积在第二区516中的I/O栅极氧化物层554和界面氧化物556上方(步骤424)。在一个实施方式中，该沉积步骤将同时形成NVM晶体管506的高k多层阻挡电介质550'，以及MOS晶体管508、512和514的高k多层栅极电介质548'、554'和556'。高K电介质层558可以包括但不限于通过例如原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、低压CVD(LPCVD)或等离子体增强CVD(PECVD)工艺沉积至约3.0nm与约8.0nm之间的物理厚度或其他厚度的氧化铪、氧化锆、硅酸铪、氧氮化铪、氧化铪锆和氧化镧。
参照图4和图5N，多晶硅层560形成或沉积在第一区510中的阻挡电介质550和HV_GOX 548上或上方，以及在第二区516中的I/O栅极氧化物层554和界面氧化物556上方(步骤426)。在一个实施方式中，多晶硅层560可以通过化学气相沉积(CVD)形成为约30纳米至约100纳米的厚度或其他合适的厚度。在其他实施方式中，多晶硅层560可以通过本领域已知的其他沉积方法或制造方法形成。
接下来，参照图4和图5O，使用标准光刻技术形成的图案化的光致抗蚀剂掩模(未示出)和多晶硅栅极层560被蚀刻以停止在高K电介质层558的表面上，从而形成NVM晶体管506和MOS晶体管508、512和514的伪多晶硅栅极或牺牲多晶硅栅极560'(步骤428)。在一个实施方式中，多晶硅栅极层560可以使用标准多晶硅蚀刻化学物质来蚀刻，诸如CHF3或C2H2或HBr/O2，其对下面的高K电介质层558具有高度选择性。
仍然参照图4和图5O，第一间隔物562或偏移间隔物形成在NVM晶体管506和MOS晶体管508、512和514的伪多晶硅栅极560'附近(步骤428)。在一个实施方式中，通过使用如本文中描述的任何已知CVD技术将包括氧化硅或氮化硅的第一间隔层沉积至约10nm至约30nm的厚度，然后进行各向异性间隔层蚀刻以产生如图5O所示的间隔层，来形成第一间隔物562。通常，间隔物蚀刻可以包括本文中描述的氧化硅蚀刻工艺或氮化硅蚀刻工艺中的任何一种。
随后，可以邻近MOS晶体管508、512和514中的一个或更多个MOS晶体管的第一侧壁间隔物562注入一个或更多个轻掺杂漏极延伸部(LDD 564)并且一个或更多个轻掺杂漏极延伸部(LDD 564)在第一侧壁间隔物562下方延伸(步骤428)。在一个实施方式中，MOS LDD564通过形成光致抗蚀剂掩模(所选择的晶体管通过光致抗蚀剂掩模曝光)，并且以适当的能量将适当的离子种类注入至适当的浓度来形成。例如，P型LV_MOS晶体管514或第二区516中的任何其他P型MOS晶体管的漏极延伸可以通过以约10千电子伏特(keV)至约100keV的能量和约1e12 cm-2至约5e14 cm-2的剂量通过光致抗蚀剂掩模(未示出)注入硼离子(BF2)来形成。可选地，P型LV_MOS晶体管514或其他P型MOS晶体管的袋状(pocket)或晕圈(halo)注入(未示出)也可以通过相同的光致抗蚀剂掩模，通过以20千电子伏特(KeV)至70KeV的能量和2e12 cm-2至约5e12 cm-2的剂量注入砷或磷来完成。类似地，诸如N型I/O_MOS晶体管512和HV_MOS晶体管508的N型晶体管的MOS LDD 564也可以通过适当图案化的光致抗蚀剂掩模以约10千电子伏特(keV)至约100keV的能量和约1e12 cm-2至约5e14 cm-2的剂量注入砷或磷来形成。N型MOS晶体管的晕圈或袋状注入也可以使用硼(BF2)以5千电子伏特至约50千电子伏特的能量和1e12 cm-2至5e12 cm-2的剂量通过该掩模来完成。
接下来，参照图4和图5P，在伪多晶硅栅极560'之间暴露的高K层558、氧化物层554、556和546以及氮化物CTL 536和隧道电介质层534被蚀刻，并且邻近NVM晶体管506的第一侧壁间隔物562注入一个或更多个轻掺杂漏极延伸(SONOS LDD 566)并且一个或更多个轻掺杂漏极延伸(SONOS LDD 566)在第一侧壁间隔物562下部延伸(步骤430)。如图5P所示，可以使用一个或更多个干法蚀刻工艺或湿法蚀刻工艺来完成蚀刻以停止在衬底504的表面520上。在一些实施方式中，干法蚀刻或湿法蚀刻也可用于去除延伸超过第一间隔物562的第一区510中NVM晶体管506的任何剩余的高K电介质层558或ONO层。
NVM晶体管506的SONOS LDD 566可以通过沉积和图案化覆盖MOS晶体管508、512和514的相同光致抗蚀剂掩模(未示出)，并且使用与上述关于MOS LDD 564注入的技术基本相同的技术来形成。例如，在一个实施方式中，SONOS LDD 566可以通过以约5千电子伏特(keV)至约25keV的能量和约5e12 cm-2至约2e14 cm-2的剂量成角度注入例如砷或磷来形成。可选地，袋状或晕圈注入可以通过以10千电子伏特至30千电子伏特的能量和1e12 cm-2至3e12 cm-2的剂量注入(BF2)来形成。
参照图4和图5Q，沉积和蚀刻第二间隔物层以形成与第一侧壁间隔物562以及NVM晶体管506和MOS晶体管508、512和514的栅极堆叠相邻的第二侧壁间隔物568，执行源极和漏极(S/D)注入以形成所有晶体管的S/D区570，并且执行硅化物工艺以形成硅化物区572(步骤432)。在一个实施方式中，硬掩模(未示出)可以被形成和图案化以仅暴露诸如P型LV_MOS 514的P型晶体管或者第一区510和第二区516中的其他P型晶体管的S/D区570。通常，硅化物区572可以形成在暴露的S/D区570上。硅化物工艺可以是本领域中通常采用的任何工艺，通常包括预清洁蚀刻、钴或镍金属沉积、退火和湿剥离。在一个实施方式中，可以在硅化物形成工艺之前，在S/D区570上执行快速热退火(RTA)。在一个实施方式中，在硅化物工艺之前，可以执行清洁工艺以去除任何残留的氧化物，诸如隧道电介质534中的氧化物和/或除了晶体管506、508、512和514之外的形成在第一区510和第二区516中的衬底表面520上的衬垫氧化物层518。如图5Q所示和以上所述，NVM晶体管506和HV_MOS 508选择晶体管可以共享设置在它们之间的S/D漏极区570和硅化物区572'。
参照图4和图5R，该方法还包括形成应变诱导衬垫或层574，诸如应变诱导氮化物层，以及在衬底504的基本上整个表面520以及在其上形成的所有层和结构上方沉积层间电介质(ILD)层576(步骤434)。应变诱导层574可以包括使用等离子体增强化学气相沉积(PECVD)形成的压缩或拉伸氮化物层或使用包括CVD在内的任何已知技术沉积或生长至约30nm至约70nm的厚度或其他厚度的双叔丁基氨基硅烷(BTBAS)氮化物层。ILD层576可以包括例如使用如上所述的任何已知CVD技术沉积或生长至约0.5μm至约1.0μm的厚度或其他厚度的氧化硅。
接下来，参照图4和图5S，执行化学机械平坦化(CMP)工艺以平坦化ILD层576，暴露伪多晶硅栅极560'，并且去除伪多晶硅栅极(步骤436)。如图5S中最佳示出的，执行单个CMP工艺以暴露所有目标伪多晶硅栅极560'。由于高度的可能差异，不同的晶体管在CMP工艺之后可能具有不同厚度的剩余伪多晶硅栅极560'。在一个实施方式中，可以使用本领域已知的标准多晶硅蚀刻方法去除伪多晶硅栅极560'，这些方法对高K电介质层558、ILD层576、应变诱导层574、第一侧壁间隔物562和第二侧壁间隔物568的材料具有高度选择性。在替选实施方式中，在其中多晶硅栅极优于金属栅极的情况下，NVM晶体管506和/或MOS晶体管508、512和514中的一个或更多个伪多晶硅栅极560'可以不被去除。
参照图4和图5T，通过沉积一个或更多个金属层，蚀刻金属层以去除不需要的区域中的多余金属，以及执行CMP工艺以平坦化新形成的金属栅极和ILD层576，形成NVM晶体管506和/或MOS晶体管508、512和514中的一个或更多个晶体管的金属栅极578(步骤438)。在一个实施方式中，第一或P+金属层(高功函数金属)基本上沉积在衬底504的整个表面520和在其上形成的所有层和结构上方，使用标准光刻技术形成图案化的光致抗蚀剂掩模(未示出)，并且P+金属层被蚀刻以从第一区510中的N型NVM晶体管和N型MOS晶体管508、512和514中去除第一或P+金属层，停止在高K电介质层558的表面上，从而形成任何P型NVM晶体管和P型MOS晶体管(诸如图5T中的P型LV_MOS晶体管514)的高功函数栅极。P+金属层可以包括铝、钛或其化合物或合金，使用物理或化学气相沉积沉积至约20nm至约100nm的厚度或其他厚度。在一个实施方式中，P+金属层可以覆盖高K电介质层558形成，并且可选地形成在先前由伪多晶硅栅极560'占据的开口的侧壁上。然后可以去除形成在N型MOS晶体管上方的P+金属层，第二或N+金属层(低功函数)沉积在衬底504的基本上整个表面520上方。然后形成图案化的光致抗蚀剂掩模(未示出)，并蚀刻N+金属层，以形成第一区510和第二区516中的任何N型晶体管(诸如如图5T中最佳示出的N型NVM晶体管506、HV_MOS晶体管508和I/O_MOS晶体管512)的非高功函数金属栅极或低功函数金属栅极。N+金属层可以包括钛、镧、铝或其化合物或合金，使用物理或化学气相沉积沉积至约20nm至约100nm的厚度或其他厚度。通常，任何N型晶体管可以包括低功函数金属层，诸如钛、镧或铝，并且任何P型晶体管可以包括高功函数金属层，诸如铝或钛。在一个替选实施方式中，N型NVM晶体管506可以包括高功函数金属层，诸如替代的P+金属层。N型NVM晶体管506中的高功函数金属层的结合可以为器件提供改进的擦除性能，因为它可以避免擦除饱和。
参照图4和图5U可以沉积第二ILD层580(步骤440)。在一个实施方式中，第二ILD层580可以包括例如氧化硅或氮化硅，其使用如上所述的任何已知CVD沉积或生长至约0.5μm至约1μm的厚度或其他厚度。可选地，第二ILD层580可以是NVM晶体管506上的应变诱导层或结构(诸如应变诱导氮化物层)，以增加数据保持力和/或改善编程时间和效率。特别地，将应变诱导至NVM晶体管506的电荷俘获层536中改变了其中形成的电荷陷阱的能级，从而增加了电荷俘获层的电荷保持力。此外，在衬底504的表面520中或表面520上形成应变诱导第二ILD层580或结构将减小带隙，并且取决于应变的类型来增加载流子迁移率，其中，该衬底504的表面520邻近并优选地围绕其中形成NVM晶体管506的沟道532的衬底的区域。例如，其中衬底504的晶格中的原子间距被拉伸的拉伸应变增加了电子的迁移率，使得N型晶体管更快。其中这些距离被缩短的压缩应变通过增加空穴的迁移率在P型晶体管中产生类似的效果。这两个应变诱导因素(即减小的带隙和增加的载流子迁移率)将导致NVM晶体管506的更快和更有效的编程。
最后，参照图4，继续标准或基线CMOS工艺流程，以基本上完成产生图5V所示结构的NVM器件500的前端制造(步骤442)。在一个实施方式中，CMOS工艺流程可以包括通过CMP工艺平坦化第二ILD层580，随后形成延伸穿过第一ILD层576和第二ILD层580以通过硅化物区572电耦接至S/D区570的第一触点582a，并形成延伸穿过第二ILD层580以电耦接至金属栅极578的第二触点582b。第一触点582a和第二触点582b可以通过在第二ILD层580上方形成图案化的光致抗蚀剂掩模，使用如上所述的任何标准氧化物蚀刻工艺蚀刻第二ILD层以在硅化物区572和金属栅极578上停止，以及使用金属和类似于形成金属栅极的工艺填充触点开口来形成。
因此，公开了一种多级NVM器件，该多级NVM器件包括SONOS型NVM晶体管和与其一体并同时形成的其他HV和LV晶体管。上面已经借助于示出特定功能及其关系的实现方式的功能框图和示意框图描述了本发明的实施方式。为了便于描述，在本文中已经任意限定了这些功能构建块的边界。只要适当地执行所指定的功能及其关系，就可以限定替选边界。
对具体实施方式的前述描述将充分揭示本发明的一般性质，使得其他人员可以在不脱离本发明的总体构思的情况下，通过应用本领域内的知识在无需过度实验的情况下针对各种应用容易地修改和/或适配这样的具体实施方式。因此，旨在基于本文中呈现的教示和指导，使这样的适应和修改在所公开实施方式的等同物的含义和范围内。应当理解，本文中的措辞或术语是出于描述的目的而不是限制的目的，使得本说明书的术语或措辞由技术人员根据这些教示和指导来解释。
应当理解，旨在使用具体实施方式部分而非发明内容和摘要部分来解释权利要求。发明内容和摘要部分可以阐述发明人所设想的本发明的一个或更多个示例性实施方式，但并非全部示例性实施方式，并且因此，不旨在以任何方式限制本发明和所附权利要求书。
本发明的广度和范围不应受上述任何示例性实施方式的限制，而应仅根据所附权利要求书及其等同物来限定。

Claims (22)

1.一种制造半导体器件的方法，包括：
在衬底的表面上方形成存储晶体管的隧道电介质；
在所述隧道电介质上方形成包括氮化物的电荷俘获层；以及
在所述衬底的表面上方形成第一场效应晶体管(FET)的第一栅极电介质，
其中，形成所述第一栅极电介质包括：执行多个氧化工艺以形成厚栅极氧化物(GOX)，同时在所述存储晶体管的电荷俘获层上方形成包括第一氧化物层的阻挡电介质。
2.根据权利要求1所述的方法，其中，执行所述多个氧化工艺包括：执行原位蒸汽生成(ISSG)工艺以形成所述厚GOX和所述阻挡电介质的第一氧化物层，随后执行热氧化工艺以增加所述厚GOX和所述第一氧化物层的厚度。
3.根据权利要求2所述的方法，其中，所述热氧化工艺是快速热氧化(RTO)、干炉氧化工艺或湿炉氧化工艺。
4.根据权利要求1所述的方法，其中，执行所述多个氧化工艺包括:执行热氧化工艺，随后执行原位蒸汽生成(ISSG)工艺以形成所述阻挡电介质的第一氧化物层，同时增加所述厚GOX的厚度。
5.根据权利要求1所述的方法，其中，形成所述第一栅极电介质和形成所述阻挡电介质还包括：在所述厚GOX和所述第一氧化物层上方沉积高介电常数(高K)材料。
6.根据权利要求5所述的方法，其中，所述第一栅极电介质是总厚度在100埃至130埃范围内的高压(HV)栅极电介质。
7.根据权利要求5所述的方法，还包括：在所述存储晶体管的阻挡电介质上方形成第一金属栅极，以及在所述第一FET的第一栅极电介质上方形成第二金属栅极。
8.根据权利要求5所述的方法，还包括：在沉积所述高K材料之前，执行附加氧化工艺以形成第二FET的第二栅极电介质的第二氧化物层，其中，执行所述附加氧化工艺增加了所述厚GOX和所述第一氧化物层的厚度。
9.根据权利要求8所述的方法，其中，沉积所述高K材料还包括：在所述第二氧化物层上方沉积所述高K材料以形成所述第二FET的第二栅极电介质。
10.根据权利要求9所述的方法，还包括：在所述第二FET的第二栅极电介质上方形成金属栅极。
11.根据权利要求1所述的方法，其中，所述第一FET是2T存储单元的选择晶体管，并且邻近所述存储晶体管形成。
12.根据权利要求1所述的方法，其中，所述第一FET是2T多级存储单元(MLC)的选择晶体管，并且邻近所述存储晶体管形成，并且其中，所述第一栅极电介质具有足以使所述MLC能够在至少10V的电压下操作的厚度。
13.一种制造2T多级存储单元(MLC)的方法，所述方法包括：
在衬底的表面上方形成存储晶体管的隧道电介质；
在所述隧道电介质上方形成包括氮化物的电荷俘获层；
执行原位蒸汽生成(ISSG)工艺以在所述电荷俘获层上方形成阻挡电介质的第一氧化物层，并且同时在所述衬底的表面上方形成第一场效应晶体管(FET)的栅极电介质的第二氧化物层；以及
执行热氧化工艺以增加所述第一氧化物层和所述第二氧化物层的厚度。
14.根据权利要求13所述的方法，还包括：沉积高介电常数(高K)材料，以在所述阻挡电介质的第一氧化物层上形成第一高K层，同时在所述栅极电介质的第二氧化物层上形成第二高K层。
15.根据权利要求14所述的方法，还包括：在所述存储晶体管的阻挡电介质上方形成第一金属栅极，以及在所述第一FET的栅极电介质上方形成第二金属栅极。
16.根据权利要求13所述的方法，其中，所述热氧化工艺是快速热氧化(RTO)。
17.根据权利要求13所述的方法，其中，所述热氧化工艺是湿炉氧化工艺或干炉氧化工艺。
18.一种制造存储晶体管的方法，包括：
在衬底的表面上方形成隧道电介质；
在所述隧道电介质上方形成氮化物电荷俘获层；以及
执行原位蒸汽生成(ISSG)工艺以在所述氮化物电荷俘获层上方形成阻挡电介质的第一氧化物层，随后执行热氧化工艺以增加所述第一氧化物层的厚度，
其中，所述第一氧化物层的形成和所述第一氧化物层的厚度的增加不会改变从所述隧道电介质至所述阻挡电介质的所述氮化物电荷俘获层的厚度上的基本上均匀的化学计量的氮浓度。
19.根据权利要求18所述的方法，还包括：在所述氧化物层上方沉积高介电常数(高K)材料以形成高K阻挡层。
20.根据权利要求19所述的方法，还包括：在所述高K阻挡层上方形成金属栅极以形成高K金属栅极(HKMG)存储晶体管。
21.根据权利要求18所述的方法，其中，形成所述氮化物电荷俘获层包括：形成双层氮化物电荷俘获层，所述双层氮化物电荷俘获层包括在所述隧道电介质上方的富硅且富氧底部氧氮化物层以及覆盖所述底部氧氮化物层的富硅且贫氧顶部氮化物层。
22.根据权利要求21所述的方法，其中，形成所述双层氮化物电荷俘获层还包括：在所述底部氧氮化物层与所述顶部氮化物层之间形成薄氧化物。
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