JP5093623B2 - 半導体構造、複数のラインを形成する方法、および高密度構造と低密度構造を単一フォトマスクで形成する方法 - Google Patents

半導体構造、複数のラインを形成する方法、および高密度構造と低密度構造を単一フォトマスクで形成する方法 Download PDF

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Description

半導体構造、複数のラインを形成する方法、および高密度構造と低密度構造を単一フォトマスクで形成する方法。
集積回路の製造では、構造を画定するためにフォトリソグラフィーがよく利用される。具体的には、フォトマスクに放射を通過させ、その放射を光と影の領域にパターン化する。パターン化された放射を利用して、感光性材料（フォトレジスト）に露光パターンを与える。その後フォトレジストを現像液にさらす。現像液は、影にさらされた領域と比べて、光にさらされたレジストの領域を選択的に除去する、あるいは、逆もまた同様である（フォトレジストがポジレジストであるかネガレジストであるかによって異なる）。こうして、露光パターンを、フォトレジスト内に形成される物理パターンへと変換する。
フォトマスクは、あるいはまたレチクルと称されることもあることに留意されたい。歴史的には、フォトマスクとレチクルという用語にはいくらかの違いがあったが（フォトマスクという用語は、基板の全体に広がるパターンを形成するマスクをあらわし、レチクルという用語は、基板の一部分のみに広がるパターンを形成するマスクをあらわす）、これらの用語の現代の用法では、その違いは曖昧になっている。従って、フォトマスクとレチクルという用語は、本開示では同義的に使用され、基板の全体、もしくは基板の一部分のみに広がるパターンを形成し得るマスクをあらわすものとする。
集積回路は、半導体基板の上に積層された多層構造を含んでもよい。集積回路はまた、各層内に形成された多種多様な構造を含んでもよい。一つの層内に異なる構造を作成するため、また異なる層を作成するために、多数のフォトマスクが利用されてもよい。製造順序の中に新たなフォトマスクが導入されるたびに、マスクずれが生じるリスクがある。また、各フォトマスクに伴う工程所要時間によって、製造工程の全体のスループットが低下することになる。
マスクずれを避け、スループットを改良するために、フォトマスキングステップを削減することは、半導体製造の継続的目標となっている。
従来技術の別の態様として、不揮発性デバイス（フラッシュ）が、集積回路の多数のメモリ用途や論理用途で利用されてもよい。“フラッシュ”という用語は、歴史的には放射の閃光（フラッシュ）でプログラムされる特定の不揮発性デバイスをあらわす。この用語は、制御ゲートと浮遊ゲートを利用する任意の不揮発性構造の総称となっており、本開示では全体を通してそうした総称的な意味で利用される。
フラッシュを形成するための改良された方法を開発することが望まれており、そうした方法では、複数の異なる構造のパターン化にフォトマスキングステップを一度しか利用しないことが望まれる。
本明細書に発明の概要に該当する記載なし。
一実施形態のある処理段階における半導体ウェハの一部分の組の概略断面図である。 図１の処理段階の後の処理段階において示された図１の一部分の図である。 図２の処理段階の後の処理段階において示された図１の一部分の図である。 図３の処理段階の後の処理段階において示された図１の一部分の図である。 図４の処理段階の後の処理段階において示された図１の一部分の図である。 図５の処理段階の後の処理段階において示された図１の一部分の図である。 図６の処理段階の後の処理段階において示された図１の一部分の図である。 図７の処理段階の後の処理段階において示された図１の一部分の図である。 図８の処理段階の後の処理段階において示された図１の一部分の図である。 図９の処理段階の後の処理段階において示された図１の一部分の図である。 コンピュータの実施形態の概略図である。 図１１のコンピュータの実施形態のマザーボードの特定の特徴を示すブロック図である。 電子システムの実施形態のハイレベルブロック図である。 メモリデバイスの実施形態の簡略化ブロック図である。
いくつかの実施形態では、ポリマースペーサーが犠牲材料に沿って形成され、その後犠牲材料が除去され、一つ以上の下位材料のパターン化のためのダブルピッチマスクとしてスペーサーを残す。いくつかの実施形態では、犠牲材料は幅狭ブロックと幅広ブロックとして提供され、ポリマーは幅狭ブロックの上よりも幅広ブロックの上の方が厚くなるように形成される。こうしたポリマーの厚さの差を利用して、幅狭ブロックに沿ってポリマースペーサーからダブルピッチパターンを、ならびに幅広ブロックに沿ってポリマーからシングルピッチパターンを、同時に形成する。
一実施形態例を図１〜１０を参照して説明する。
図１を参照すると、半導体ウェハ10の一部分が図示されている。この部分は12、14と標識されている。部分12はメモリアレイ領域に相当してもよく、具体的には、高密度実装メモリ構造が製造される領域に相当してもよい。部分14はメモリアレイ領域の周辺領域に相当してもよく、論理回路および／またはセンサー回路が製造される領域に相当してもよい。部分14内に製造される回路は、部分12内に製造されるメモリ回路よりも低密度に実装されてもよい。
ウェハ10は半導体ベース16を含み、半導体ベース16は、例えば単結晶シリコンを含むか、本質的に単結晶シリコンからなるか、もしくは単結晶シリコンからなってもよい。後続の請求項の解釈を助けるために、“半導電性基板”、“半導体構造”、および“半導体基板”という用語は、半導体材料を含む任意の構造を意味する。この半導体材料とは、半導体ウェハ（単独で、もしくは他の材料を含むアセンブリとして）、および半導体材料層（単独で、もしくは他の材料を含むアセンブリとして）といった、バルク半導体材料を含むが、これらに限定されない。“基板”という用語は、上記の半導体基板を含むがこれらに限定されない、任意の支持構造をあらわす。ベース16は均質であるように示されているが、他の実施形態では、ベースは多数の層を含んでもよい。例えば、ベース16は集積回路製造に関連する一つ以上の層を含む半導体基板に相当してもよい。そうした実施形態では、層は、金属相互接続層、障壁層、拡散層、絶縁層などのうちの一つ以上に相当してもよい。
ゲート誘電体18がベース16に広がる。ゲート誘電体18は単一の均質層として示されているが、他の実施形態では多層を含んでもよい。ゲート誘電体18は例えば、二酸化シリコンを含むか、本質的に二酸化シリコンからなるか、もしくは二酸化シリコンからなってもよい。
導電性浮遊ゲート材料20がゲート誘電体18に広がる。浮遊ゲート材料20は単一の均質層として示されているが、他の実施形態では多層を含んでもよい。浮遊ゲート材料20は例えば、金属（例えばタングステン、チタンなど）、金属含有組成物（例えば金属シリサイド、金属窒化物など）、および導電的にドープされた半導体材料（例えば導電的にドープされたシリコン）のうちの一つ以上を含むか、本質的にこれらからなるか、またはこれらからなってもよい。
ゲート間誘電体材料22が浮遊ゲート材料20に広がる。ゲート間誘電体材料22は単一の均質層として示されているが、他の実施形態では多層を含んでもよい。ゲート間誘電体材料22は例えば、一組の二酸化シリコン層間にある窒化シリコン層（ONOスタックと呼ばれる）を含んでもよい。
導電性制御ゲート材料24がゲート間誘電体材料22に広がる。制御ゲート材料24は単一の均質層として示されているが、他の実施形態では多層を含んでもよい。制御ゲート材料24は例えば、金属（例えばタングステン、チタンなど）、金属含有組成物（例えば金属シリサイド、金属窒化物など）、および導電的にドープされた半導体材料（例えば導電的にドープされたシリコン）のうちの一つ以上を含むか、本質的にこれらからなるか、またはこれらからなってもよい。
電気絶縁性キャップ材料26が制御ゲート材料24に広がる。絶縁性キャップ材料26は単一の均質層として示されているが、他の実施形態では多層を含んでもよい。絶縁性キャップ材料26は例えば、二酸化シリコン、窒化シリコン、酸窒化シリコンのうちの一つ以上を含むか、本質的にこれらからなるか、またはこれらからなってもよい。
マスキング層28が絶縁性キャップ材料26に広がり、示された実施形態では、絶縁性キャップ材料の上面に直接物理的に接触する。マスキング層28は例えば、炭素を含むか、本質的に炭素からなるか、もしくは炭素からなってもよい。例えば、マスキング層28は透明炭素もしくは非晶質炭素からなってもよい。
エッチング停止層30（障壁と称されることもある）がマスキング層28に広がる。エッチング停止層30は、エッチング停止層30よりも上の材料が選択的にエッチングされ得るような組成物を含む。マスキング層28の上の材料が、マスキング層28に比べて選択的にエッチングできるような組成物からなる場合など、いくつかの実施形態ではエッチング停止層は省略されてもよい。いくつかの実施形態では、エッチング停止層は、シリコン、二酸化シリコン、もしくは窒化シリコンを含むか、本質的にこれらからなるか、またはこれらからなってもよい。エッチング停止層が二酸化シリコンを含む場合は、オルトケイ酸テトラエチル（TeOS）から堆積によって形成されてもよい。
マスキング層32がエッチング停止層30に広がる。マスキング層32は、酸素含有材料および／または窒化物含有材料を含んでもよい。例えばマスキング層32は、二酸化シリコン、窒化シリコン、もしくは酸窒化シリコンを含むか、本質的にこれらからなるか、またはこれらからなってもよい。マスキング層32は、ポリマー（下記で述べる）がそれに対して選択的にエッチングされ得るような組成物を含んでもよい。
マスキング材料34がマスキング層32の上にある。マスキング材料34はマスキング素子36、38、40にパターン化される。図１の断面図では、マスキング素子36と38はマスキング素子40よりも幅狭である。マスキング素子36と38は第一のマスキング素子の例と見なされてもよく、一方マスキング素子40は第二のマスキング素子の例である。示された実施形態では、三つのマスキング素子が図示され、そのマスキング素子のうちの二つは部分12のメモリアレイ領域に関連し、そのマスキング素子のうちの一つは部分14の周辺領域に関連する。他の実施形態では、一つよりも多くのマスキング素子が部分14に関連してもよく、一つの素子、もしくは二つよりも多くの素子が、部分12に関連してもよい。また、部分14に関連する素子のうちの一つ以上が幅狭であってもよく、部分12に関連する素子のうちの一つ以上が幅広であってもよい。しかしながら、部分12に関連する幅狭素子を持つ示された実施形態は、下記でより詳細に述べるように、メモリアレイの高密度実装素子を有利に形成し得る。
マスキング材料34は任意の適切な材料を含んでよく、例えば、フォトレジスト、シリコン、もしくは炭素を含むか、本質的にこれらからなるか、またはこれらからなってもよい。材料34がフォトレジストを含む場合は、フォトリソグラフィー処理を通してマスキング素子36、38、40にパターン化されてもよい。具体的には、材料34の層がマスキング材料32にわたって形成され、フォトマスクでパターン化された放射に露光され、その後現像されて素子36、38、40を残してもよい。材料34がシリコンもしくは炭素を含む場合は、最初にシリコンもしくは炭素の上にフォトリソグラフィーでパターン化されたフォトレジストを形成し、その後パターンをフォトレジストからシリコンもしくは炭素へエッチングで転写し、最後にフォトレジストを除去してシリコンもしくは炭素の素子36、38、40を残すことによって、パターン化されてもよい。素子36、38、40が、フォトリソグラフィーでパターン化されたフォトレジストに相当するか、または、フォトリソグラフィーでパターン化されたフォトレジストからパターンを転写することによってパターン化された材料に相当するかどうかに関わらず、素子36、38、40は単一のフォトマスキングステップでパターン化されると見なされ得る。あるいは、素子36と38は一ステップでパターン化され、素子40は別のステップでパターン化されてもよい。
マスキング材料34は、部分14の周辺領域と部分12のメモリアレイ領域の上で素子にパターン化されて示されているが、他の実施形態では、マスキング材料は部分12と14のうちの一方の上のみで素子にパターン化されてもよい。例えば、マスキング材料はメモリアレイ領域の上のみで素子にパターン化されてもよく、下記のピッチダブリング手順を利用して、メモリアレイ領域の上に高度集積構造を形成してもよい。
ウェハ10の様々な材料と層は、あわせて半導体構造もしくはアセンブリに相当すると見なされてもよい。例えば、層および材料18、20、22、24、26、28、30、32とあわせて、ベース16は半導体構造に相当すると見なされてもよく、材料34はその半導体構造にわたって形成されるパターン化マスクであると見なされてもよい。別の例として、ベース16、および材料と層18、20、22、24、26は半導体アセンブリに相当すると見なされてもよく、残りの材料と層はそのアセンブリの上に形成されると見なされてもよい。
図１の材料18、20、22、24、26はフラッシュゲートにパターン化されてもよい（下記の通り）。他の実施形態では、材料18、20、22、24、26の代わりに、もしくは加えて、他の材料が提供されてもよく、および／または、材料18、20、22、24、26のうちの一つ以上が省略されてもよい。また、材料18、20、22、24、26はウェハ10の部分12と14の両方に広がるように示されているが、他の実施形態では、異なる材料が部分14に広がり、そして部分12に広がってもよい。
マスキング材料28、32、34は、互いに区別するために第一、第二、第三のマスキング材料と称してもよい。
素子36、38、40はそれぞれ上面33、37、41を含み、それぞれ側壁面35、39、43を含む。素子36と38は、示された断面では例として約50 nmの幅であってもよく、例として約150 nmの間隔で互いに分離されてもよい。
図２を参照すると、ポリマー材料42が、マスキング材料32の上、および素子36、38、40にわたって形成される。ポリマー材料は素子36、38、40の側壁面35、39、43に広がり、また、素子の上面33、37、41にも広がる。ポリマー材料は、幅狭素子36と38の上よりも、幅広素子40の上の方が厚くなるように形成される。いくつかの実施形態では、こうした厚さの差は、堆積に追加される処理ステップに由来するというよりも、ポリマー材料を形成するために利用される堆積条件に由来する。いくつかの実施形態（下記で述べる）では、素子36と38に対する素子40の上のポリマーの厚さの差を利用して、素子36と38からダブルピッチマスクを形成しつつ、素子40からはシングルピッチマスクを形成する。他の実施形態では、ダブルピッチマスクとは異なるマスキングでシングルピッチマスクが形成されてもよく、素子の上のポリマー材料の厚さはあまり重要でなくてもよい。
ポリマー材料42の堆積にあたっては、処理チャンバ内で堆積とエッチングの連続手順を利用してもよい。連続手順のうちの堆積部分は、C2H4、CH4、CH3R（Rは任意の炭素含有材料である）などのうちの一つ以上を利用してもよい。堆積は、低電力（約400ワットから約800ワットの電力）かつ高圧（少なくとも約200ミリトールの圧力）で行われてもよい。チャンバ内に印加される無線周波数（RF）は2メガヘルツを上回ってもよく、いくつかの実施形態では60メガヘルツを上回ってもよい。連続手順のうちのエッチング部分は、CH3FとCF4のうちの一方もしくは両方で行われてもよい。エッチングは、低圧（100ミリトール以下の圧力）かつ高電力（約1200ワットから約1600ワットの電力）で行われてもよい。エッチング中にチャンバ内に印加されるRFは約2メガヘルツから約30メガヘルツであってもよい。この連続手順の堆積およびエッチングは、ポリマー42が所望の厚さに形成されるまで循環されてもよい。堆積およびエッチングは、炭素と水素を含むか、本質的に炭素と水素からなるか、または炭素と水素からなるように、あるいは、炭素、水素、フッ素を含むか、本質的に炭素、水素、フッ素からなるか、または炭素、水素、フッ素からなるように、ポリマー材料42を形成してもよい。
層42は、素子36と38の上に、かつ素子36と38に沿って、約50 nmの厚さに形成されてもよい。
図３を参照すると、ポリマー材料42が異方性エッチングされ、マスキング素子36の側壁35に沿って側壁スペーサー44を形成し、マスキング素子38の側壁39に沿って側壁スペーサー46を形成し、マスキング素子34の側壁43と上面41に沿ってシェル48を残す。エッチングは材料32にまで及ぶギャップ45も形成する。いくつかの実施形態では、材料32は半導体基板の一部と見なされてもよく、従ってギャップは半導体基板にまで及ぶと見なされてもよい。
側壁43に沿ったシェル48の部分は側壁スペーサーであると見なされてもよく、一方表面41の上のシェルの部分は保護キャップと見なされてもよい。図２を参照して上述したように、ポリマー材料42は、最初に幅狭素子36と38の上よりも幅広素子40の上の方が厚くなるように形成された。異方性エッチングは、マスキング素子34の上に保護キャップを残しながら、幅狭マスキング素子36と38の表面33と37を露出するような期間にわたって行われている。異方性エッチングは、ポリマー材料42を形成するために利用される連続手順からのエッチング条件を利用して行われてもよい。従って、異方性エッチングはCH3FとCF4のうちの一方もしくは両方を利用してもよく、100ミリトール以下の圧力で、かつ約1200ワットから約1600ワットの電力で、約2メガヘルツから約30メガヘルツのRFを印加しながら行われてもよい。異方性エッチングはドライエッチングであってもよい。
素子36、38、40は、ポリマー材料42とあわせて、三つのマスキング構造50、52、54に相当すると見なされてもよい。そうしたマスキング構造は、材料34に相当するコア材料と、材料42に相当する周辺材料とを含むものと見なされてもよい。従って、マスキング構造50は、コア材料34と、スペーサー44に相当する周辺材料とを含み、マスキング構造52は、コア材料34と、スペーサー46に相当する周辺材料とを含む。同様に、マスキング構造54は、コア材料34と、コア材料の上面と側壁に沿ってのびるシェル48に相当する周辺材料とを含む。
マスキング構造50と52は幅狭マスキング構造であると見なされてもよく、一方マスキング構造54は幅広マスキング構造であると見なされてもよい。幅広マスキング構造は、幅狭マスキング構造の幅の少なくとも二倍の幅であってもよい。幅狭マスキング構造は、全ての幅狭マスキング構造に相当する第一の群の一部と見なされてもよく、一方幅広マスキング構造は、全ての幅広マスキング構造に相当する第二の群の一部であると見なされてもよい。従って、幅狭マスキング構造は第一のマスキング構造に相当する群を代表するものと見なされてもよく、一方幅広マスキング構造は第二のマスキング構造に相当する群を代表するものである。第一のマスキング構造の周辺材料およびコア材料は、第一の周辺材料および第一のコア材料と称されてもよく、一方第二のマスキング構造の周辺材料およびコア材料は、第二の周辺材料および第二のコア材料と称されてもよい。第一の周辺材料は（代表的な第一のマスキング構造50と52に示されるように）第一のコア材料の上面には広がらないが、第二の周辺材料は（代表的な第二のマスキング構造54に示されるように）第二のコア材料の上面に広がる。
図４を参照すると、構造50と52の露出材料34（図３）が除去され、スペーサー44と46を間隔の空いた幅狭マスク60として残す。構造54の材料34とシェル48は、幅広マスク62として残る。幅狭マスクと幅広マスクは、そのマスクの下にある材料の中にラインをパターン化するために利用されてもよく、従ってそれぞれ幅狭ラインパターンおよび幅広ラインパターンと称されてもよい。幅狭マスク60は、マスク作成に利用されるマスキング素子36と38（図１）のピッチに対してダブルピッチパターンに相当し、幅広マスク62は、マスク作成に利用されるマスキング素子40（図１）のピッチに対してシングルピッチパターンに相当する。従って、幅狭マスク60は高密度構造パターンに相当すると見なされてもよく、一方幅広マスク62は低密度構造に相当すると見なされてもよい。ここで“低密度”および“高密度”という用語は、マスク60での構造パターンが、マスク62での構造パターンよりも高密度に形成されることを示すために、互いに相対的に利用される。いくつかの実施形態では、マスク60は第一の構造パターンに相当すると見なされてもよく、一方マスク62は第二の構造パターンに相当する。
ポリマー材料42と比べて材料34に選択的な条件で、スペーサー44と46の間から材料34が除去される。この条件はまた、材料32と比べて材料34に選択的であってもよい。“選択的”という用語は、その条件が材料42よりも速い速度で材料34を除去することを意味し、材料42と比べて材料34に100パーセント選択的である条件を含んでもよいが、これに限定されない。材料34がフォトレジストを含む実施形態では、材料34は現像液および／またはエッチングで除去されてもよい。いくつかの実施形態では、フォトレジストの除去は、最初に放射へのブランケット露光を行った後、現像液への暴露によって実現されてもよい。すなわち、ポリマー材料42と比べて選択的にレジストを除去する、O2ベースの化学物質での選択的ドライエッチング、および溶媒ベースのウェットエッチングによって実現されてもよい。
構造50と52（図３）から材料34を除去するために利用される条件は、構造54からは材料を除去しない。これは、保護キャップがその構造の材料34に広がり、そうした条件から保護するためである。
図４の構造は、材料と層18、20、22、24、26、28、30、32とあわせてベース16に相当する半導体基板を含み、基板の上にあるマスキング構造60と62を含むと見なされてもよい。マスキング構造60は、ポリマー42に相当する第一の組成物から本質的になる、またはポリマー42に相当する第一の組成物からなる、第一のマスキング構造であると見なされてもよい。マスキング構造62は、材料34の組成物に相当する第二の組成物コアを含み、また第二の組成物コアの周囲の第一の組成物シェルも含む、第二のマスキング構造であると見なされてもよい。第二のマスキング構造は、示された断面図では第一のマスキング構造の幅の少なくとも二倍の幅を持ち、第一のマスキング構造の幅の少なくとも三倍の幅を持ってもよく、第一のマスキング構造の幅の少なくとも四倍…などといった幅を持ってもよい。第一のマスキング構造に対する第二のマスキング構造の幅の比率が大きいほど、第二のマスキング構造でパターン化されるデバイスと比べて、第一のマスキング構造でパターン化されるデバイスにおいて実現できる集積回路密度の差は大きくなる。第一のマスキング構造は、第二のマスキング構造のピッチに対して二重の（doubled）ピッチを持つと見なされてもよい。
図５を参照すると、幅狭ラインパターン60と幅広ラインパターン62がエッチングでマスキング材料32へ転写される。そうしたエッチングは、エッチング停止層30と比べて材料32に選択的であってもよい。いくつかの実施形態では、材料32は、窒化シリコンもしくは酸窒化シリコンを含むか、本質的にこれらからなるか、またはこれらからなってもよく、エッチング停止層は、本質的にシリコンもしくは二酸化シリコンからなるか、またはこれらからなってもよい。他の実施形態では、材料32は二酸化シリコンを含むか、本質的に二酸化シリコンからなるか、または二酸化シリコンからなってもよく、エッチング停止層は本質的にシリコンからなるか、またはシリコンからなってもよい。材料32へのエッチングは、材料42と比べて材料32に選択的であるが、相当量の材料42が除去されるように充分に低い選択性を持ってもよい。材料32がSiO2、酸窒化シリコン、もしくは窒化シリコンを含む場合は、エッチングはCH3F、CF4、および／またはCH2F2を利用してもよく、材料32がシリコンからなる場合は、エッチングはHBr/Cl2を利用してもよい。
マスクを適所に置いたまま下位材料をエッチングするために、実質的に異方性のエッチングが利用される際は、マスクから下位材料へパターンが転写されると見なされる。エッチングが純粋に異方的である場合は、下位材料は、それよりも上のマスキング構造の幅と同一の幅（エッチング手順の許容範囲内）を持つフィーチャにパターン化される。エッチングが主に異方的である場合、下位材料は、それよりも上のマスキング構造の幅に近い幅を持つフィーチャにパターン化される。
図６を参照すると、材料34と42（図５）が除去され、材料32のみを含む幅狭ラインパターン60と幅広ラインパターン62を残す。材料34がフォトレジストもしくは炭素であり、材料42が有機ポリマーである場合は、材料34と42の除去は、一般に灰化と称される処理を利用して、O2への暴露で実現されてもよい。いくつかの実施形態では、材料34と42のうちの一方もしくは両方は除去されず、その代わり、その後の処理中に幅狭マスク60と幅広マスク62の一部として残る。例えば、材料34がシリコンを含む場合、幅広ラインパターンの一部として残ってもよい。
図７を参照すると、幅狭ラインパターン60と幅広ラインパターン62がエッチングで障壁材料30へ転写される。障壁材料30がシリコンからなる場合、エッチングはHBr/Cl2を利用してもよく、障壁材料が窒化シリコンからなる場合、エッチングはCH3F/CF4を利用してもよい。
図８を参照すると、幅狭ラインパターン60と幅広ラインパターン62がエッチングで材料28へ転写される。材料28が透明炭素を含む場合、エッチングはSO2/O2、HBr/O2、Cl2/O2のうちの一つ以上を利用してもよい。
図９を参照すると、幅狭ラインパターン60と幅広ラインパターン62が、一回以上のエッチングで材料18、20、22、24、26へ転写される。材料26を通るエッチングは、材料28の上から材料30と32（図８）も除去する条件を利用してもよい。材料18、20、22、24、26は、ウェハ10の部分12内に、複数の幅狭な高密度実装フラッシュゲート構造70を形成し、ウェハ10の部分14内に、一つの幅広フラッシュゲート構造72を形成する。フラッシュゲート構造70は、材料28の幅狭ラインパターン60の幅とほぼ同一の幅を持ち、一方フラッシュゲート構造72は、材料28の幅広ラインパターン62の幅とほぼ同一の幅を持つ。フラッシュゲート構造の幅は、上にあるマスキングラインパターンの幅の5%以内であってもよく、いくつかの実施形態では、上にあるマスキングラインパターンの幅と同一であってもよい。
図１０を参照すると、材料28（図９）が除去され、フラッシュゲート構造70と72を残す。材料28はO2への暴露によって除去されてもよい。ソース／ドレイン領域80、82、84、86、88、90、92がフラッシュゲート構造に隣接して形成されるように示されている。ソース／ドレイン領域は、半導体ベース16に適切な導電性増強ドーパントを注入することによって形成されてもよい。
図１０のフラッシュ構造は電子システムに組み込まれてもよく、例えばNANDセルもしくはNORセルで利用されてもよい。
図１１はコンピュータシステム400の一実施形態を図示する。コンピュータシステム400は、モニタ401もしくは他の通信出力デバイスと、キーボード402もしくは他の通信入力デバイスと、マザーボード404とを含む。マザーボード404は、マイクロプロセッサ406もしくは他のデータ処理装置と、少なくとも一つのメモリデバイス408とを備えてもよい。メモリデバイス408はメモリセルのアレイを含んでもよく、そうしたアレイは、アレイ内の個々のメモリセルにアクセスするためのアドレス回路に結合してもよい。さらに、メモリセルアレイはメモリセルからデータを読み出すための読み出し回路に結合してもよい。アドレス回路と読み出し回路は、メモリデバイス408とプロセッサ406との間で情報を伝達するために利用されてもよい。それらは図１２に示されるマザーボード404のブロック図に図示される。そのブロック図では、アドレス回路は410として図示され、読み出し回路は412と図示される。
プロセッサデバイス406はプロセッサモジュールに相当してもよく、モジュールで利用される関連メモリはフラッシュ構造を含んでもよい。
メモリデバイス408はメモリモジュールに相当してもよく、フラッシュメモリを含んでもよい。
図１３は電子システム700のハイレベル構成の簡略化ブロック図を図示する。システム700は、例えばコンピュータシステム、プロセス制御システム、もしくはプロセッサと関連メモリを利用する任意の他のシステムに相当してもよい。電子システム700は、プロセッサ702と、制御装置704と、メモリデバイス装置706と、入力／出力（I/O）デバイス708とを含む機能素子を持つ（様々な実施形態において、システムは複数の、プロセッサと、制御装置と、メモリデバイス装置と、および／またはI/Oデバイスとを含んでもよいことを理解されたい）。一般的に電子システム700は、プロセッサ702によりデータに対して実行される動作、およびプロセッサ702、メモリデバイス装置706、I/Oデバイス708の間での他の相互作用を特定する固有の命令のセットを持つ。制御装置704は、命令がメモリデバイス706からフェッチされて実行されるようにする動作のセットを連続的に周期的に繰り返すことによって、プロセッサ702、メモリデバイス706、I/Oデバイス708の全動作を統合する。メモリデバイス706はフラッシュカードなどのフラッシュメモリを含んでもよい。
図１４は電子システム800の簡略化ブロック図である。システム800は、メモリセルのアレイ804と、アドレスデコーダ806と、行アクセス回路808と、列アクセス回路810と、動作を制御するための読み／書き制御回路812と、入力／出力回路814とを持つメモリデバイス802を含む。メモリデバイス802はさらに電力回路816とセンサー820を含み、センサー820としては、メモリセルが低閾値導電状態であるか、もしくは高閾値非導電状態であるかを決定するための電流センサーなどである。図示された電力回路816は、電源回路880と、基準電圧を提供するための回路882と、第一のワード線にパルスを供給するための回路884と、第二のワード線にパルスを供給するための回路886と、ビット線にパルスを供給するための回路888とを含む。システム800はまた、プロセッサ822もしくはメモリアクセス用メモリコントローラも含む。
メモリデバイス802は、配線ラインもしくはメタライゼーションラインを介してプロセッサ822から制御信号を受信する。メモリデバイス802はデータを記憶するために使用され、データはI/Oラインを介してアクセスされる。プロセッサ822もしくはメモリデバイス802のうちの少なくとも一方はフラッシュメモリを含んでもよい。
様々な電子システムは、プロセッサとメモリデバイス（群）との間の通信時間を削減するために、単一パッケージの処理装置内に製造されてもよいし、あるいは単一の半導体チップ上に製造されてもよい。
電子システムは、メモリモジュール、デバイスドライバ、電力モジュール、通信モデム、プロセッサモジュール、特定用途モジュールで使用されてもよく、多層モジュールやマルチチップモジュールを含んでもよい。
電子システムは、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機などといった、幅広いシステムのいずれであってもよい。

Claims (15)

  1. ベースと、前記ベースの上の導電性材料と、前記導電性材料の上の第一のマスキング材料と、前記第一のマスキング材料の上の少なくとも二つのパターン化マスキング構造とを含む半導体アセンブリを提供するステップであって、
    前記パターン化マスキング構造のうちの一方は第一のマスキング構造であり、他方は第二のマスキング構造であり、
    前記第一のマスキング構造は、少なくとも一断面に沿って前記第二のマスキング構造よりも幅狭であり、
    前記パターン化マスキング構造は、コア材料と、前記コア材料に沿った周辺材料とを含み、
    前記第一のマスキング構造の前記周辺材料および前記コア材料は第一の周辺材料および第一のコア材料であり、前記第二のマスキング構造の前記周辺材料および前記コア材料は第二の周辺材料および第二のコア材料であり、
    前記第一の周辺材料は前記第一のコア材料に沿って側壁スペーサーを形成し、前記第一のコア材料の上にキャップを形成せず、
    前記第二の周辺材料は前記第二のコア材料に沿って側壁スペーサーを形成し、前記第二のコア材料の上にキャップも形成し、
    前記第一の周辺材料および前記第二の周辺材料は、フォトレジストを含む前記コア材料に基づく単一のフォトマスキングステップで同時に形成される、
    ことを特徴とするステップと、
    前記第一のコア材料を除去し、前記第一の周辺材料を一組の間隔の空いた幅狭ラインパターンとして残すステップであって、
    前記第二のコア材料は、前記第一のコア材料を除去した後に残り、残存する前記第二のコア材料と前記第二の周辺材料はあわせて幅広ラインパターンを形成する、
    ことを特徴とするステップと、
    前記幅狭ラインパターンと前記幅広ラインパターンを前記第一のマスキング材料へ転写するステップと、
    前記幅狭ラインパターンと前記幅広ラインパターンを前記第一のマスキング材料から前記導電性材料へ転写し、前記導電性材料を含む少なくとも三つのラインを形成するステップと、
    を含む方法。
  2. ベースの上にゲート誘電体を形成するステップと、
    前記ゲート誘電体の上に浮遊ゲート材料を形成するステップと、
    前記浮遊ゲート材料の上にゲート間誘電体を形成するステップと、
    前記ゲート間誘電体の上に制御ゲート材料を形成するステップと、
    前記制御ゲート材料の上に第一のマスキング材料を形成するステップと、
    前記第一のマスキング材料の上にパターン化された第二のマスキング材料を形成するステップであって、前記パターン化された第二のマスキング材料は、一断面に沿って、
    第一の上面と、前記第一の上面から下方へのびる一組の第一の対向側壁とを持つ、第一の幅を持つ第一のブロックと、
    第二の上面と、前記第二の上面から下方へのびる一組の第二の対向側壁とを持つ、前記第一の幅よりも大きい第二の幅を持つ第二のブロックとを含む、
    ことを特徴とするステップと、
    前記第二の上面にわたって、かつ前記第一の上面にはわたらずにポリマー材料をフォトレジストを含む前記第二のマスキング材料に基づく単一のフォトマスキングステップで同時に形成し、前記ポリマー材料は、前記第一の側壁に沿って第一のスペーサーの組を含み、前記第二の側壁に沿って第二のスペーサーの組を含む、ステップと、
    前記ポリマー材料を使用し、前記第二のブロックをエッチングから保護しつつ、前記第一のブロックは前記エッチングから保護せず、前記エッチングは保護されていない前記第一のブロックを除去して前記第一のスペーサーの組の間にギャップを形成する、ステップと、
    保護されていない前記第一のブロックを除去した後、前記第一のスペーサーの組の残存する前記ポリマー材料は一組の幅狭ラインパターンを画定し、残存する前記第二のブロックは、前記第二のスペーサーの組とあわせて幅広ラインパターンを画定し、
    前記幅狭ラインパターンと前記幅広ラインパターンを前記第一のマスキング材料へ転写するステップと、
    前記幅狭ラインパターンと前記幅広ラインパターンを、前記第一のマスキング材料から、前記ゲート誘電体、前記浮遊ゲート材料、前記ゲート間誘電体、および前記制御ゲート材料へ転写し、前記ゲート誘電体、前記浮遊ゲート材料、前記ゲート間誘電体、および前記制御ゲート材料を含む少なくとも三つのラインを形成するステップと、
    を含む方法。
  3. 高密度構造と低密度構造を単一フォトマスクで形成する方法であって、
    前記フォトマスクを利用して幅狭マスキング素子と幅広マスキング素子を基板の上にパターン化するステップと、
    前記幅狭マスキング素子と前記幅広マスキング素子にわたってポリマー材料の層を形成するステップであって、前記ポリマー材料は前記幅狭マスキング素子の上よりも前記幅広マスキング素子の上の方が厚くなるように形成される、ステップと、
    前記ポリマー材料を異方性エッチングし、前記幅広マスキング素子の上に前記ポリマー材料を残しながら、前記幅狭マスキング素子の上から前記ポリマー材料を除去することをフォトレジストを含む前記幅狭マスキング素子および前記幅広マスキング素子に基づく単一のフォトマスキングステップで同時に行うステップであって、前記異方性エッチングは前記幅狭マスキング素子に沿って対をなす側壁スペーサーを形成する、ステップと、
    前記幅狭マスキング素子を除去し、前記対をなす側壁スペーサーを高密度構造パターンに相当する第一のマスクとして残し、前記幅広マスキング素子と、前記幅広マスキング素子に沿った前記ポリマー材料とを、低密度構造パターンに相当する第二のマスクとして残すステップと、
    前記第一のマスクと前記第二のマスクを利用し、前記基板内に高密度構造と低密度構造をパターン化するステップと、
    を含む方法。
  4. 前記幅狭マスキング素子と前記幅広マスキング素子はシリコンを含み、前記フォトマスクを利用するステップは、前記シリコンの上にフォトレジストをフォトリソグラフィーでパターン化し、その後パターン化された前記フォトレジストから前記シリコンへ前記パターンを転写するステップを含む、請求項３に記載の方法。
  5. 前記幅狭マスキング素子と前記幅広マスキング素子は炭素を含み、前記フォトマスクを利用するステップは、前記炭素の上にフォトレジストをフォトリソグラフィーでパターン化し、その後パターン化された前記フォトレジストから前記炭素へ前記パターンを転写するステップを含む、請求項３に記載の方法。
  6. 前記基板は、半導体ベースと、前記ベースから昇順に、ゲート誘電体と、浮遊ゲート材料と、ゲート間誘電体と、制御ゲート材料とを含み、前記高密度構造は、前記ゲート誘電体と、前記浮遊ゲート材料と、前記ゲート間誘電体と、前記制御ゲート材料とを含むフラッシュゲートに相当する、請求項３に記載の方法。
  7. 前記低密度構造も、前記ゲート誘電体と、前記浮遊ゲート材料と、前記ゲート間誘電体と、前記制御ゲート材料とを含む、請求項６に記載の方法。
  8. 前記基板と前記フォトレジストとの間に一組のマスキング層を提供するステップをさらに含み、前記第一のマスクと前記第二のマスクを利用して前記基板内に高密度構造と低密度構造をパターン化するステップは、
    前記第一のマスクと前記第二のマスクの前記パターンを前記一組のマスキング層の上位へ転写するステップと、
    前記第一のマスクと前記第二のマスクの前記パターンを前記一組のマスキング層の前記上位から前記一組のマスキング層の下位へ転写するステップと、
    前記第一のマスクと前記第二のマスクの前記パターンを前記一組のマスキング層の前記下位から前記基板へ転写するステップとを含む、
    ことを特徴とする、請求項３に記載の方法。
  9. 前記一組のマスキング層の前記上位は、窒化シリコン、二酸化シリコン、もしくは酸窒化シリコンを含み、前記一組のマスキング層の前記下位は炭素を含む、請求項８に記載の方法。
  10. 前記一組のマスキング層の間に障壁を提供するステップを含み、
    前記第一のマスクと前記第二のマスクの前記パターンを前記一組のマスキング層の前記上位から前記障壁へ転写するステップと、
    前記第一のマスクと前記第二のマスクの前記パターンを前記障壁から前記一組のマスキング層の前記下位へ転写するステップと、
    をさらに含む、請求項９に記載の方法。
  11. 前記一組のマスキング層の前記上位は窒化シリコンもしくは酸窒化シリコンを含み、前記障壁は二酸化シリコンもしくはシリコンからなる、請求項１０に記載の方法。
  12. 前記一組のマスキング層の前記上位は二酸化シリコンを含み、前記障壁はシリコンからなる、請求項１０に記載の方法。
  13. ベースと、前記ベースから昇順に、ゲート誘電体層と、浮遊ゲート層と、ゲート間誘電体層と、制御ゲート層と、第一のマスキング材料層と、第二のマスキング材料層とを含む半導体アセンブリを提供するステップと、
    前記第二のマスキング層の上に幅狭マスキング素子と幅広マスキング素子を提供するステップと、
    前記幅狭マスキング素子と前記幅広マスキング素子にわたってポリマー材料の層を形成するステップであって、前記ポリマー材料は前記幅狭マスキング素子の上よりも前記幅広マスキング素子の上の方が厚くなるように形成される、ステップと、
    前記ポリマー材料を異方性エッチングし、前記幅広マスキング素子の上に前記ポリマー材料を残しながら、前記幅狭マスキング素子の上から前記ポリマー材料を除去することをフォトレジストを含む前記幅狭マスキング素子および前記幅広マスキング素子に基づく単一のフォトマスキングステップで同時に行うステップであって、前記異方性エッチングは前記幅狭マスキング素子に沿って対をなす側壁スペーサーを形成する、ステップと、
    前記幅狭マスキング素子を除去し、前記対をなす側壁スペーサーを第一の構造パターンに相当する第一のマスクとして残し、前記幅広マスキング素子と、前記幅広マスキング素子に沿った前記ポリマー材料とを、第二の構造パターンに相当する第二のマスクとして残すステップと、
    前記第一の構造パターンと前記第二の構造パターンを前記第二のマスキング層へ転写するステップと、
    前記第一の構造パターンと前記第二の構造パターンを前記第二のマスキング層から前記第一のマスキング層へ転写するステップと、
    前記第一の構造パターンと前記第二の構造パターンを、前記第一のマスキング層から、前記ゲート誘電体層、前記浮遊ゲート層、前記ゲート間誘電体層、前記制御ゲート層へ転写するステップと、
    を含む、フラッシュゲートをパターン化する方法。
  14. 半導体基板と、
    前記基板の上のパターン化フォトレジストマスクであって、前記パターン化フォトレジストマスクは幅狭マスキング素子と幅広マスキング素子を含み、前記幅狭マスキング素子と前記幅広マスキング素子は側壁を含むことを特徴とする、パターン化フォトレジストマスクと、
    前記基板の上に前記パターン化フォトレジストマスクに基づく単一のフォトマスキングステップで同時に形成されたポリマー材料であって、前記ポリマー材料は前記幅広マスキング素子の上にあるが、前記幅狭マスキング素子の上にはなく、前記ポリマー材料は前記幅狭マスキング素子の側壁に沿っており、かつ前記幅広マスキング素子の側壁に沿っていることを特徴とする、ポリマー材料と、
    前記ポリマー材料を通って前記基板へのびるギャップと、
    を含む、半導体構造。
  15. 半導体基板と、
    前記基板の上の複数のマスキング構造とを含み、
    前記マスキング構造は前記基板へのびるギャップによって互いに分離され、
    前記マスキング構造のうちの少なくとも二つは、第一の組成物の第一のマスキング構造であり、
    前記マスキング構造のうちの少なくとも一つは、第二の組成物コアと、前記コアの周囲の第一の組成物シェルとを含む第二のマスキング構造であり、
    前記第一のマスキング構造の前記第一の組成物と、前記第二のマスキング構造の前記第一の組成物シェルは、フォトレジストを含む前記第二の組成物コアに基づく単一のフォトマスキングステップで同時に形成され、
    前記第二の組成物は前記第一の組成物と異なり、
    少なくとも一断面図において、前記第一のマスキング構造は第一の幅であり、前記第二のマスキング構造は、前記第一の幅の少なくとも二倍の第二の幅である、
    ことを特徴とする、半導体構造。
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