KR20120020210A - 반도체 구조물, 다중 라인 형성 방법, 및 단일 포토마스크로 고밀도 구조 및 저밀도 구조를 형성하는 방법 - Google Patents

반도체 구조물, 다중 라인 형성 방법, 및 단일 포토마스크로 고밀도 구조 및 저밀도 구조를 형성하는 방법 Download PDF

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Abstract

소정 실시예는 희생 재료를 따르는 중합체 스페이서의 형성, 희생 재료의 제거, 그리고 집적회로의 제조 동안에 마스크로서 중합체 스페이서 사용을 포함한다. 중합체 스페이서 마스크는 예를 들면 플래시 메모리 어레이의 플래시 게이트를 패턴화하는데 사용될 수 있다. 소정 실시예에서, 중합체는 큰 희생 구조와 작은 희생 구조를 가로질러 동시에 형성된다. 중합체는 작은 희생 구조보다 큰 희생 구조를 가로질러 더 두껍고, 이러한 두께의 차이를 사용하여 단일 포토마스크로 고밀도 구조 및 저밀도 구조를 제조한다.

Description

반도체 구조물, 다중 라인 형성 방법, 및 단일 포토마스크로 고밀도 구조 및 저밀도 구조를 형성하는 방법{SEMICONDUCTOR CONSTRUCTIONS, METHODS OF FORMING MULTIPLE LINES, AND METHODS OF FORMING HIGH DENSITY STRUCTURES AND LOW DENSITY STRUCTURES WITH A SINGLE PHOTOMASK}
본 발명은 반도체 구조물, 다중 라인 형성방법, 그리고 단일 포토마스크로 고밀도 구조 및 저밀도 구조를 형성하는 방법에 관한 것이다.
집적회로의 제조는 구조를 정의하기 위해 포토리소그래피(photolithography)를 빈번히 사용한다. 특히 방사선은 포토마스크(photomask)를 통과하여 빛과 섀도우 영역을 패턴화되게 한다. 패턴화된 방사선은 감광재료(포토레지스트)에 노출 패턴을 부여하는데 사용된다. 그 후, 포토레지스트에 현상액을 가한다. 현상액은 (포토레지스트가 포지티브 레지스트인지 또는 네거티브 레지스트인지 여부에 따라) 섀도우에 노출된 영역에 비하여 빛에 노출된 레지스트 영역을 선택적으로 제거하거나 또는 그 반대가 되고, 따라서 노출된 패턴을 포토레지스트에 형성된 물리적 패턴으로 변형시킨다.
포토마스크는 대신에 레티클(reticle)로 지칭될 수 있다는 점에 주목한다. 역사상, 용어 "포토마스크"와 "레티클" 간의 소정의 구별이 있었지만(용어 "포토마스크"는 기판 전체를 가로질러 연장되는 패턴을 형성하는 마스크를 지칭, 용어 "레티클"은 기판을 가로질러 단지 부분적으로 연장되는 패턴을 형성하는 마스크를 지칭함), 현대 용어 사용에서는 이 구별이 모호해졌다. 따라서 용어 "포토마스크"와 "레티클"은 기판 전체를 가로질러 또는 기판의 일부만을 가로질러 연장되는 패턴을 형성할 수 있는 마스크를 지칭하기 위해 본 명세서에서 호환성있게 사용된다.
집적회로는 반도체 기판 위에 쌓이는 다중 레벨의 구조를 포함할 수 있다. 또한 집적회로는 각 레벨 내에 형성되는 다양하고 상이한 구조를 포함할 수 있다. 다수의 포토마스크는 레벨내 상이한 구조를 생성하고, 상이한 레벨을 생성하기 위해 사용될 수 있다. 새로운 포토마스크가 제조 시퀀스에 도입될 때마다, 마스크 오정렬의 위험이 있다. 또한 각 포토마스크와 관련된 공정 시간이 제조 공정의 전반적인 처리량을 느리게 한다.
반도체 제조에서 계속 추구하는 목표는 마스크 오정렬을 피하고 처리량을 개선하기 위하여 포토마스크 단계를 줄이려는 것이다.
종래기술의 다른 양상은 집적회로의 다수의 메모리 및 논리부 애플리케이션에 비휘발성 장치(플래시(flash))를 사용할 수도 있다는 것이다. 용어 "플래시"는 역사상 방사선의 플래시로 프로그래밍된 특정한 비휘발성 장치를 지칭한다. 이 용어는 제어 게이트 및 부동 게이트를 이용하는 임의의 비휘발성 구조에 대해 일반화되었고, 그리고 이 명세서를 통해 이러한 일반적 의미로 사용될 것이다.
플래시를 형성하기 위한 향상된 방법, 및 다수의 상이한 구조를 패턴화하기 위해 단지 하나의 포토마스킹 단계를 사용하는 이러한 방법을 개발하는 것이 바람직하다.
소정 실시예는 희생 재료를 따르는 중합체 스페이서의 형성, 희생 재료의 제거, 그리고 집적회로의 제조 동안에 마스크로서 중합체 스페이서 사용을 포함한다. 중합체 스페이서 마스크는 예를 들면 플래시 메모리 어레이의 플래시 게이트를 패턴화하는데 사용될 수 있다. 소정 실시예에서, 중합체는 큰 희생 구조와 작은 희생 구조를 가로질러 동시에 형성된다.
중합체는 작은 희생 구조보다 큰 희생 구조를 가로질러 더 두껍고, 이러한 두께의 차이를 사용하여 단일 포토마스크로 고밀도 구조 및 저밀도 구조를 제조한다.
도 1은 일 실시예의 공정 단계에서 한 쌍의 반도체 웨이퍼 부분의 개략적 단면도.
도 2는 도 1 공정 단계에 후속하는 공정 단계에서 도시된 도 1 부분을 도시하는 도면.
도 3는 도 2 공정 단계에 후속하는 공정 단계에서 도시된 도 1 부분을 도시하는 도면.
도 4는 도 3 공정 단계에 후속하는 공정 단계에서 도시된 도 1 부분을 도시하는 도면.
도 5는 도 4 공정 단계에 후속하는 공정 단계에서 도시된 도 1 부분을 도시하는 도면.
도 6는 도 5 공정 단계에 후속하는 공정 단계에서 도시된 도 1 부분을 도시하는 도면.
도 7는 도 6 공정 단계에 후속하는 공정 단계에서 도시된 도 1 부분을 도시하는 도면.
도 8는 도 7 공정 단계에 후속하는 공정 단계에서 도시된 도 1 부분을 도시하는 도면.
도 9는 도 8 공정 단계에 후속하는 공정 단계에서 도시된 도 1 부분을 도시하는 도면.
도 10은 도 9 공정 단계에 후속하는 공정 단계에서 도시된 도 1 부분을 도시하는 도면.
도 11은 컴퓨터 실시예의 개략적인 도면.
도 12는 도 11 컴퓨터 실시예의 마더보드의 특정한 특징을 도시하는 블록도.
도 13은 전자시스템 실시예의 고레벨 블록도.
도 14는 메모리 장치 실시예의 간단한 블록도.
소정 실시예에서, 희생 재료(sacrificial material)를 따라 중합체 스페이서(polymer spacers)를 형성하고, 그 후 스페이서가 하나 이상의 하부 재료를 패턴화하기 위한 이중 피치 마스크로 남도록 희생 재료를 제거한다. 소정 실시예에서, 희생 재료는 좁은 블록 및 넓은 블록으로서 제공되는데, 중합체는 좁은 블록보다는 넓은 블록 위에서 더 두껍게 형성된다. 중합체의 이러한 두께 차이를 이용하여, 좁은 블록을 따르는 중합체 스페이서로부터의 이중 피치 패턴과, 넓은 블록을 따르는 중합체로부터의 단일 피치 패턴을 동시에 형성한다.
예시적인 실시예를 도 1 내지 도 10을 참조하여 기술한다.
도 1을 참조하면, 반도체 웨이퍼(10) 부분이 도시된다. 이들 부분은 참조번호(12) 및 참조번호(14)로 레벨링된다. 부분(12)은 메모리 어레이 영역에 대응할 수 있고, 특히 고밀도로 패킹된 메모리 구조를 제조할 영역에 대응할 수 있다. 부분(14)은 메모리 어레이 영역 주변의 영역에 대응할 수 있고, 논리회로 및/또는 센서회로를 제조할 영역에 대응할 수 있다. 부분(14) 내에 제조되는 회로는 부분(12) 내에 제조되는 메모리 회로보다 저밀도로 패킹될 수 있다.
웨이퍼(10)는 예를 들면 단결정 실리콘을 포함하거나, 본질적으로 실리콘으로 구성되거나 또는 실리콘으로 구성될 수 있는 반도체 베이스(16)를 포함한다. 후속하는 청구범위의 해석을 돕기 위하여, 용어 "반도체 기판" 및 "반도체 구조물"은 (단독으로 또는 다른 재료를 포함하는 어셈블리들에서의) 반도체 웨이퍼, 그리고 (단독으로 또는 다른 재료를 포함하는 어셈블리들에서의) 반도체 재료층과 같은 벌크 반도체 재료를 포함하지만 이로 제한되지 않는 반도체 재료를 포함하는 임의 구조물을 의미한다. 용어 "기판"은 전술한 반도체 기판을 포함하지만 이로 제한되지 않는 임의의 지지 구조를 지칭한다. 베이스(16)가 균일한 것으로 도시되었지만, 다른 실시예에서 베이스가 다수의 층들을 포함할 수 있다. 예를 들면 베이스(16)는 집적회로 제조와 관련된 하나 이상의 층을 포함하는 반도체 기판에 대응할 수 있다. 이러한 실시예에서, 층은 하나 이상의 금속 상호연결층, 장벽층, 확산층, 절연층 등에 대응할 수 있다.
게이트 유전체(18)가 베이스(16)를 가로질러 연장된다. 게이트 유전체(18)는 단일 균일층으로 도시되지만, 다른 실시예에서는 다수의 층을 포함할 수 있다. 게이트 유전체(18)는 예를 들면 이산화실리콘을 포함하거나, 본질적으로 이산화실리콘으로 구성되거나, 또는 이산화실리콘으로 구성될 수 있다.
전기전도성 부동 게이트 재료(20)가 게이트 유전체(18)를 가로질러 연장된다. 부동 게이트 재료(20)는 단일의 균일층으로 도시되지만, 다른 실시예에서는 다수의 층을 포함할 수 있다. 부동 게이트 재료(20)는 예를 들면 하나 이상의 금속(예를 들면 텅스텐, 티타늄 등), 금속포함 조성물(예를 들면 금속 규화물, 금속 질화물 등), 및 전도성 있게 도핑된 반도체 재료(예를 들면 전도성 있게 도핑된 실리콘)를 포함하거나, 본질적으로 이것으로 구성되거나, 또는 이것으로 구성될 수 있다.
게이트간 유전 재료(22)가 부동 게이트 재료(20)를 가로질러 연장된다. 게이트간 유전 재료(22)는 단일의 균일층으로서 도시되지만, 다른 실시예에서는 다수의 층을 포함할 수 있다. 게이트간 유전 재료(22)는 예를 들면 한 쌍의 이산화실리콘층(소위 ONO 스택)간에 질화실리콘층을 포함할 수 있다.
전기전도성 제어 게이트 재료(24)가 게이트간 유전재료(22)를 가로질러 연장된다. 제어 게이트 재료(24)는 단일 균일층으로서 도시되지만, 다른 실시예에서는 다수의 층을 포함할 수 있다. 제어 게이트 재료(24)는 예를 들면 하나 이상의 금속(예를 들면 텅스텐, 티타늄 등), 금속포함 조성물(예를 들면 금속 규화물, 질화금속 등), 그리고 전도성 있게 도핑된 반도체 재료(예를 들면 전도성 있게 도핑된 실리콘)를 포함하거나, 본질적으로 이것들로 구성되거나, 또는 이것들로 구성될 수 있다.
전기절연 캡 재료(26)가 제어 게이트 재료(24)를 가로질러 연장된다. 절연 캡 재료(26)는 단일 균일층으로서 도시되지만, 다른 실시예에서는 다수의 층을 포함할 수 있다. 절연 캡 재료(26)는 예를 들면 이산화실리콘, 질화실리콘 및 산질화실리콘 중의 하나 이상을 포함하거나, 본질적으로 이것들 중 하나 이상으로 구성되거나, 또는 이것들 중 하나 이상으로 구성될 수 있다.
마스킹층(28)이 절연 캡 재료(26)를 가로질러 연장되고, 도시된 실시예에서는 절연 갭 재료의 상부면과 직접 물리적 접촉을 하고 있다. 마스킹층(28)은 예를 들면 탄소를 포함하거나, 본질적으로 탄소로 구성되거나, 또는 탄소로 구성될 수 있다. 예를 들어, 마스킹층(28)은 투명 탄소 또는 비결정성 탄소로 구성될 수 있다.
(장벽이라고도 지칭될 수 있는) 에칭 정지부(30)가 마스킹층(28)을 가로질러 연장된다. 에칭 정지부(30)는 에칭 정지부(30) 위의 재료를 선택적으로 에칭할 수 있는 조성물을 포함한다. 마스킹층(28) 위의 재료가 마스킹층(28)과 관련하여 선택적으로 에칭할 수 있는 조성물로 되는 바와 같이, 소정 실시예에서 에칭 정지부가 생략될 수 있다. 소정 실시예에서, 에칭 정지부는 실리콘, 이산화실리콘, 또는 질화실리콘을 포함하거나, 본질적으로 이것들로 구성되거나, 또는 이것들로 구성될 수 있다. 에칭 정지부가 이산화실리콘을 포함한다면, TeOS(tetraethyl orthosilicate)로부터의 퇴적에 의해 형성될 수 있다.
마스킹층(32)이 에칭 정지부(30)를 가로질러 연장된다. 마스킹층(32)은 산소함유 재료 및/또는 질소함유 재료를 포함할 수 있다. 예를 들면 마스킹층(32)은 이산화실리콘, 질화실리콘, 또는 산질화실리콘을 포함하거나, 본질적으로 이것들로 구성되거나, 또는 이것들로 구성될 수 있다. 마스킹층(32)은 (후에 논의되는) 중합체를 선택적으로 에칭할 수 있는 조성물을 포함할 수 있다.
마스킹 재료(34)가 마스칭층(32) 위에 있다. 마스킹 재료(34)는 마스킹 엘리먼트(36, 38, 40)로 패턴화된다. 도 1의 단면도에서, 마스킹 엘리먼트(36, 38)는 마스킹 엘리먼트(40)보다 좁다. 마스킹 엘리먼트(36, 38)는 제1 마스킹 엘리먼트의 예로 간주될 수 있는 한편, 마스킹 엘리먼트(40)는 제2 마스킹 엘리먼트의 예이다. 도시된 실시예에서, 부분(12)의 메모리 어레이 영역과 관련된 두 마스킹 엘리먼트와, 부분(14)의 주변 영역과 관련된 한 마스킹 엘리먼트로 된 세 마스킹 엘리먼트가 도시되었다. 다른 실시예에서, 둘 이상의 마스킹 엘리먼트가 부분(14)과 관련될 수 있고, 한 엘리먼트 또는 둘보다 많은 엘리먼트가 부분(12)과 관련될 수 있다. 또한 부분(14)과 관련된 하나 이상의 엘리먼트는 좁을 수 있고, 부분(12)과 관련된 하나 이상의 엘리먼트는 넓을 수 있다. 그러나 부분(12)과 관련된 좁은 엘리먼트를 갖는 도시된 실시예는 상세히 후술하는 바와 같이 메모리 어레이의 고밀도 패킹된 엘리먼트를 형성할 수 있다.
마스킹 재료(34)는 임의의 적당한 재료를 포함할 수 있고, 예를 들면 포토레지스트, 실리콘 또는 탄소를 포함하거나 또는 본질적으로 이것들로 구성되거나, 또는 이것들로 구성될 수 있다. 재료(34)가 포토레지스트를 포함한다면, 포토리소그래픽 처리를 통해 마스킹 엘리먼트(36, 38, 40)로 패턴화될 수 있다. 특히 재료층(34)은 포토마스크로 패턴화된 방사선에 노출된 마스킹 재료(32)를 가로질러 형성될 수 있고, 그 후에 잔여하는 엘리먼트(36 ,38, 40)를 남기도록 현상될 수 있다. 재료(34)가 실리콘 또는 탄소를 포함한다면, 실리콘 또는 탄소 위에 포토리소그래픽으로 패턴화된 포토레지스트를 먼저 형성하고, 그 후에 에칭으로 포토레지스트로부터의 패턴을 실리콘 또는 탄소에 전사하고, 마지막으로 포토레지스트를 제거하여 실리콘 또는 탄소의 엘리먼트(36, 38, 40)를 남김으로써 패턴화될 수 있다. 엘리먼트(36, 38, 40)가 포토리소그래픽으로 패턴화된 포토레지스트에 대응하거나, 또는 포토리소그래픽으로 패턴화된 포토레지스트로부터 패턴을 전사함으로써 패턴화된 재료에 대응하는 지의 여부에 관계없이, 엘리먼트(36, 38, 40)는 단일의 포토마스킹 단계로 패턴화되는 것으로 간주될 수 있다. 대안적으로, 엘리먼트(36, 38)가 하나의 단계로 패턴화될 수 있고, 엘리먼트(40)는 상이한 단계에서 패턴화될 수 있다.
마스킹 재료(34)가 부분(14)의 주변 영역 및 부분(12)의 메모리 어레이 영역 위에 엘리먼트들로 패턴화되는 것으로 도시되었지만, 다른 실시예에서 마스킹 재료는 부분(12)과 부분(14) 중의 단지 하나 위에서의 엘리먼트로 패턴화될 수 있다. 예를 들면 마스킹 재료는 메모리 어레이 영역 위에서만의 엘리먼트로 패턴화될 수 있고, 후술되는 피치 이중화 절차는 메모리 어레이 영역 위에서 고집적 구조를 형성하는데 사용될 수 있다.
웨이퍼(10)의 다양한 재료 및 층이 함께 반도체 구조 또는 어셈블리에 대응하는 것으로 간주될 수 있다. 예를 들면 베이스(16)는 층 및 재료(18, 20, 22, 24, 26, 28, 30, 32)와 함께 반도체 구조물에 대응하는 것으로 간주될 수 있고, 재료(34)는 이러한 반도체 구조물을 가로질러 형성된 패턴화된 마스크인 것으로 간주될 수 있다. 다른 예로서, 베이스(16)와 재료 및 층(18, 20, 22, 24, 26)은 반도체 어셈블리에 대응하는 것으로 간주될 수 있고, 나머지 재료 및 층은 이러한 어셈블리 위에 형성되는 것으로 간주될 수 있다.
도 1의 재료(18, 20, 22, 24, 26)는 (후술하는 바와 같이) 플래시 게이트로 패턴화될 수 있다. 다른 실시예에서, 다른 재료가 재료(18, 20, 22, 24, 26)에 추가적으로 또는 대안적으로 제공될 수 있고, 그리고/또는 하나 이상의 재료(18, 20, 22, 24, 26)가 생략될 수 있다. 또한 재료(18, 20, 22, 24, 26)가 웨이퍼(10)의 두 부분(12, 14) 모두를 가로질러 연장되는 것으로 도시되었지만, 다른 실시예에서는 상이한 재료들이 부분(14)을 가로질러 연장되고, 그 후 부분(12)을 가로질러 연장될 수 있다.
마스킹 재료(28, 32, 34)는 서로를 구별하기 위해 제1, 제2, 제3 마스킹 재료로서 지칭될 수 있다.
엘리먼트(36, 38, 40)는 각각 상부면(33, 37, 41)을 포함하고, 각각 측벽면(35, 39, 43)을 포함한다. 엘리먼트(36, 38)는 도시된 단면에서 예를 들어 약 50nm 폭을 가질 수 있고, 예를 들어 약 150nm 거리에 의해 서로 이격될 수 있다.
도 2를 참조하면, 중합 재료(42)는 마스킹 재료(32) 위에, 그리고 엘리먼트(36, 38, 40)를 가로질러 형성된다. 중합 재료는 엘리먼트(36, 38, 40)의 측벽면(35, 39, 43)을 가로질러 연장되고, 또한 엘리먼트의 상부면(33, 37, 41) 위에 연장된다. 중합 재료는 좁은 엘리먼트(36, 38) 위보다 넓은 엘리먼트(40) 위에 더 두껍게 형성된다. 소정 실시예에서, 이러한 두께 차이는 퇴적에 추가되는 처리 단계들로 인한 결과라기보다는 중합 재료를 형성하는데 사용되는 퇴적 조건으로 인한 것이다. (후술되는) 소정 실시예에서, 엘리먼트(36, 38)에 관한 엘리먼트(40) 위의 중합체의 두께 차이를 이용하여 엘리먼트(36, 38)로부터 이중 피치 마스크를 형성하는 한편 엘리먼트(40)로부터 단일 피치 마스크를 형성한다. 다른 실시예에서, 단일 피치 마스크는 이중 피치 마스크와는 상이한 마스킹에 의해 형성될 수 있고, 엘리먼트 위의 중합 재료의 두께는 중요하지 않을 수 있다.
중합 재료(42)의 퇴적은 처리 챔버내의 퇴적 및 에칭 시퀀스를 이용할 수 있다. 시퀀스의 퇴적 부분은 C2H4, CH4 및 CH3R(여기서 R은 임의의 탄소함유 재료) 등으로부터 하나 이상을 사용할 수 있다. 퇴적은 저전력(약 400 와트 내지 약 800 와트의 전력) 및 고압력(적어도 약 200 밀리토르의 압력)으로 행해질 수 있다. 챔버내 인가되는 RF(radio frequency)는 2 메가헤르츠보다 클 수 있고, 소정 실시예에서는 60 메가헤르츠보다 클 수 있다. 시퀀스의 에칭 부분은 CH3F 및 CF4 중 하나 또는 이들 모두에 의해 행해질 수 있다. 에칭은 저압력(100 밀리토르 이하의 압력) 및 고전력(약 1200 와트 내지 약 1600 와트의 압력)에서 행해질 수 있다. 에칭 동안에 챔버 내에 인가되는 RF는 약 2 메가헤르츠 내지 약 30 메가헤르츠일 수 있다. 시퀀스의 퇴적 및 에칭은 중합체(42)가 바람직한 두께로 형성될 때까지 순환될 수 있다. 퇴적 및 에칭은 탄소 및 수소를 포함하거나, 본질적으로 이것들로 구성되거나, 또는 이것들로 구성되도록, 또는 탄소, 수소 및 불소를 포함하거나, 본질적으로 이것들로 구성되거나, 또는 이것들로 구성되도록 중합 재료(42)를 형성할 수 있다.
층(42)은 엘리먼트(36, 38)를 따라, 그 위에 약 50 nm 두께로 형성될 수 있다.
도 3을 참조하면, 중합 재료(42)는 마스킹 엘리먼트(36)의 측벽(35)을 따라 측벽 스페이서(44)를 형성하기 위해, 마스킹 엘리먼트(38)의 측벽(39)을 따라 측벽 스페이서(46)를 형성하기 위해, 그리고 마스킹 엘리먼트(34)의 측벽(43) 및 상부(41)를 따라 쉘(48)을 남기기 위해 이방성 에칭된다. 또한 에칭은 재료(32)에 연장되는 갭(45)을 형성한다. 소정 실시예에서, 재료(32)는 반도체 기판의 부분으로 간주될 수 있고, 따라서 갭은 반도체 기판으로 연장되는 것으로 간주될 수 있다.
측벽(43)을 따르는 쉘(48)의 부분은 측벽 스페이서로 간주될 수 있는 반면에, 표면(41) 위의 쉘의 부분은 보호캡으로 간주될 수 있다. 도 2를 참조하여 전술한 바와 같이, 중합 재료(42)는 처음에 좁은 엘리먼트(36, 38)보다는 넓은 엘리먼트(40) 위에 보다 두껍게 형성되었다. 좁은 마스킹 엘리먼트(36, 38)의 표면(33, 37)을 노출시키는 한편 마스킹 엘리먼트(34) 위에 보호캡을 남기는 지속기간 동안에 이방성 에칭이 행해다. 이방성 에칭은 중합 재료(42)를 형성하기 위해 사용되는 시퀀스로부터 에칭 조건을 사용하여 행해질 수 있다. 따라서 이방성 에칭은 CH3F 및 CF4중의 하나 또는 그들 모두를 사용할 수 있고, 100 밀리토르 이하의 압력에서, 약 1200 와트 내지 1600 와트의 전력에서 행해질 수 있는 한편, 약 2 메가헤르츠 내지 약 30 메가헤르트의 RF가 적용된다. 이방성 에칭은 건식 에칭일 수 있다.
중합 재료(42)와 함께 엘리먼트(36, 38, 40)는 세 개의 마스킹 구조(50, 52, 54)에 대응하는 것으로 간주될 수 있다. 이러한 마스킹 구조는 재료(34)에 대응하는 코어 재료, 그리고 재료(42)에 대응하는 주변 재료를 포함하는 것으로 간주될 수 있다. 따라서 마스킹 구조(50)는 스페이서(44)에 대응하는 코어 재료(34) 및 주변 재료를 포함하고, 마스킹 구조(52)는 스페이서(46)에 대응하는 코어 재료(34) 및 주변 재료를 포함한다. 유사하게, 마스킹 구조(54)는 코어 재료의 상부 및 측벽을 따라 연장되는 쉘(shell)(48)에 대응하는 코어 재료(34) 및 주변 재료를 포함한다.
마스킹 구조(50, 52)는 좁은 마스킹 구조로 간주될 수 있고, 한편 마스킹 구조(54)는 넓은 마스킹 구조로 간주될 수 있다. 넓은 마스킹 구조는 좁은 마스킹 구조보다 적어도 두 배 넓을 수 있다. 좁은 마스킹 구조는 모든 좁은 마스킹 구조에 대응하는 제1 그룹 부분으로 간주될 수 있고, 반면에 넓은 마스킹 구조는 모든 넓은 마스킹 구조에 대응하는 제2 그룹 부분으로 간주될 수 있다. 따라서 좁은 마스킹 구조는 제1 마스킹 구조에 대응하는 그룹을 나타내는 것으로 간주될 수 있는 반면, 넓은 마스킹 구조는 제2 마스킹 구조에 대응하는 그룹을 나타낸다. 제1 마스킹 구조의 주변 재료 및 코어 재료는 제1 주변 재료 및 코어 재료로 지칭될 수 있고, 반면에 제2 마스킹 구조의 주변 재료 및 코어 재료는 제2 주변 재료 및 코어 재료로서 지칭될 수 있다. 제1 주변 재료는 (대표적 제1 마스킹 구조(50, 52)로 도시된 바와 같이) 제1 코어 재료의 상부를 가로질러 연장되지 않지만, 제2 주변 재료는 (대표적 제2 마스킹 구조(54)에 도시된 바와 같이) 제2 코어 재료의 상부를 가로질러 연장된다.
도 4를 참조하면, 구조(50, 52)(도 3)의 노출된 재료(34)가 제거되어 스페이서(44, 46)가 이격된 좁은 마스크(60)로서 남겨진다. 구조(54)의 재료(34) 및 쉘(48)은 넓은 마스크(62)로서 남겨진다. 좁은 마스크 및 넓은 마스크는 마스크 하부의 재료에 있는 라인을 패턴화하는데 사용될 수 있고, 따라서 좁은 라인 패턴과 넓은 라인 패턴으로 각각 지칭될 수 있다. 좁은 마스크(60)는 마스크를 생성하는데 사용되는 마스킹 엘리먼트(36, 38)(도 1)의 피치에 관련된 이중 피치 패턴에 대응하고, 넓은 마스크(60)는 마스크를 생성하는데 사용되는 마스킹 엘리먼트(40)(도 1)의 피치에 관련된 단일 피치 패턴에 대응한다. 따라서 좁은 마스크(60)는 고밀도 구조 패턴에 대응하는 것으로 간주될 수 있고, 반면에 넓은 마스크(62)는 저밀도 구조에 대응하는 것으로 간주될 수 있는데, 용어 "저밀도" 및 "고밀도"는 마스크(60)를 가진 구조 패턴이 마스크(62)를 가진 구조 패턴보다 더 높은 밀도로 형성된다는 것을 나타내기 위해 서로 관련하여 사용된다. 소정 실시예에서, 마스크(60)는 제1 구조 패턴에 대응하는 것으로 간주될 수 있는 한편, 마스크(62)는 제2 구조 패턴에 대응한다.
재료(34)는 중합 재료(42)에 관련하여 재료(34)에 대해 선택적인 조건으로, 또한 재료(32)에 관련하여 재료(34)에 대해 선택적일 수 있는 조건으로 스페이서(44)와 스페이서(46) 사이에서 제거된다. 용어 "선택적"이란 것은, 조건이 재료(42)보다 신속한 속도로 재료(34)를 제거한다는 것을 의미하고, 재료(42)에 관련하여 재료(34)에 대해 100 퍼센트 선택적인 조건을 포함할 수 있지만 이로 제한되지는 한다. 재료(34)가 포토레지스트를 포함하는 실시예에서, 재료(34)는 현상액 및/또는 에칭으로 제거될 수 있다. 소정 실시예에서, 포토레지스트의 제거는 중합 재료(42)에 관련하여 선택적으로 레지스트를 제거하기 위해 먼저 방사선에의 블랭킷 노출(blanket exposure)에 이은 현상기에의 노출, O2 기반 화학제를 이용한 선택적 건식 에칭, 및 용매 기반 습식 에칭에 의해 성취될 수 있다.
구조(50, 52)(도 3)로부터 재료(34)를 제거하는데 사용되는 조건은 이러한 조건으로부터 구조(34)를 가로질러 연장되고 재료를 보호하는 보호캡으로 인하여 구조(54)로부터 재료를 제거하지 않는다.
도 4의 구조는 재료 및 층(18, 20, 22, 24, 26, 28, 30, 32)과 함께 베이스(16)에 대응하는 반도체 기판을 포함하고, 기판 위의 마스킹 구조(60, 62)를 포함하는 것으로 간주될 수 있다. 마스킹 구조(60)는 중합체(42)에 대응하는 제1 조성물로 구성되거나 또는 본질적으로 제1 조성물로 구성되는 제1 마스킹 구조로 간주될 수 있다. 마스킹 구조(62)는 재료(34) 조성물에 대응한 제2 조성물 코어를 포함하고, 또한 제2 조성물 코어 둘레의 제1 조성물 쉘을 포함하는 제2 마스킹 구조로 간주될 수 있다. 제2 마스킹 구조는 도시된 단면도에서는 제1 마스킹 구조의 폭보다 적어도 두 배인 폭을 가지고, 제1 마스킹 구조보다 적어도 세 배의 폭, 제1 마스킹 구조보다 적어도 네 배의 폭 등을 가질 수 있다. 제1 마스킹 구조의 폭에 대한 제2 마스킹 구조의 폭의 비가 커질수록, 제2 마스킹 구조로 패턴화된 장치와 관련된 제1 마스킹 구조로 패턴화된 장치에서 성취될 수 있는 집적회로 밀도의 차이가 커진다. 제1 마스크 구조는 제2 마스킹 구조의 피치에 비하여 두 배의 피치를 가지는 것으로 간주될 수 있다.
도 5를 참조하면, 좁은 라인 패턴 및 넓은 라인 패턴(60, 62)은 에칭을 이용하여 마스킹 재료(32)에 전사된다. 이러한 에칭은 에칭 정지부(30)와 관련하여 재료(32)에 대해 선택적일 수 있다. 소정 실시예에서, 재료(32)는 질화실리콘 또는 산질화실리콘을 포함하거나, 본질적으로 이것들로 구성되거나, 또는 이것들로 구성될 수 있고, 에칭 정지부는 본질적으로 실리콘 또는 이산화실리콘으로 구성되거나 또는 이것들로 구성될 수 있다. 다른 실시예에서, 재료(32)는 이산화실리콘을 포함하거나, 본질적으로 이산화실리콘으로 구성되거나, 또는 이산화실리콘으로 구성될 수 있고, 에칭 정지부는 본질적으로 실리콘으로 구성되거나 또는 실리콘으로 구성될 수 있다. 재료(32)로의 에칭은 재료(42)에 관련하여 재료(32)에 대해 선택적일 것이지만, 충분한 양의 재료(42)를 제거하기 위해 충분히 낮은 선택성을 가질 수 있다. 재료(32)가 SiO2, 산질화실리콘 또는 질화실리콘을 포함한다면, 에칭은 CH3F, CF4 및/또는 CH2F2를 사용할 수 있고, 그리고 재료(32)가 실리콘으로 구성된다면, 에칭은 HBr/Cl2를 사용할 수 있다.
마스크가 제자리에 있는 동안에 하부의 재료를 에칭하는데 실질적으로 이방성 에칭을 사용할 때에, 패턴이 마스크로부터 하부재료로 전사되는 것으로 간주된다. 에칭이 완전히 이방성이라면, 하부 재료는 (에칭 절차의 허용 오차 내에서) 특징부 위의 마스킹 구조의 폭과 동일한 폭을 가진 특징부로 패턴화될 것이다. 에칭이 눈에 띄게 이방성이라면, 하부 재료는 특징부 위의 마스킹 구조의 폭과 근사한 폭을 가진 특징부로 패턴화될 것이다.
도 6을 참조하면, 재료(32)만을 포함하는 좁은 라인 패턴 및 넓은 라인 패턴(60, 62)을 남기도록 재료(34, 42)(도 5)가 제거된다. 재료(34)는 포토레지스트 또는 탄소이고, 재료(42)가 유기 중합체라면, 재료(34, 42)의 제거는 애싱(ashing)으로 흔히 지칭되는 처리를 사용하여 O2에 노출시킴으로써 성취될 수 있다. 소정 실시예에서, 재료(34, 42)중 하나 또는 모두는 제거되지 않고, 후속 처리 동안에 좁고 넓은 마스크(60, 62)의 부분으로 남는다. 예를 들면 재료(34)가 실리콘을 포함한다면, 넓은 라인 패턴 부분으로 남을 수 있다.
도 7을 참조하면, 좁은 라인 패턴 및 넓은 라인 패턴(60, 62)이 에칭을 이용하여 장벽 재료(30)에 전사된다. 장벽 재료(30)가 실리콘으로 구성된다면, 에칭은 HBr/Cl2를 사용할 수 있고, 장벽 재료가 질화실리콘으로 구성된다면, 에칭은 CH3F/CF4를 사용할 수 있다.
도 8을 참조하면, 좁은 라인 패턴 및 넓은 라인 패턴(60, 62)이 에칭을 이용하여 재료(28)에 전사된다. 재료(28)가 투명 탄소를 포함한다면, 에칭은 SO2/O2, HBr/O2 및 Cl2/O2 중의 하나 이상을 사용할 수 있다.
도 9를 참조하면, 좁은 라인 패턴 및 넓은 라인 패턴(60, 62)이 하나 이상의 에칭을 이용하여 재료(18, 20, 22, 24, 26)에 전사된다. 재료(26)를 통한 에칭은 재료(28) 위로부터 재료(30, 32, 도 8)를 또한 제거하는 조건을 사용할 수 있다. 재료(18, 20, 22, 24, 26)는 웨이퍼(10) 부분(12) 내에 다수의 좁은 고밀도 패킹된 플래시 게이트 구조(70)를 형성하고, 웨이퍼(10) 부분(14) 내에 넓은 플래시 게이트 구조(72)를 형성한다. 플래시 게이트 구조(70)는 재료(28)의 좁은 라인 패턴(60)의 폭과 실질적으로 동일한 폭을 가지고, 반면에 플래시 게이트 구조(72)는 재료(28)의 넓은 라인 패턴(62)의 폭과 실질적으로 동일한 폭을 가진다. 플래시 게이트 구조의 폭은 상부 마스킹 라인 패턴의 폭의 5 퍼센트 이내일 수 있고, 소정 실시예에서는 상부 마스킹 라인 패턴의 폭과 동일할 수 있다.
도 10을 참조하면, 재료(28)(도 9)가 플래시 게이트 구조(70, 72)를 남기도록 제거된다. 재료(28)는 O2에 노출시킴으로써 제거될 수 있다. 소스/드레인 영역(80, 82, 84, 86, 88, 90, 92)은 플래시 게이트 구조에 인접하게 형성된 것으로 도시된다. 소스/드레인 영역은 반도체 베이스(16)에 적절한 전도성 향상된(conductivity-enhancing) 도펀트를 주입함으로써 형성될 수 있다.
도 10의 플래시 구조는 전자시스템에 사용될 수 있고, 예를 들면 NAND 또는 NOR 셀에 사용될 수 있다.
도 11은 컴퓨터 시스템(400)의 실시예를 도시한다. 컴퓨터 시스템(400)은 모니터(401) 또는 다른 통신 출력장치, 키보드(402) 또는 다른 통신 입력장치, 및 마더보드(404)를 포함한다. 마더보드(404)는 마이크로프로세서(406) 또는 다른 데이터 처리유닛, 및 적어도 하나의 메모리 장치(408)를 지닐 수 있다. 메모리 장치(408)는 메모리 셀 어레이를 포함할 수 있고, 이러한 어레이는 어레이에서 개별 메모리 셀을 액세스하기 위한 어드레싱 회로와 연결될 수 있다. 또한 메모리 셀 어레이는 메모리 셀로부터 데이터를 판독하기 위한 판독 회로에 연결될 수 있다, 어드레싱 및 판독 회로는 메모리 장치(408)와 프로세서(406) 간에 정보를 운송하기 위해 사용될 수 있다. 이것은 도 12에 도시된 마더보드(404)의 블록도에 도시된다. 이러한 블록도에서, 어드레싱 회로는 참조번호(410)로 도시되고, 판독 회로는 참조번호(412)로 도시된다.
프로세서 장치(406)는 프로세서 모듈에 대응할 수 있고, 모듈과 함께 사용되는 관련 메모리는 플래시 구조를 포함할 수 있다.
메모리 장치(408)는 메모리 모듈에 대응할 수 있고, 플래시 메모리를 포함할 수 있다.
도 13은 전자 시스템(700)의 하이레벨 구성의 간단한 블록도를 도시한다. 시스템(700)은 예를 들면 컴퓨터 시스템, 프로세스 제어시스템, 또는 프로세서 및 관련 메모리를 사용하는 임의의 다른 시스템에 대응할 수 있다. 전자 시스템(700)은 프로세서(702), 제어유닛(704), 메모리 장치유닛(706) 및 입력/출력(I/O)장치(708)를 포함하는 기능 소자를 가진다(시스템이 다양한 실시예에서 복수의 프로세서, 제어유닛, 메모리 장치 유닛 및/또는 I/O 장치를 가질 수 있다는 것이 이해될 것이다). 통상, 전자 시스템(700)은 프로세서(702)에 의해 데이터 상에 수행할 연산, 그리고 프로세서(702), 메모리 장치유닛(706) 및 I/O 장치(708) 간의 다른 상호작용을 명시하는 내재된 인스트럭션 집합을 가질 것이다. 제어유닛(704)은 메모리 장치(706)로부터 인스럭션이 인출 및 실행되게 하는 연산 집합을 통해 계속 순환함으로써 프로세서(702), 메모리 장치(706) 및 I/O 장치(708)의 모든 연산을 조정한다. 메모리 장치(706)는 플래시 카드와 같은 플래시 메모리를 포함할 수 있다.
도 14는 전자 시스템(800)의 간단한 블록도이다. 시스템(800)은 메모리 셀 어레이(804), 어드레스 디코더(806), 로우 액세스 회로(808), 컬럼 액세스 회로(810), 연산을 제어하기 위한 판독/기록 제어회로(812), 그리고 입력/출력회로(814)를 가진 메모리 장치(802)를 포함한다. 메모리 장치(802)는 전력회로(816), 그리고 메모리 셀이 저임계 도전 상태인지 또는 고임계 비도전 상태 인지를 결정하기 위한 전류 센서와 같은 센서(820)를 더 포함한다. 도시된 전력회로(816)는 전력공급회로(880), 기준 전압 공급 회로(882), 제1 워드선에 펄스를 공급하기 위한 회로(884), 제2 워드선에 펄스를 공급하기 위한 회로(886), 및 비트선에 펄스를 공급하기 위한 회로(888)를 포함한다. 또한 시스템(800)은 프로세서(822), 또는 메모리 액세스를 위한 메모리 제어기를 포함한다.
메모리 장치(802)는 기록 또는 금속화 라인을 통해 프로세서(822)로부터 제어 신호를 수신한다. 메모리 장치(802)는 I/O 라인을 통해 액세스되는 데이터를 저장하는데 사용된다. 적어도 하나의 프로세서(822) 또는 메모리 장치(802)가 플래시 메모리를 포함할 수 있다.
다양한 전자 시스템이 프로세서와 메모리 장치(들) 간의 통신 시간을 감소시키기 위하여 단일 패키지 처리유닛 또는 심지어 단일 반도체칩 상에 제조될 수 있다.
전자 시스템은 메모리 모듈, 장치 구동기, 전력 모듈, 통신 모뎀, 프로세서 모듈, 그리고 애플리케이션-특정 모듈에 사용될 수 있고, 멀티층, 멀티칩 모듈을 포함할 수 있다.
전자 시스템은 시계, 텔레비젼, 셀폰, 퍼스널 컴퓨터, 자동차, 산업 제어 시스템, 항공기 등과 같은 넓은 범위의 임의의 시스템일 수 있다.

Claims (11)

  1. 반도체 구조물로서,
    반도체 기판; 및
    상기 기판 위의 복수의 마스킹 구조들
    을 포함하고,
    상기 마스킹 구조들은 상기 기판 위에 형성된 갭들에 의해 서로 이격되고, 상기 마스킹 구조들 중 적어도 두 개의 마스킹 구조는 제1 조성물의 제1 마스킹 구조들이고, 상기 마스킹 구조들 중 적어도 하나의 마스킹 구조는 제2 조성물의 제2 조성물 코어 및 상기 제2 조성물 코어 주위의 제1 조성물 쉘(shell)을 포함한 제2 마스킹 구조이고, 상기 제2 조성물은 상기 제1 조성물과 상이하고, 적어도 하나의 단면에서, 상기 제1 마스킹 구조들은 제1 폭이고, 상기 제2 마스킹 구조는 상기 제1 폭보다 적어도 두 배 큰 제2 폭인, 반도체 구조물.
  2. 제1항에 있어서, 상기 제1 조성물은 중합체(polymer)를 포함하고 상기 제2 조성물은 포토레지스트를 포함하는, 반도체 구조물.
  3. 제1항에 있어서, 상기 제1 조성물은 중합체를 포함하고 상기 제2 조성물은 실리콘으로 구성되는, 반도체 구조물.
  4. 제1항에 있어서, 상기 제1 조성물은 중합체를 포함하고 상기 제2 조성물은 탄소(carbon)로 구성되는, 반도체 구조물.
  5. 제1항에 있어서, 상기 기판은 단결정 베이스를 포함하고, 상기 기판은 상기 베이스부터 상승하는 순서로 게이트 유전체, 부동 게이트 물질, 게이트간 유전체, 제어 게이트 물질, 탄소함유 물질 및 질소함유 물질을 더 포함하는, 반도체 구조물.
  6. 제5항에 있어서, 상기 반도체 구조물은
    상기 탄소함유 물질과 상기 질소함유 물질 사이의 장벽
    을 더 포함하고, 상기 장벽은 본질적으로 실리콘 또는 이산화실리콘으로 구성되는, 반도체 구조물.
  7. 제5항에 있어서, 상기 탄소함유 물질은 투명 탄소로 구성되는, 반도체 구조물.
  8. 제5항에 있어서, 상기 질소함유 물질은 산질화실리콘(silicon oxynitride)을 포함하는, 반도체 구조물.
  9. 제5항에 있어서, 상기 질소함유 물질은 질화실리콘을 포함하는, 반도체 구조물.
  10. 제1항에 있어서, 상기 기판은 단결정 베이스를 포함하고, 상기 기판은 상기 베이스부터 상승하는 순서로 게이트 유전체, 부동 게이트 물질, 게이트간 유전체, 제어 게이트 물질, 탄소함유 물질 및 이산화실리콘을 더 포함하는, 반도체 구조물.
  11. 제10항에 있어서, 상기 반도체 구조물은
    상기 탄소함유 물질과 상기 이산화 실리콘 사이의 장벽
    을 더 포함하고, 상기 장벽은 본질적으로 실리콘으로 구성되는, 반도체 구조물.
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