KR19980026302A - 반도체 메모리 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 낸드(NAND)형 마스크 롬(Mask ROM) 제조시 메모리 셀간의 거리를 감소시키므로써 소자의 집적도가 향상될 수 있도록 한 반도체 메모리 장치의 제조 방법에 관한 것이다.
Description
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 특히 낸드형(NAND Type) 마스크 롬(Mask ROM)의 집적도를 향상시킬 수 있도록 한 반도체 메모리 장치의 제조 방법에 관한 것이다.
일반적으로 마스크 롬(ROM; Read Only Memory)과 같은 비휘발성 메모리 셀 소자는 메모리 셀 어레이(Memory Cell Array)와 주변회로로 구성되며 메모리 셀 어레이의 구성 방식에 따라 노아(NOR)형과 낸드형으로 구분된다. 노아형의 메모리 셀 어레이는 워드라인(Word Line)과 비트라인(Bit Line)간에 모스(MOS) 트랜지스터로 이루어진 메모리 셀이 매트릭스(Matrix) 방식으로 접속되어 이루어지며, 낸드형의 메모리 셀 어레이는 도 1에 도시된 바와 같이 비트라인과 접지간에 라인 선택(line Select) 신호(LS1 및 LS2)에 의해 동작되는 라인 선택 트랜지스터 및 워드라인 선택(Word Line Select) 신호(WL0 내지 WLN)에 의해 동작되는 코드(Code)용 메모리 셀이 스트링(String) 형태로 직렬 접속되어 이루어진다. 이중 상기 낸드형의 메모리 셀 어레이는 라인 선택 트랜지스터 및 메모리 셀이 직렬 접속되어 구성되기 때문에 콘택홀이 존재하지 않으며, 따라서 상기 노아형의 메모리 셀 어레이에 비해 집적도 측면에서는 유리한 장점을 가진다. 그러나 근래에 들어 메모리 소자의 집적도가 더욱 증가됨에 따라 상기 라인 선택 트랜지스터 및 메모리 셀의 게이트 전극간의 거리를 더욱 감소시켜야 하는데, 현재 사용되는 노광 장비의 해상력 한계는 0.4 내지 0.7μm 정도이기 때문에 새로운 방법의 개발이 요구되는 실정이다.
따라서 본 발명은 현재 사용되는 노광장비를 이용하여 게이트 전극 패터닝시 마스크층으로 이용될 질화막을 패터닝한 후 패터닝된 질화막의 측벽에 산화막 스페이서를 형성하고, 이를 마스크로 이용하여 게이트 전극을 형성하므로써 상기한 단점을 해소할 수 있는 반도체 메모리 장치의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판상에 게이트 산화막, 폴리실리콘층, 실리사이드층, 질화막 및 제1감광막을 순차적으로 형성한 후 상기 제1감광막을 패터닝하는 단계와, 상기 단계로부터 패터닝된 상기 제1감광막을 마스크로 이용하여 상기 질화막을 패터닝한 후 상기 제1감광막을 제거하고 상기 패터닝된 질화막의 측벽에 산화막 스페이서를 형성하는 단계와, 상기 단계로부터 전체 상부면에 제2감광막을 형성한 후 상기 산화막 스페이서의 상부가 노출되는 시점까지 상기 제2감광막을 전면 식각하는 단계와, 상기 단계로부터 상기 산화막 스페이서를 제거하고 잔류된 상기 질화막 및 제2감광막을 마스크로 이용하여 노출된 부분의 상기 실리사이드층, 폴리실리콘층 및 게이트 산화막을 순차적으로 식각한 후 상기 제2감광막을 제거하는 단계와, 상기 단계로부터 노출된 상기 실리콘 기판에 불순물 이온을 주입하여 접합영역을 형성한 후 열처리를 실시하는 단계로 이루어지는 것을 특징으로 한다.
도 1은 일반적인 낸드(NAND)형 마스크 롬(Mask ROM)을 설명하기 위한 회로도.
도 2A 내지 도 2E는 본 발명에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 소자의 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1:실리콘 기판2:게이트 산화막
3:폴리실리콘층4:실리사이드층
5:질화막6:제1감광막
7:산화막 스페이서8:제2감광막
9:접합영역
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2A 내지 도 2E는 본 발명에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 소자의 단면도로서, 도 2A는 실리콘 기판(1)상에 게이트 산화막(2), 폴리실리콘층(3), 실리사이드층(4), 질화막(5) 및 제1감광막(6)을 순차적으로 형성한 후 상기 제1감광막(6)을 패터닝한 상태의 단면도로서, 상기 폴리실리콘층(3)은 폴리실리콘을 증착한 후 불순물 이온을 도핑(Doping)하여 형성하며, 상기 질화막(5)은 1000 내지 3000Å의 두께로 형성된다.
도 2B는 패터닝된 상기 제1감광막(6)을 마스크로 이용하여 상기 질화막(5)을 패터닝한 후 상기 제1감광막(6)을 제거하고 상기 패터닝된 질화막(5)의 측벽에 산화막 스페이서(7)를 형성한 다음 전체 상부면에 제2감광막(8)을 형성한 상태의 단면도로서, 상기 산화막 스페이서(7)는 그 폭이 0.15 내지 0.3μm가 되도록 한다.
도 2C는 상기 산화막 스페이서(7)의 상부가 노출되는 시점까지 상기 제2감광막(8)을 전면 식각한 상태의 단면도로서, 잔류된 상기 질화막(5) 및 산화막 스페이서(7)를 제외한 부분의 상기 실리사이드층(4)상에는 상기 제2감광막(8)이 잔류된다.
도 2D는 상기 산화막 스페이서(7)를 제거하고 잔류된 상기 질화막(5) 및 제2감광막(8)을 마스크로 이용하여 노출된 부분의 상기 실리사이드층(4), 폴리실리콘층(3) 및 게이트 산화막(2)을 순차적으로 식각한 후 상기 제2감광막(8)을 제거한 상태의 단면도로서, 이때 상기 산화막 스페이서(7)가 제거됨에 따라 상기 게이트 산화막(2) 및 폴리실리콘층(3)으로 이루어진 게이트 전극간의 거리가 상기 산화막 스페이서(7)의 폭과 동일해지는데, 이 폭은 상기 질화막(5)을 패터닝하기 위한 사진 공정시 사용된 노광장비의 해상력 한계보다 작은 크기를 갖는다.
도 2E는 노출된 상기 실리콘 기판(1)에 불순물 이온을 주입하여 접합영역(9)을 형성한 후 열처리를 실시한 상태의 단면도로서, 상기 산화막 스페이서(7)가 제거된 부분의 상기 실리콘 기판(1)에 접합영역(9)이 형성된다.
상술한 바와 같이 본 발명에 의하면 현재 사용되는 노광장비를 이용하여 게이트 전극 패터닝시 마스크층으로 이용될 질화막을 패터닝한 후 패터닝된 질화막의 측벽에 산화막 스페이서를 형성하고, 이를 마스크로 이용하여 게이트 전극을 형성하므로써 게이트 전극간의 거리를 노광장비의 해상력 한계보다 작게 감소시킬 수 있으며, 따라서 소자의 집적도를 용이하게 향상시킬 수 있는 탁월한 효과가 있다.
Claims (4)
- 반도체 메모리 장치의 제조 방법에 있어서,실리콘 기판상에 게이트 산화막, 폴리실리콘층, 실리사이드층, 질화막 및 제1감광막을 순차적으로 형성한 후 상기 제1감광막을 패터닝하는 단계와,상기 단계로부터 패터닝된 상기 제1감광막을 마스크로 이용하여 상기 질화막을 패터닝한 후 상기 제1감광막을 제거하고 상기 패터닝된 질화막의 측벽에 산화막 스페이서를 형성하는 단계와,상기 단계로부터 전체 상부면에 제2감광막을 형성한 후 상기 산화막 스페이서의 상부가 노출되는 시점까지 상기 제2감광막을 전면 식각하는 단계와,상기 단계로부터 상기 산화막 스페이서를 제거하고 잔류된 상기 질화막 및 제2감광막을 마스크로 이용하여 노출된 부분의 상기 실리사이드층, 폴리실리콘층 및 게이트 산화막을 순차적으로 식각한 후 상기 제2감광막을 제거하는 단계와,상기 단계로부터 노출된 상기 실리콘 기판에 불순물 이온을 주입하여 접합영역을 형성한 후 열처리를 실시하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제1항에 있어서,상기 폴리실리콘층은 불순물 이온이 도핑된 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제1항에 있어서,상기 질화막은 2000 내지 3000Å의 두께로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제1항에 있어서,상기 산화막 스페이서는 0.15 내지 0.3μm의 폭으로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
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