KR20040041876A - 반도체 소자의 게이트 산화막 형성 방법 - Google Patents

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조흥재
임관용
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Abstract

본 발명은 반도체 소자의 게이트 산화막 형성 방법에 관한 것으로, 반도체 기판 상부에 트랜지스터를 형성하고 게이트 사이의 공간을 절연막으로 매립한 후 두께가 다른 게이트 산화막이 형성되어야 하는 영역의 게이트 및 제1 두께의 게이트 산화막을 모두 제거한 상태에서, 제2 두께의 게이트 산화막을 다시 형성하고 다시 일부 영역만을 개방시킨 후 제2 두께의 게이트 산화막을 제거하고 제3 두께의 게이트 산화막을 또 다시 형성하는 과정을 반복 실시하여 각각의 영역에 서로 다른 두께의 게이트 산화막을 형성함으로써, 게이트 산화막 식각 시 주변의 게이트 산화막 및 소자 분리막에 식각 손상이 발생되는 것을 방지하면서 각각의 영역에 서로 다른 두께의 게이트 산화막을 형성할 수 있어 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 게이트 산화막 형성 방법이 개시된다.

Description

반도체 소자의 게이트 산화막 형성 방법{Method of forming a gate oxide layer in a semiconductor device}
본 발명은 반도체 소자의 게이트 산화막 형성 방법에 관한 것으로, 특히 서로 다른 두께의 산화막을 동일한 웨이퍼 상에 형성하는 반도체 소자의 산화막 형성 방법에 관한 것이다.
반도체 소자의 집적도 증가와 디자인 룰(Design rule)의 감소에 따라, CMOS 소자에서는 소자의 동작 속도, 쇼트 채널 이펙트(Short channel effect) 등을 개선하기 위하여 게이트 산화막의 두께도 함께 얇아지고 있다. 또한, 최근에는 여러 가지 목적에 맞은 소자들을 한 칩(Chip) 내에 형성한 시스템 온 칩(System On a Chip; 이하 SOC)에 대한 연구가 활발하게 진행 중이다.
이러한 SOC에 포함된 각 소자의 동작 전압은 서로 다른데, 이로 인해, 트랜지스터의 경우에는 동작 전압에 따라 게이트 산화막의 두께를 다르게 형성해야 한다. 이렇게, 입/출력(Input/Output) 트랜지스터와 같이 높은 전압으로 동작하는 소자의 경우에는 소자의 신뢰성을 향상시키기 위하여 두꺼운 게이트 산화막을 형성하고, 중간 전압으로 동작하면서 신뢰성과 속도가 동시에 중요시 되는 소자의 경우에는 중간 두께의 게이트 산화막이 형성하며, 낮은 전압으로 동작하면서 동작 속도가 중요시되는 소자의 경우에는 얇은 게이트 산화막을 형성한다면 설계 및 소자의 동작 마진을 높게 할 수 있을 뿐만 아니라 더욱 다양하고 우수한 제품을 제조할 수 있다.
하지만, 이렇게 서로 다른 두께의 게이트 산화막을 형서하기 위해서는 적어도 두 번 이상의 산화 공정이 실시되어야 하기 때문에, 높은 열 부담(Thermalbudget)에 의해 여러 가지 문제점이 발생될 수 있다. 또한, 서로 다른 두께의 게이트 산화막을 형성하기 위해서는 산화 공정을 실시한 후에 일부 영역의 게이트 산화막을 제거하는 식각 공정을 실시해야 한다. 이로 인해, 주변 영역(특히, 얇은 두께의 게이트 산화막이 형성된 영역)에서는 게이트 산화막 및 소자 분리막이 손상되어 공정의 신뢰성 및 소자의 전기적 특성이 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 반도체 기판 상부에 트랜지스터를 형성하고 게이트 사이의 공간을 절연막으로 매립한 후 두께가 다른 게이트 산화막이 형성되어야 하는 영역의 게이트 및 제1 두께의 게이트 산화막을 모두 제거한 상태에서, 제2 두께의 게이트 산화막을 다시 형성하고 다시 일부 영역만을 개방시킨 후 제2 두께의 게이트 산화막을 제거하고 제3 두께의 게이트 산화막을 또 다시 형성하는 과정을 반복 실시하여 각각의 영역에 서로 다른 두께의 게이트 산화막을 형성함으로써, 게이트 산화막 식각 시 주변의 게이트 산화막 및 소자 분리막에 식각 손상이 발생되는 것을 방지하면서 각각의 영역에 서로 다른 두께의 게이트 산화막을 형성할 수 있어 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 게이트 산화막 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 게이트 산화막 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판102 : 제1 게이트 산화막
103 : 게이트104 : 소오스/드레인
105 : 절연막 스페이서106 : 격리 절연막
107 : 제1 포토레지스트 패턴108 : 제2 게이트 산화막
109 : 제2 포토레지스트 패턴110 : 제3 게이트 산화막
111 : 제4 게이트 산화막112 : 금속 게이트
본 발명의 실시예에 따른 반도체 소자의 게이트 산화막 형성 방법은 반도체기판 상부에 게이트 및 제1 두께의 제1 게이트 산화막을 포함하는 트랜지스터를 형성하고 게이트 사이의 공간에 격리 절연막을 형성하는 단계와, 제1 영역의 게이트 및 제1 게이트 산화막을 제거하는 단계와, 제1 영역에 제2 두께의 제2 게이트 산화막을 형성하는 단계와, 제1 영역 중에서 제2 영역의 제2 게이트 산화막을 제거하는 단계와, 산화 공정으로 제2 영역에 제3 두께의 제3 게이트 산화막을 형성하면서 제2 영역을 제외한 제1 영역에는 제2 게이트 산화막을 제4 두께의 제4 게이트 산화막으로 형성하는 단계를 포함한다.
상기에서, 산화 공정을 실시한 후에는 제1 영역에서 게이트가 제거된 공간에 전도성 물질을 매립하여 게이트를 형성하는 단계를 더 포함한다.
이때, 전도성 물질은 폴리실리콘, 질화물 금속, W, Mo, Ta 또는 Hf이며, 질화물 금속은 TiN, TiAlN, TiSiN, WN, TaN 또는 TaSiN이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 게이트 산화막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101)의 소정 영역에 제1 두께의 제1 게이트 산화막(102), 게이트(103), 소오스/드레인(104), 게이트(103) 측벽에 형성된 절연막 스페이서(105)로 이루어진 트랜지스터를 형성한다. 이때, 제1 게이트 산화막(102)은 10 내지 200Å의 높이로 형성할 수 있다.
도 1b를 참조하면, 게이트(103) 사이의 공간에 격리 절연막(106)을 형성한다. 이때, 격리 절연막(106)은 전체 상부에 절연막을 형성한 후 게이트(103)의 상부 표면이 노출될 때까지 화학적 기계적 연마 공정을 실시하여 절연막을 게이트(103) 사이의 공간에만 잔류시키는 방법으로 형성할 수 있다.
도 1c를 참조하면, 격리 절연막(106)을 포함한 전체 상부에 제1 영역(A)이 개방되는 제1 포토레지스트 패턴(107)을 형성한다. 이후, 제1 영역(A)에 노출된 게이트(103) 및 제1 게이트 산화막(102)을 순차적으로 제거하여 반도체 기판(101)의 표면을 노출시킨다.
도 1d를 참조하면, 제1 포토레지스트 패턴(도 1c의 107)을 제거한 후 제1 영역(A)에 노출된 반도체 기판(101) 표면에 제2 두께의 제2 게이트 산화막(108)을 형성한다.
도 1e를 참조하면, 격리 절연막(106)을 포함한 전체 상부에 제1 영역(A) 중에서 제2 영역(B)만이 개방되는 제2 포토레지스트 패턴(109)을 형성한다.
도 1f를 참조하면, 제2 영역(B)의 제2 게이트 산화막(도 1e의 108)을 제거한다. 이때, 제2 게이트 산화막은 HF 계열 또는 BOE 계열 등의 습식 화학제(wet chemical)를 이용하여 제거할 수 있다. 이로써, 제2 영역(B)의 반도체 기판(101)표면이 노출된다.
이후, 제2 포토레지스트 패턴(도 1e의 109)을 제거한다. 이때, 제2 포토레지스트 패턴은 O2플라즈마를 이용한 건식 식각, H2SO4와 같은 화학제를 이용한 습식 식각 또는 시너(Thinner)를 이용하여 제거할 수 있다.
도 1g를 참조하면, 제1 영역(A)이 개방된 상태에서 산화 공정을 실시하여 제2 영역에 제3 두께의 제3 게이트 산화막(110)을 형성한다. 이때, 제1 영역(A)에서 제2 게이트 산화막(도 1f의 108)이 잔류하는 제 3 영역(C)에서는 제2 게이트 산화막의 두께가 증가하면서 제4 두께의 제4 게이트 산화막(111)이 형성된다.
이로써, 고전압 소자 영역인 제3 영역(C)에는 가장 두꺼운 제4 게이트 산화막(111)이 형성되고, 중간전압 소자 영역인 제2 영역(B)에는 제4 게이트 산화막(111)보다 얇은 제3 게이트 산화막(110)이 형성되며, 그 외의 영역인 저전압 소자 영역(D)에는 가장 얇은 제1 게이트 산화막(102)이 형성된다.
도 1h를 참조하면, 전체 상부에 전도성 물질층을 형성한 후 화학적 기계적 연마 공정으로 격리 절연막(106) 상부에 형성된 전도성 물질층을 제거하여 게이트 제1 영역(A)에 전도성 물질층으로 이루어진 금속 게이트(112)를 형성한다. 이때, 전도성 물질층은 폴리실리콘, 질화물 금속(Nitride metal), W, Mo, Ta 또는 Hf로 형성할 수 있으며, 질화물 금속으로 TiN, TiAlN, TiSiN, WN, TaN 또는 TaSiN을 사용할 수 있다.
이로써, 서로 다른 두께의 게이트 산화막이 구비된 트랜지스터들이 고전압영역, 중간 전압 영역 및 저전압 영역에 각각 제조된다.
상기에서 서술한 방법으로 두께가 서로 다른 게이트 산화막을 형성함으로써 다음과 같은 효과를 얻을 수 있다.
첫째, 3가지 이상으로 두께가 서로 다른 게이트 산화막을 형성함으로써 설계 및 소자의 마진을 증가시킬 수 있으며 다양한 제품들을 제조할 수 있게 된다.
둘째, 소오스/드레인이 형성된 상태에서 게이트 산화막이 형성되므로, 소오스/드레인에 주입된 불순물을 활성화시키기 위한 열공정을 피할 수 있어 게이트 산화막이 열화되는 것을 방지할 수 있다.
셋째, 제1 영역에서는 게이트 산화막을 형성한 후 전도성 물질을 매립하여 게이트를 형성하기 때문에 게이트 패터닝 공정을 실시하지 않아도 되므로 게이트 산화막에 식각 손상이 발생되는 것을 방지할 수 있다.

Claims (5)

  1. 반도체 기판 상부에 게이트 및 제1 두께의 제1 게이트 산화막을 포함하는 트랜지스터를 형성하고 상기 게이트 사이의 공간에 격리 절연막을 형성하는 단계;
    제1 영역의 상기 게이트 및 상기 제1 게이트 산화막을 제거하는 단계;
    상기 제1 영역에 제2 두께의 제2 게이트 산화막을 형성하는 단계;
    상기 제1 영역 중에서 제2 영역의 상기 제2 게이트 산화막을 제거하는 단계;
    산화 공정으로 상기 제2 영역에 제3 두께의 제3 게이트 산화막을 형성하면서 상기 제2 영역을 제외한 상기 제1 영역에는 상기 제2 게이트 산화막을 제4 두께의 제4 게이트 산화막으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 게이트 산화막의 두께는 10 내지 200 Å인 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  3. 제 1 항에 있어서,
    상기 산화 공정을 실시한 후에 상기 제1 영역에서 상기 게이트가 제거된 공간에 전도성 물질을 매립하여 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  4. 제 3 항에 있어서,
    상기 전도성 물질은 폴리실리콘, 질화물 금속, W, Mo, Ta 또는 Hf인 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  5. 제 4 항에 있어서,
    상기 질화물 금속은 TiN, TiAlN, TiSiN, WN, TaN 또는 TaSiN인 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
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* Cited by examiner, † Cited by third party
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