KR100562441B1 - 반도체장치 - Google Patents

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이케다슈지
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오나이타카히로
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

본 발명은 반도체장치에 관한 것으로, n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서, n채널형 전계효과 트랜지스터, p채널형 전계효과 트랜지스터 모두 드레인전류 특성에 우수한 반도체장치를 실현한다.
n채널형 전계효과 트랜지스터(10)와, p채널형 전계효과 트랜지스터(30)를 갖는 반도체장치에 있어서, n채널형 전계효과 트랜지스터(10)의 게이트전극(15)을 덮는 응력제어막(19)에는 막응력이 인장응력측의 막을 이용한다. p채널형 전계효과 트랜지스터(30)의 게이트전극(35)을 덮는 응력제어막(39)에는 막응력이 n채널형 전계효과 트랜지스터(10)의 막(19)보다 압축응력측의 막을 이용함으로써, n채널형, p채널형 트랜지스터의 양쪽의 드레인전류의 향상을 기대할 수 있다. 이 때문에 전체로서의 특성을 향상할 수 있는 기술을 제시한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관하여, 특히, n채널전계효과형 트랜지스터와 p채널전계효과형 트랜지스터로부터 이루어지는 상보형 전계효과 트랜지스터를 갖는 반도체장치에 관한 것이다.
최근, 정보통신기기의 발달에 따라 LSI 등의 반도체장치에 요구되는 처리능력은 해마다 엄격해지고 있어, 트랜지스터의 동작속도의 고속화가 꾀해지고 있다. 특히, n채널전계효과형 트랜지스터와 p채널전계효과형 트랜지스터로 구성되는 상보형 전계효과 트랜지스터는 저소비전력이므로 넓게 이용되고 있지만, 그 고속화는 주로 구조의 미세화에 의해 진행되어, 반도체소자를 가공하는 리소그래피기술의 진보에 의지해 왔다.
그렇지만, 최근에는 요구되는 최소가공치수(게이트의 최소가공치수)가 리소그래피에 이용되는 빛의 파장레벨 이하로 되어 오고 있어, 보다 한층 더 미세화 가공은 곤란하게 되고 있다.
그래서, 실리콘결정을 비뚤어지게 하면 전자의 이동속도(유효질량)가 변화하는 것을 이용해서, 일본 특개평11-340337호 공보에서는 전계효과 트랜지스터를 형성하는 기초막에 실리콘보다 격자정수가 큰 실리콘 게르마늄을 이용하고, 그 위에 실리콘층을 에피택셜 성장을 시키므로써, 채널부분이 되는 실리콘에 비뚤어짐을 주고, 이동도를 높이고, 트랜지스터의 고속화를 꾀하는 방법이 개시되어 있다.
또, 일본 특개평6-232170호에 있어서는 전계효과 트랜지스터의 게이트전극의 응력제어에 의해, 드레인전류의 작동 지연을 제어하는 방법이 개시되어 있다.
최근의 반도체장치에 있어서는 전계효과 트랜지스터의 동작속도의 고속화가 진행되어 있고, 그것을 위한 수단의 하나로서, 실리콘보다 격자정수가 큰 실리콘 게르마늄재료를 채널부분의 실리콘의 기초로 이용해서, 실리콘에 비뚤어짐을 주고 이동도를 높이는 방법이 검토되어 있다.
그렇지만, 일본국 특개평11-340337호 공보와 같이, 결정의 격자정수가 다른 재료를 격자정합시키도록 에피택셜 성장시키면, 결정에 생기는 휨의 에너지가 크고, 어떤 임계막두께 이상의 막두께에서는 결정에 전위가 발생한다는 문제나, LSI 등의 반도체장치의 제조프로세스에 있어서, 일반적이지 않는 실리콘 게르마늄이라는 재료의 도입에 의한 새로운 제조장치의 도입에 따른 비용 증가 등 실용화는 용이하지 않다.
또, 상보형 전계효과 트랜지스터는 전자를 캐리어로 하는 n채널형 전계효과 트랜지스터와, 정공(正孔)을 캐리어로 하는 p채널형 전계효과 트랜지스터에 의해 구성되지만, 반도체장치의 고속화를 위해서는 n채널형, 및 p채널형 각각의 고속화를 도모하는 것이 바람직하다.
또, 일본국 특개평6-232170호 공보에 있어서는 그 대상이 되는 트랜지스터는 화합물 반도체로 만들어지는 트랜지스터이고, 현재, LSI나 DRAM 등에 주로 이용되고 있는 실리콘 기판상에 만들어지는 트랜지스터는 고려되어 있지 않고, 또, 그 전계효과 트랜지스터는 n채널형만이고, 응력의 제어방향도 한축밖에 고려되어 있지 않는 등의 불충분한 것이었다.
상기 서술한 바와 같이, LSI 등의 반도체장치에 있어서는 트랜지스터의 고속화가 필수로 되어 있지만, 리소그래피기술도 한계에 가까워져 있고, 미세화 이외의 방법에 의한 드레인전류의 향상도 검토되어 있지만, 결정결함이나, 제조장치의 신규도입에 의한 비용의 문제 등이 있었다.
본 발명의 목적은 n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서, n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터의 드레인전류 특성이 우수한 반도체장치를 효과적으로 실현하는 것이다.
본원 발명자들은 전계효과 트랜지스터의 드레인전류의 응력의존성을 측정하고, n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터에서는 그 의존성이 다른 것을 밝혔다.
또한, 본 명세서에 있어서는 질화규소는 SiN, 산화실리콘은 SiO2로서 도시한다.
도 2는 n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터의 드레인전류의 응력의존성의 실험결과를 도시한 그래프이다.
도 2에 도시한 결과는 Si(001)면상에 드레인전류가 <110>축에 평행으로 흐르 도록 형성된 트랜지스터에 대해 응력부하실험을 행한 것이다. 또한, 평가한 전계효과 트랜지스터의 게이트 길이는 0.2㎛이다. 또, 응력의 방향은 전계효과 트랜지스터의 채널을 흐르는 드레인전류에 대해 평행방향의 채널면내 하나축 응력(채널에 평행한 응력)과, 드레인전류에 대해 직각방향의 채널면내 하나축 응력(채널에 직각인 응력)이고, 응역의 부호는 플러스는 인장(引張)응력, 마이너스는 압축응력을 나타낸다.
도 2에 있어서, n채널형 전계효과 트랜지스터의 경우, 인장응력에 대해 드레인전류가 증가한다(채널에 평행한 응력에서는 약 4%/100MPa, 채널에 직각인 응력에서는 약 2%/100MPa).
한편, p채널형 전계효과 트랜지스터의 경우에는 채널에 직각인 쪽에 대해는 드레인전류는 증가하지만(약 4%/100MPa), 채널에 평행한 방향에 대해에서는 드레인전류는 감소하는(약 7%/100MPa)것을 밝혔다.
또, 이 결과에서 채널면내의 두개축응력의 경우에는 n채널형 전계효과 트랜지스터에서는 절대치에 의하지 않고 인장응력에 대해 드레인전류는 증가하고, 반대로 p채널형 전계효과 트랜지스터에서는 절대치가 동일한 두개축응력이 작용한 경우에 압축응력에 대해 증가한다고 생각이 된다.
탄성변형내의 의논에서는 응력과 비뚤어짐은 비례관계에 있다. 따라서, 상기 서술한 실험결과에서, 예를 들면, n채널형 전계효과 트랜지스터에 대해 채널에 평행으로 인장응력을 부하한 경우는 드레인전류가 증가한 것은 채널을 구성하는 실리콘의 결정격자가 응력부하전에 비교하여, 채널면내 평행인장방향에 비뚤어지기 때문에 전자의 이동도가 증가한 것이라고 생각된다.
따라서, 본원 발명자들은 n채널형 전계효과 트랜지스터, p채널형 전계효과 트랜지스터의 드레인전류 특성이 채널을 구성하는 실리콘의 결장격자에 생기는 비뚤어짐의 방향, 및 절대치에 의존하는 것은 밝혔다. 또한, 실리콘결정에 생기는 비뚤어짐은 TEM이나, 전자선 회절이나, 라만분광법 등에 의해 측정하는 것도 가능하다.
그런데, 트랜지스터와 같은 다층막의 적층구조에서는 재료간의 선팽창계수의 차이에 의한 열응력이나, 격자정수의 차이나 결장화시의 막수축 등에 의한 진성응력이 발생하고, 구조내부에는 잔류응력이 발생한다. 일반적으로, 해마다, 미세화가 진행되는 전계효과 트랜지스터는 그 게이트 길이로 세대가 표현된다.
본원 발명자들은 전계효과 트랜지스터구조의 응력해석을 행하고, 게이트의 가공치수의 축소가 진행되면, 구조의 상세화나 신규재료의 이용 등에 의해, 구조내부에 발생하는 응력이 크게 되는 것을 밝혔다. 특히, 게이트 길이 0.1㎛세대의 전계효과 트랜지스터에서는 천구(淺溝)소자분리(STI:Shallow Trench Isolation)에 의한 산화기인응력, 규소화합물의 반응유기응력, 다결정실리콘의 결정화 응력 등이 응력의 발생원이 된다.
도 24는 게이트 길이 각 세대의 전계효과 트랜지스터의 채널부분의 응력을 유한요소법에 의해 응력해석한 결과를 도시하는 그래프이다. 도 24에 있어서, 게이트 길이가 비교적 큰 2㎛세대의 트랜지스터에서는 게이트하의 채널부분에 발생하는 응력은 낮지만, 게이트 길이가 0.25㎛이하의 세대의 트랜지스터가 되면, 급격으로 응력은 높아지고, 0.1㎛세대에서는 2㎛세대의 약 3배에 달한다. 전계효과 트랜지스 터에 발생하는 응력의 트랜지스터 특성에의 영향에 대해서는 연구가 되고 있다. 예를 들면, 전계효과 트랜지스터의 특성중 하나인 상호 컨덕턴스(Gm)의 응력의존성에 대한 연구가 되고 있다(Akemi Hamada, et al., IEEE Trans. Electron Devices, vol. 38, No 4, pp.895-900 1991).
그렇지만, 종래는 전계효과 트랜지스터의 특성이 응력에 의해 변동한다는 것은 문제가 되어 있지 않았다. 이것은 0.25㎛이전, 즉, 0.25㎛이상의 전계효과 트랜지스터에서는 도 24에 도시하는 것과 같이, 트랜지스터구조에 발생하는 응력이 작았기 때문이라고 생각된다.
또한, 트랜지스터 그 자체의 응력에 대한 감수성도 낮았다고 생각된다.
도 25는 상기 서술한 문헌(Akemi Hamada, et al., IEEE Trans. Electron Devices, vol. 38, No 4, pp.895-900 1991)의 상호 컨덕턴스(Gm)의 응력의존성의 실험결과(게이트 길이:2㎛)와, 본원 발명자들의 Gm의 응력의존성의 실헌결과(게이트 길이:0.2㎛)를 비교하여 도시하는 그래프이다.
또한, 도 25에 있어서의 비교는 n채널형 전계효과 트랜지스터에 대한 채널에 평행방향의 응력부하로 행하였다. 게이트 길이가 2㎛의 세대의 트랜지스터에 대해, 게이트 길이 0.2㎛세대의 트랜지스터는 응력에 대한 Gm의 의존성이 약 4배 크다. 즉, 트랜지스터의 세대가 진행됨에 따라, 응력에 대한 트랜지스터 특성의 감수성이 높아지고 있는 것을 나타내고 있다.
또, 응력해석에 의하면, 전계효과 트랜지스터의 Si기판의 채널부분에 형성되는 기판 깊이 방향의 응력분포는 게이트전극 근방에 응력집중장이 형성된다. 게이 트 길이가 작은 0.1㎛세대의 트랜지스터의 확산층의 형성영역은 종래의 게이트 길이가 큰 트랜지스터에 비교하여, 기판표면에 가까운 얕은 영역에 형성된다. 그 결과, 0.1㎛세대의 트랜지스터에서는 소자동작 영역이 응력의 영향을 받기 쉬워지고 있다고도 생각된다.
그래서, 본원 발명자들은 전계효과 트랜지스터구조에 대해 유한요소법에 의한 응력해석을 행하고, 전계효과 트랜지스터를 구성하는 재료, 및 그 주변의 재료가 드레인전류가 흐르는 채널부분의 응력에 주는 영향에 대해 감도해석을 행하였다.
그 결과, 본원 발명자들은 게이트전극을 상면에서 내포하는 막과, 규소화합물막, 게이트전극, 및 사이드월이 각각 채널부분의 응력에 영향이 큰 것을 밝혔다.
본 발명에 의해, 예를 들면, 채널부분의 응력을 인장응력측으로 하기에는 게이트전극을 덮는 SiN막 진성응력의 증대, 또 그 막두께의 증가, 혹은 규소화합물 막두께의 증가, 혹은 게이트전극막 진성응력의 증가, 혹은 STI의 산화 기인응력의 저하에 의해, 달성할 수 있는 것을 밝혔다(도 3 - 도 7).
그런데, SiN의 막응력은 그 막의 에칭레이트와, 뒤에 서술할 도 8에 도시하는 것과 같은 관계가 있고, 에칭레이트가 큰 막의 경우에는 응력이 높다는 것도 본원 발명자들은 밝혔다.
상기 사항에 감안하여, 다음과 같은 상태를 구성하는 것이 바람직하다.
기판상에 형성된 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서, 상기 n채널형 전계효과 트랜지스터의 채널부의 드레인전류가 흐르는 방향을 따른 방향의 잔류응력은 상기 p채널형 전계효과 트랜지스터의 채널부의 드레인전류가 흐르는 방향를 따른 방향의 잔류응력에 의해 인장응력측에 크다.
또는 기판상에 형성된 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서, 상기 n채널형 전계효과 트랜지스터의 채널부의 드레인전류가 흐르는 방향을 따른 방향의 잔류응력은 인장응력이고, 상기 p채널형 전계효과 트랜지스터의 채널부의 드레인전류가 흐르는 방향을 따른 방향의 잔류응력은 압축응력이다.
이것에 의해, n채널형, p채널형, 함께 드레인전류 특성을 향상할 수 있으므로 전체로서의 성능에 우수한 반도체장치를 실현할 수 있다.
또, 본 발명의 반도체장치는 결함 등을 억제한 신뢰성이 높은 반도체장치를 실현할 수 있다.
또는 기판상에 형성된 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서, 상기 각 트랜지스터는 게이트전극을 내포하고, 소스ㆍ드레인의 영역에 인접하는 위치까지 연장된 절연막을 구비하고, 상기 n채널형 전계효과 트랜지스터의 상기 절연막은 상기 p채널형 전계효과 트랜지스터의 상기 절연막보다 큰 인장응력을 가진다.
상기 인접하는 위치라는 것은 예를 들면, 상기 절연막이 상기 소스ㆍ드레인 영역의 상부에 걸쳐 있는 상태를 말한다. 소스ㆍ드레인 영역에 규소화합물 영역이 형성되어 있는 경우는 그 영역에 걸치도록 형성할 수 있다.
상기 중 어느 하나의 형태를 취하기 위해 구체적으로는 이하의 구성을 취하는 것이 바람직하다.
(1) 기판상에 형성된 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서, 상기 각 트랜지스터는 게이트전극을 내포하고, 소스ㆍ드레인의 영역에 인접하는 위치까지 연장된 절연막을 구비하고, 상기 절연막은 질화규소를 주성분으로 하고, 상기 n채널형 전계효과 트랜지스터의 상기 절연막의 막두께와 상기 p채널형 전계효과 트랜지스터의 상기 절연막의 막두께와는 상이하는 것을 특징으로 한다.
이것에 의해, n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 구비한 반도체장치의 전류 특성을 전체로서 향상시킬 수가 있다. 또한, 상기 구성의 의해, 상기 절연막의 조정변경에 의해서도 전류 특성에 영향을 미치지 않고 효과적으로 상기 효과를 달성할 수 있다.
또한, 예를 들면, 상기 절연막은 상기 p채널형 전계효과 트랜지스터의 상기 절연막보다도 큰 인장응력을 갖는다.
예를 들면, 상기 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 절연막이 인장응력을 잔류하는 것인 경우는, n채널형 전계효과 트랜지스터의 절연막을 p채널형 전계효과 트랜지스터의 절연막보다 두껍게 한다. 또, 예를 들면, n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 절연막이 압축응력을 잔류하는 것일 경우는 n채널형 전계효과 트랜지스터의 절연막을 p채널형 전계효과 트랜지스터의 상기 절연막보다 얇게 한다. 절연막 두께는 예를 들면 반도 체장치에 있어서의 평균 막두께를 기초로 비교해도 좋다.
또는 상기 반도체장치에 있어서, 상기 절연막은 질화규소를 성분으로 하고, 상기 p채널형 전계효과 트랜지스터의 상기 절연막은 실리콘(Si), 질소(N), 산소(O), 아르곤(Ar), 헬륨(He), 게르마늄(Ge) 가운데, 적어도 하나를 상기 n채널형 전계효과 트랜지스터의 상기 절연막보다 많이 함유되어 있다.
(2) 또, 바람직하게는 상기 (1)에 있어서, 상기 절연막은 질화규소를 주성분으로 하고, 이 절연막의 소스ㆍ드레인영역에 인접해서 연장되는 부분의 면적은 상기 n채널형 전계효과 트랜지스터의 상기 절연막과 상기 p채널형 전계효과 트랜지스터의 상기 절연막에서 상이한다.
상기 면적에 대신하여, 소스 드레인영역에 걸치는 길이를 비교해도 좋다.
구체적으로는 예를 들면, n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 절연막이 인장응력을 잔류하는 것일 경우는 n채널형 전계효과 트랜지스터의 절연막의 면적을 상기 p채널형 전계효과 트랜지스터의 절연막의 면적보다 크게 한다.
또, 예를 들면, n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 절연막이 압축응력을 잔류하는 것인 경우는 n채널형 전계효과 트랜지스터의 절연막의 면적을 p채널형 전계효과 트랜지스터의 절연막의 면적보다 작게 한다. 상기 면적은 예를 들면, 반도체장치에 있어서의 평균면적을 기초하여 비교해도 좋다.
또한, 상기 면적을 대신하여, 절연막의 소스에서 드레인을 가로지른 방향의 길이를 비교해도 좋다. 구체적으로는 예를 들면, n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 절연막이 인장응력을 잔류하는 것인 경우는 n채널형 전계효과 트랜지스터의 절연막의 길이를 p채널형 전계효과 트랜지스터의 절연막의 길이보다 길게 한다.
또, 예를 들면, n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 절연막이 압축응력을 잔류하는 것인 경우는 n채널형 전계효과 트랜지스터의 절연막의 길이를 p채널형 전계효과 트랜지스터의 절연막의 길이보다 작게 한다.
이것에 의해, n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터를 구비한 반도체장치의 전류특성을 전체로서 향상시킬 수가 있다. 또한, 상기 구성에 의해, 상기 절연막의 조정변경에 의해서도 전류특성에 영향을 미치지 않기 때문에 효과적으로 상기 효과를 달성할 수 있다.
(3) 기판상에 형성된 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서, 상기 트랜지스터의 각각에는 소스 혹은 드레인영역에 규소화합물 영역이 형성되고, 상기 n채널형 전계효과 트랜지스터의 규소화합물 영역의 막두께는 상기 p채널형 전계효과 트랜지스터의 규소화합물 영역의 막두께보다 두껍다.
상기 막두께는 반도체장치에 있어서의 평균막두께를 기초하여 비교해도 좋다.
이것에 의해, 상기 전체로서의 향상효과에 가해서, 상기 구성에 의해, 상기 절연막의 조정변경에 의해서도 전류특성에 영향을 미치지 않기 때문에 효과적으로 상기 효과를 달성할 수 있다.
(4) 바람직하게는 상기 (3)에 있어서, 상기 규소화합물 영역의 주성분은 코발트 규소화합물(COSi 2) 혹은 티탄 규소화합물(TiSi 2), 혹은 니켈 규소화합물이다.
(5) 또한, 다른 형태로서는 기판상에 형성된 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서, 상기 n채널형 전계효과 트랜지스터의 게이트전극은 상기 p채널형 전계효과 트랜지스터의 게이트전극보다 큰 압축막 응력을 갖도록 한다.
(6) 기판상에 형성된 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서, 상기 n채널형 전계효과 트랜지스터의 상기 게이트전극에 포함되는 불순물은 상기 실리콘기판의 주평면의 수직방향에 농도 구배를 갖고, 상기 p채널형 전계효과 트랜지스터의 상기 게이트전극에 포함되는 불순물은 상기 실리콘기판의 주평면의 수직방향에는 측정한계내에 있어서 농도 구배를 갖지 않거나, 혹은 n채널형 전계효과 트랜지스터의 상기 게이트전극에 있어서의 농도구배보다 적은 구배를 가진다.
예를 들면, n채널형 전계효과 트랜지스터의 게이트전극의 불순물농도는 실리콘기판의 주평면의 수직방향에 농도구배를 갖고, p채널형 전계효과 트랜지스터의 게이트전극의 불순물농도분포는 실리콘기판의 주평면의 수직방향에 균일하다.
(7) 기판상에 형성된 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서, 상기 n채널형 전계효과 트랜지스터의 상기 게이트전극의 평균결정입경은 상기 p채널형 전계효과 트랜지스터의 상기 게이트전 극의 평균결정입경보다 작다.
이것에 의해, n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터를 구비한 반도체장치의 전류특성을 전체로서 향상시킬 수 있다. 또한, 상기 구성에 의해, 채널부의 직상에 위치하는 게이트전극을 결정입경을 조정함으로써 응력을 컨트롤하기 때문에, 채널부에 효과적으로 응력을 부과할 수 있다.
(8) 기판상에 형성된 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터와, 인접하는 트랜지스터소자를 전기적으로 분리하는 소자분리수단을 갖는 반도체장치에 있어서, 상기 n채널형 전계효과 트랜지스터의 채널부분과 상기 소자분리수단와의 거리는 상기 p채널형 전계효과 트랜지스터의 채널부분과 상기 소자분리수단과의 거리보다 크다.
이것에 의해, n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터를 구비한 반도체장치의 전류특성을 전체로서 향상시킬 수가 있다. 또한, 상기 구성에 의해, 마스크 패턴을 조정하면 좋기 때문에 용이하게 효과적으로 상기 효과를 달성할 수 있다.
(9) 기판상에 형성된 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서, 상기 n채널형 전계효과 트랜지스터의 채널부에 레이저를 조사했을 때의 라만분광의 라만시프트가 상기 p채널형 전계효과 트랜지스터의 채널부에 레이저를 조사했을 때의 라만분광의 라만시프트보다 작다.
예를 들면, n채널형 전계효과 트랜지스터의 채널부를 TEM으로 관찰했을 때의 결정격자 간격은 p채널형 전계효과 트랜지스터의 채널부를 TEM으로 관찰했을 때의 결정격자 간격보다 넓게 되어 있다.
상기 각 시료는 소스ㆍ드레인을 가로지른 것과 같은 방향을 따라 형성한 시료를 이용하는 것이 바람직하다.
(10) 바람직하게는 상기 (1)에 있어서, 상기 절연막은 질화규소를 주성분으로 하여, 상기 n채널형 전계효과 트랜지스터의 상기 절연막의 에칭레이트와, 상기 p채널형 전계효과 트랜지스터의 상기 절연막의 에칭레이트와는 다르다.
예를 들면, 상기 n채널형 전계효과 트랜지스터측의 상기 절연막의 에칭레이트는 상기 p채널형 전계효과 트랜지스터의 절연막의 에칭레이트보다 작다.
(11) 기판상에 형성된 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 갖는 반도체장치의 제조방법에 있어서, 상기 기판상에 소자분리구조를 형성하는 공정과, 상기 소자분리구조에 의해 분리된 영역에 n채널형 전계효과 트랜지스터의 게이트전극 및 p채널형 전계효과 트랜지스터의 게이트전극을 형성하는 공정과, 상기 게이트전극의 위에 게이트전극을 덮는 절연층을 형성하는 공정과, 상기 n채널형 전계효과 트랜지스터의 채널부에 상기 p채널형 전계효과 트랜지스터의 채널부보다 소스와 드레인을 연락하는 방향에 인장응력을 잔류시키는 공정을 구비한다.
또, 다른 형태로서는 기판상에 형성된 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 갖는 반도체장치의 제조방법에 있어서, 상기 기판상에 소자분리구조를 형성하는 공정과, 상기 소자분리구조에 의해 분리된 영역에 n채널형 전계효과 트랜지스터의 게이트전극 및 p채널형 전계효과 트랜지스터의 게이트전 극을 형성하는 공정과, 상기 게이트전극 위에 게이트전극을 덮는 절연층을 상기 n채널형 전계효과 트랜지스터의 절연층에 실리콘, 질소, 산소, 아르곤, 헬륨, 게르마늄중 적어도 하나를 상기 n채널형 전계효과 트랜지스터의 절연층보다 많이 포함시키는 공정을 구비한다.
이 밖에도, 에칭에 의해 한쪽의 상기 절연막의 두께를 얇게/두껍게 해도 좋다. 또, 게이트전극을 형성한 후에 불순물을 n채널형 전계효과 트랜지스터의 게이트전극에 도입하도록 해도 좋다. n채널형 전계효과 트랜지스터의 전극의 입경을 p채널형 전계효과 트랜지스터의 전극의 입경보다 작게 하는 공정을 가져도 좋다.
예를 들면, 상세하게는 상기 n채널형 전계효과 트랜지스터와 상기 p채널형 전계효과 트랜지스터의 상부에는 인장응력을 갖는 절연막이 형성될 경우는 제 1의 p채널형 전계효과 트랜지스터와 상기 제 1의 p채널형 전계효과 트랜지스터에 이웃하는 제 2의 p채널형 전계효과 트랜지스터와의 사이에 위치하는 영역에 상기 제 1 혹은 제 2의 p채널형 전계효과 트랜지스터상에 형성되는 상기 절연막의 두께보다 얇은 상기 절연막이 형성되거나, 혹은 상기 절연막을 비설치가 되도록 에칭한다.
상기 n채널형 전계효과 트랜지스터와 상기 p채널형 전계효과 트랜지스터의 상부에는 압축응력을 갖는 절연막이 형성될 경우, 상기 제 1의 p채널형 전계효과 트랜지스터에 대응하는 제 1의 n채널형 전계효과 트랜지스터와 상기 제 2의 p채널형 전계효과 트랜지스터에 대응하는 제 2의 n채널형 전계효과 트랜지스터와의 사이에 위치하는 영역에는 제 1의 p채널형 전계효과 트랜지스터와 상기 제 1의 p채널형 전계효과 트랜지스터에 이웃하는 제 2의 p채널형 전계효과 트랜지스터와의 사이에 위치하는 영역에 형성되는 상기 절연막보다 얇은 상기 절연막이 형성되거나, 혹은 상기 절연막을 비설치가 되도록 에칭한다.
또는 기판상에 형성된 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서, 상기 n채널형 전계효과 트랜지스터의 게이트전극의 길이방향의 측면에 인접하는 절연막의 막질은 상기 p채널형 전계효과 트랜지스터의 게이트전극의 길이방향의 측면에 인접하는 절연막의 막질과 다르다.
또는 기판상에 형성된 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서, 상기 n채널형 전계효과 트랜지스터의 게이트전극의 길이방향의 측면에 인접하는 절연막의 막응력은 상기 p채널형 전계효과 트랜지스터의 게이트전극의 길이방향의 측면에 인접하는 절연막의 막응력보다 인장응력측에 크다.
바람직하게는 상기에 있어서, 상기 절연막은 질화규소를 주성분으로 한다.
(12) 기판상에 형성된, n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서, 상기 각 트랜지스터의 게이트전극을 내포하고, 소스ㆍ드레인영역에 인접하는 영역까지 연장된 절연막의 막응력이 인장응력의 경우에는 게이트전극의 길이방향의 측면에 인접하는 절연막의 영계수(Young率)가, n채널형 전계효과 트랜지스터보다 p채널형 전계효과 트랜지스터가 작고, 상기 각 트랜지스터의 게이트전극을 내포하고, 소스ㆍ드레인영역에 인접하는 영역까지 연장된 절연막의 막응력이 압축응력의 경우에는 게이트전극의 길이방향의 측면에 인접하는 절연막의 영계수, n채널형 전계효과 트랜지스터보다 p채널형 전계효과 트 랜지스터 쪽이 크다.
이것에 의해, n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터를 구비한 반도체장치의 전류특성을 전체로서 향상시킬 수 있다. 또한, 상기 구성에 의해서도, 전기특성에의 영향을 주지 않으므로 효과적으로 상기 효과를 달성할 수 있다.
(13) 바람직하게는 상기 (12)에 있어서, 게이트전극의 길이방향의 측면에 인접하는 절연막의 영계수가 큰 절연막의 재질은 질화규소를 주성분으로서, 영계수가 작은 절연막의 재질은 산화실리콘을 주성분으로 한다.
(14) 기판상에 형성된 n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서, 상기 n채널형 전계효과 트랜지스터와 상기 p채널형 전계효과 트랜지스터를 복수 갖고, 상기 n채널형 전계효과 트랜지스터와 상기 p채널형 전계효과 트랜지스터의 상부에는 인장응력을 갖는 절연막이 형성되고, 제 1의 p채널형 전계효과 트랜지스터와 상기 제 1의 p채널형 전계효과 트랜지스터에 이웃하는 제 2의 p채널형 전계효과 트랜지스터와의 사이에 위치하는 영역에 상기 제 1 혹은 제 2의 p채널형 전계효과 트랜지스터상에 형성되는 상기 절연막의 두께보다 얇은 상기 절연막이 형성되거나, 혹은 상기 절연막을 비설치로 한다.
또한, 상기 반도체장치는 상기 n채널형 전계효과 트랜지스터가 이웃하여 배치되는 n채널형 전계효과 트랜지스터와, 상기 p채널형 전계효과 트랜지스터가 이웃하여 배치되는 p채널형 전계효과 트랜지스터영역을 형성하고 있는 것이 바람직하다.
또, 다시 말하자면, 상기 n채널형 전계효과 트랜지스터의 게이트전극과 상기 p채널형 전계효과 트랜지스터 게이트전극의 상부에는 인장응력을 갖는 제 1의 절연막(예를 들면 상기 응력제어막)이 형성되고, 제 1의 p채널형 전계효과 트랜지스터와 상기 제 1의 p채널형 전계효과 트랜지스터에 이웃하는 제 2의 p채널형 전계효과 트랜지스터와의 사이에 위치하는 영역에 상기 제 1의 절연막의 두께보다 얇은 상기 제 1의 절연막이 형성되거나, 혹은 상기 제 1의 절연막을 비설치로 한다. 그리고, 상기 제 1의 절연막 위에 성분이 다른 제 2의 절연막(예를 들면, 층간절연막)을 형성할 수 있다.
또한, 이 밖에, 반도체 주표면에 매입된 절연층을 갖는 필드영역과, 각각 상기 필드영역에 의해 둘러싸인 제 1에서 제 4의 액티브영역과, 상기 제 1, 제 2의 액티브영역에 형성된 제 1, 제 2의 p채널형 전계효과 트랜지스터와, 상기 제 3, 제 4의 액티브영역에 형성된 제 3, 제 4의 n채널형 전계효과 트랜지스터와, 상기 제 1에서 제 4의 트랜지스터에 있어서, 게이트전극을 내포하고, 소스ㆍ드레인의 영역에 인접하는 위치에 연장된 막응력이 인장응력인 절연막을 구비하여 이루어지고, 상기 제 1, 제 2의 액티브는 상기 제 1, 제 2의 트랜지스터의 드레인전류가 주로 흐르는 방향은 일치하도록, 상기 필드를 통해 인접하도록 배치되고, 상기 제 3, 제 4의 액티브는 상기 제 1, 제 2의 트랜지스터의 드레인전류가 주로 흐르는 방향은 일치하도록, 상기 필드를 통해 인접하도록 배치되고, 상기 절연막은 제 1에서 제 4의 트랜지스터를 내포하고, 상기 제 1, 제 2의 액티브에 낀 필드영역에 있어서, 슬릿이 설치되고 있다.
(15) 기판상에 형성된 n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서, 상기 n채널형 전계효과 트랜지스터와 상기 p채널형 전계효과 트랜지스터를 복수 갖고, 상기 n채널형 전계효과 트랜지스터와 상기 p채널형 전계효과 트랜지스터의 상부에는 인장응력을 갖는 절연막이 형성되고, 제 1의 p채널형 전계효과 트랜지스터와 상기 제 1의 p채널형 전계효과 트랜지스터에 이웃하는 제 2의 p채널형 전계효과 트랜지스터와의 사이에 위치하는 영역에는 상기 제1의 p채널형 전계효과 트랜지스터에 대응하는 제 1의 n채널형 전계효과 트랜지스터와 상기 제 2의 p채널형 전계효과 트랜지스터에 대응하는 상기 제 2의 n채널형 전계효과 트랜지스터와의 사이에 위치하는 영역에 형성되는 상기 절연막보다 얇은 상기 절연막이 형성되거나, 혹은 상기 절연막을 비설치로 한다.
또한, 상기 절연막이라는 것은 예를 들면, 응력제어막이 해당한다. 또, 상기 응력제어막 위에는 층간절연막이 형성되도록 할 수가 있다.
또는 기판상에 형성된 n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서,
상기 n채널형 전계효과 트랜지스터와 상기 p채널형 전계효과 트랜지스터를 복수 갖고, 상기 n채널형 전계효과 트랜지스터와 상기 p채널형 전계효과 트랜지스터의 상부에는 인장응력을 갖는 절연막이 형성되고, 제 1의 p채널형 전계효과 트랜지스터와 상기 제 1의 p채널형 전계효과 트랜지스터에 이웃하는 제 2의 p채널형 전계효과 트랜지스터와의 사이에 위치하는 영역에는 상기 제 1의 p채널형 전계효과 트랜지스터와 상기 제 1의 p채널형 전계효과 트랜지스터에 대응하는 제 1의 n채널 형 전계효과 트랜지스터와의 사이에 위치하는 영역에 형성되는 상기 절연막의 두께보다 얇은 상기 절연막이 형성되거나, 혹은 상기 절연막을 비설치로 한다.
또한, 상기 어느 하나의 형태에 있어서, 상기 제 1의 p채널형 전계효과 트랜지스터가 배치되는 액티브영역과 그것에 대응하는 제 1의 n채널형 전계효과 트랜지스터가 배치되는 액티브영역과의 사이에도, 상기 응력제어막이 형성되도록 할 수 있다. 또, 상기 n채널형 전계효과 트랜지스터의 상부에는 상기 응력제어막을 배치할 수 있다.
또는 제 1의 p채널형 전계효과 트랜지스터와 제 2의 p채널형 전계효과 트랜지스터와의 사이에 위치하는 영역에는 상기 제 1의 n채널형 전계효과 트랜지스터 상부에 배치되는 상기 절연막(예를 들면 상기 응력제어막)의 두께보다 얇은 상기 응력제어막이 형성된다.
또는 제 1의 p채널형 전계효과 트랜지스터의 게이트전극의 길이방향과 교차하는 (예를 들면 직교)방향의 영역에는 상기 제 1의 n채널형 전계효과 트랜지스터상부에 형성되는 상기 절연막(예를 들면, 상기 응력제어막)보다 얇은 상기 절연막이 형성되거나, 혹은 상기 절연막을 비설치로 할 수가 있다. 혹은 또한, 상기 제 1의 p채널형 전계효과 트랜지스터의 상기 게이트전극의 길이방향과 교차하는(예를 들면 직교)방향의 영역에 있어서 상기 제 1의 p채널형 전계효과 트랜지스터가 형성되는 액티브영역에 인접하는 필드영역에는 상기 제 1의 n채널형 전계효과 트랜지스터의 게이트전극의 길이방향과 교차하는(예를 들면 직교)방향의 영역에 있어서 상기 제 1의 n채널형 전계효과 트랜지스터가 형성되는 액티브영역에 인접하는 필드영 역에 형성되는 절연막보다 얇은 상기 절연막이 형성되거나, 혹은 상기 절연막을 비설치로 한다.
또는 다른 형태로서는 제 1의 p채널형 전계효과 트랜지스터의 게이트전극의 길이방향과 교차하는(예를 들면 직교)방향의 영역에는 상기 제 1의 p채널형 전계효과 트랜지스터 상부에 형성되는 상기 절연막(예를 들면 상기 응력제어막)보다 얇은 상기 절연막이 형성되거나, 혹은 상기 절연막을 비설치로 할 수 있다.
(16) 기판상에 형성된 n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서, 상기 n채널형 전계효과 트랜지스터와 상기 p채널형 전계효과 트랜지스터를 복수 갖고, 상기 n채널형 전계효과 트랜지스터와 상기 p채널형 전계효과 트랜지스터의 상부에는 압축응력을 갖는 절연막이 형성되고, 상기 제 1의 p채널형 전계효과 트랜지스터에 대응하는 제 1의 n채널형 전계효과 트랜지스터와 상기 제 2의 p채널형 전계효과 트랜지스터에 대응하는 제 2의 n채널형 전계효과 트랜지스터와의 사이에 위치하는 영역에는 제 1의 p채널형 전계효과 트랜지스터와 상기 제 1의 p채널형 전계효과 트랜지스터에 이웃하는 제 2의 p채널형 전계효과 트랜지스터와의 사이에 위치하는 영역에 형성되는 상기 절연막보다 얇은 상기 절연막이 형성되거나, 혹은 상기 절연막을 비설치로 한다.
또는 상기 제 1의 p채널형 전계효과 트랜지스터와 상기 제 1의 p채널형 전계효과 트랜지스터에 대응하는 제 1의 n채널형 전계효과 트랜지스터와의 사이에 위치하는 영역에는 제 1의 p채널형 전계효과 트랜지스터와 상기 제 1의 p채널형 전계효과 트랜지스터에 이웃하는 제 2의 p채널형 전계효과 트랜지스터와의 사이에 위치하 는 영역에 형성되는 상기 절연막보다 얇은 상기 절연막이 형성되거나, 혹은 상기 절연막을 비설치로 할 수가 있다.
또는 반도체 주표면에 매워진 절연막을 갖는 필드영역과, 각각 상기 필드영역에 의해 둘러싸인 제 1에서 제 3의 액티브영역과, 상기 제 1, 제 2의 액티브영역에 형성된 제 1, 제 2의 p채널형 전계효과 트랜지스터와, 상기 제 3의 액티브영역에 형성된 제 3의 n채널형 전계효과 트랜지스터와, 상기 제 1에서 제 3의 트랜지스터에 있어서, 게이트전극을 내포하고, 소스ㆍ드레인 영역에 인접하는 위치에 연장된 막응력이 압축응력인 절연막을 구비하여 이루어지고, 상기 제 1, 제 2의 액티브는 상기 제 1, 제 2의 트랜지스터의 드레인전류가 주로 흐르는 방향은 일치하도록 상기 필드를 통해 인접하도록 배치되고, 상기 절연막은 제 1에서 제 3의 트랜지스터를 내포하고, 상기 제 1, 제 2의 액티브에 인접하는 필드영역상의 상기 제 1, 제 2의 트랜지스터의 드레인전류가 주로 흐르는 방향에 직각방향과, 상기 제 3의 액티브에 인접하는 필드영역의 주위에 슬릿이 설치되도록 한다.
또는 제 1의 n채널형 전계효과 트랜지스터와 제 2의 n채널형 전계효과 트랜지스터와의 사이에 위치하는 영역에는 상기 제 1의 p채널형 전계효과 트랜지스터 상부에 배치되는 상기 절연막(예를 들면 상기 응력제어막)의 두께보다 얇은 상기 응력제어막이 형성된다.
또는 제 1의 p채널형 전계효과 트랜지스터의 게이트전극의 길이방향 영역에 위치하는 영역에는 상기 제 1의 n채널형 전계효과 트랜지스터 상부에 형성되는 상기 절연막(예를 들면 상기 응력제어막)보다 얇은 상기 절연막이 형성되거나, 혹은 상기 절연막을 비설치로 할 수가 있다. 혹은 또한, 상기 제 1의 n채널형 전계효과 트랜지스터의 게이트전극의 길이방향과 교차하는(예를 들면 직교)방향의 영역에 있어서 상기 제 1의 n채널형 전계효과 트랜지스터가 형성되는 액티브영역에 인접하는 필드영역에는 상기 제 1의 p채널형 전계효과 트랜지스터의 상기 게이트전극의 길이방향과 교차하는(예를 들면 직교)방향의 영역에 있어서 상기 제 1의 p채널형 전계효과 트랜지스터가 형성되는 액티브영역에 인접하는 필드영역에 형성되는 상기 절연막보다 얇은 상기 절연막이 형성되거나, 혹은 상기 절연막을 비설치로 한다.
(17) 상기의 반도체장치에 있어서, 상기 절연막은 질화규소를 주성분으로 하는 것을 특징으로 한다.
또한, 공지예를 조사한 바, 채널부에 응력을 과하기 위해, 이하의 관련기술이 추출되었지만, 어느 하나도 본원발명의 구성 및 작용효과를 이루는 것은 찾아낼 수 없었다.
예를 들면, 일본국 특개평60-52052호 공보에는 채널부의 기초층을 p채널부의 밑에 스피넬층, n채널부 밑에 SiO2층을 배치에 만들어 나누는 것, 일본국 특개평7-32122호 공보, 일본국 특개평10-92947호 공보, 일본국 특개평2000-243854호 공보, 일본국 특개평2000-160599호 공보에는 p채널을 기초로 Si층을 배치한 SiGe층으로 하고, n채널을 기초에 SiGe층을 배치한 Si층으로 하도록, 만들어 나누는 것이 개시되어 있지만, 기초영역(채널부의 전류가 흐르는 영역보다 아래 영역(예를 들면, 게이트절연막과의 경계면에서 약 5nm이상, 게이트절연막과는 반대방향으로 떨어진 영역)에 층을 삽입하므로, 그 단부에 결함이 생기면 전기특성에 영향을 미치는 우려 가 있다. 또, 일본국 특개평2000-36567호 공보, 일본국 특개평2000-36605호 공보에, 일본국 특개평2001-24468호 공보에는 PMOS부의 트랜지스터에 인접하는 소자분리부를 LOLOS의 산화량을 컨트롤해서 압력을 가하는 것이 개시되어 있지만, LOCOS에 의하기 때문에 고집적화에 효과적으로 대응하는 것이 곤란하고, 만들어 나누는 것이 공정의 대폭 업(up)이 될 우려가 있다.
도 1은 본 발면의 제 1 실시예인 반도체장치의 단면을 도시하는 모식도이다.
도 2는 n채널 및 p채널형 전계효과 트랜지스터의 드레인전류의 응력의존성의 실험결과를 도시하는 그래프이다.
도 3은 게이트전극을 상면에서 내포하는 SiN막의 진성응력이, 채널부분의 응력에 주는 영향을 해석한 결과를 도시하는 그래프이다.
도 4는 게이트전극을 상면에서 내포하는 SiN막의 막두께가, 채널부분의 응력에 주는 영향을 해석한 결과를 도시하는 그래프이다.
도 5는 규소화합물의 막두께가, 채널부분의 응력에 주는 영향을 해석한 결과를 도시하는 그래프이다.
도 6은 게이트전극의 진성응력이, 채널부분의 응력에 주는 영향을 해석한 결과를 도시하는 그래프이다.
도 7은 STI의 산화기인응력이, 채널부분의 응력에 주는 영향을 해석한 결과를 도시하는 그래프이다.
도 8은 SiN막 응력의 에칭레이트 의존성의 실험결과를 도시하는 그래프이다.
도 9는 본 발명의 제 1 실시예인 반도체장치의 단면을 도시하는 모식도이다.
도 10은 본 발명의 그 외의 제 1 실시예인 반도체장치의 단면을 도시하는 모식도이다.
도 11은 본 발명의 그 외의 제 1 실시예인 반도체장치의 제조공정의 일부를 도시하는 모식도이다.
도 12는 본 발명의 그 외의 제 1 실시예인 반도체장치의 제조공정의 일부를 도시하는 모식도이다.
도 13은 본 발명의 그 외의 제 1 실시예인 반도체장치의 제조공정의 일부를 도시하는 모식도이다.
도 14는 본 발명의 제 2 실시예인 반도체장치의 단면을 도시하는 모식도이다.
도 15는 본 발명의 제 2 실시예인 반도체장치의 평면모식도이다.
도 16은 본 발명의 제 3 실시예인 반도체장치의 단면을 도시하는 모식도이다.
도 17은 본 발명의 제 4 실시예인 반도체장치의 단면을 도시하는 모식도이다.
도 18은 본 발명의 제 5 실시예인 반도체장치의 단면을 도시하는 모식도이다.
도 19는 본 발명의 제 5 실시예인 반도체장치의 제조공정의 일부를 도시하는 단면모식도이다.
도 20은 본 발명의 제 5 실시예인 반도체장치의 제조공정의 일부를 도시하는 단면모식도이다.
도 21은 본 발명의 제 5 실시예인 반도체장치의 제조공정의 일부를 도시하는 단면모식도이다.
도 22는 본 발명의 제 6 실시예인 반도체장치의 단면을 도시하는 모식도이다.
도 23은 본 발명의 제 6 실시예인 반도체장치의 평면모식도이다.
도 24는 게이트 길이 각 세대의 채널부분의 응력을 해석한 결과를 도시하는 그래프이다.
도 25는 전계효과 트랜지스터의 세대에 의한 상호 컨덕턴스(Gm)의 응력에 대한 의존성의 차이를 도시한 실험결과를 도시하는 그래프이다.
도 26은 본 발명의 제 7 실시예인 반도체장치의 단면을 도시하는 모식도이다.
도 27은 사이드월의 막응력이 채널부분의 응력에 주는 영향을 해석한 결과를 도시하는 그래프이다.
도 28은 본 발명의 제 8 실시예인 반도체장치의 단면을 도시하는 모식도이다.
도 29는 사이드월의 재료가, 채널부분의 응력에 주는 영향을 해석한 결과를 도시하는 그래프이다.
도 30은 본 발명의 제 9 실시예인 반도체장치의 단면을 도시하는 모식도이 다.
도 31은 본 발명의 제 1 실시예인 반도체장치에 있어서 콘택트 플러그나 배선 등을 형성한 일례의 단면을 도시하는 모식도이다.
도 32는 본 발명의 제 10 실시예인 반도체장치의 전기회로도이다.
도 33은 본 발명의 제 10 실시예인 반도체장치의 평면모식도(도 34의 부분확대도)이다.
도 34는 본 발명의 제 10 실시예인 반도체장치의 평면모식도이다.
도 35(A), 35(B), 35(C)는 본 발명의 제 10 실시예인 반도체장치의 단면을 도시하는 모식도이다.
도 36은 본 발명의 제 11 실시예인 반도체장치의 평면모식도(도 37의 부분확대도)이다.
도 37은 본 발명의 제 11 실시예인 반도체장치의 평면모식도이다.
도 38(A), 38(B), 38(C)은 본 발명의 제 11 실시예인 반도체장치의 단면을 도시하는 모식도이다.
도 39는 본 발명의 제 10 실시예인 반도체장치의 제조공정의 일부를 도시한 단면모식도이다.
도 40은 본 발명의 제 10 실시예인 반도체장치의 제조공정의 일부를 도시한 단면모식도이다.
도 41은 본 발명의 제 10 실시예인 반도체장치의 제조공정의 일부를 도시한 단면모식도이다.
도 42는 본 발명의 제 10 실시예인 반도체장치의 제조공정의 일부를 도시한 단면모식도이다.
도 43은 본 발명의 제 10 실시예인 반도체장치의 제조공정의 일부를 도시한 단면모식도이다.
이하, 본 발명의 제 1 실시예를 도 1에서 도 3, 도 8 및 도 31을 이용하여 설명한다.
도 1은 본 발명의 제 1 실시예의 반도체장치의 단면모식도, 도 2는 n채널, 및 p채널형 전계효과 트랜지스터의 드레인전류의 응력의존성을 도시하는 도, 도 3은 게이트전극을 상면에서 내포하는 SiN막의 진성응력이 채널부분응력(드레인전류에 평행으로 채널면내의 응력)에 주는 영향을 응력해석한 결과를 도시하는 도, 도 8은 SiN막응력의 에칭레이트 의존성을 도시하는 도, 도 31은 도 1에 도시한 반도체장치에 배선 등을 형성한 일례를 도시하는 도이다.
본 발명의 제 1의 실시예의 반도체장치는 도 1에 도시하는 것과 같이, 실리콘기판(1)의 주면에 형성된 n채널형 전계효과 트랜지스터(10)와, p채널형 전계효과 트랜지스터(30)와, 이들 트랜지스터(10, 30)의 상면에 형성된 응력제어 절연막(19, 39)으로 구성된다.
n채널형 전계효과 트랜지스터는 p형웰(11)에 형성된 n형소스ㆍ드레인(12, 13)과, 게이트절연막(14)과, 게이트전극(15)을 구비하고, 게이트전극(15)의 상면, 및 소스ㆍ드레인(12, 13)의 상면에는 규소화합물(17, 18)이 형성된다. 또한, n형소 스ㆍ드레인이라는 것은 게이트전극(14)을 끼워 대향하는 12, 13으로 도시된 소스영역, 혹은 드레인영역을 말한다. 소스와 드레인의 차이는 전류가 어느쪽에서 어느쪽으로 흘릴까라는 차이이고, 기본적인 구조상의 차이는 없으므로, 본 명세서에서는 소스ㆍ드레인(12, 13)으로서 표기한다. 다음으로 설명하는 p채널형 전계효과 트랜지스터 및 그 이후에서도 동일하다.
또, p채널형 전계효과 트랜지스터는 n형웰(31)에 형성된 p형소스ㆍ드레인(32, 33)과, 게이트절연막(34)과, 게이트전극(35)을 구비하고, 게이트전극(35)의 상면, 및 소스ㆍ드레인(32, 33)의 상면에는 규소화합물(37, 38)이 형성된다. 이들의 트랜지스터는 실리콘 산화막(SiO 2)이나, 질화규소(SiN)로 이루어지는 천구(淺溝)소자분리(2)에 의해, 다른 트랜지스터와 서로 절연된다.
게이트산화막(14, 34)은 예를 들면, 실리콘산화막(SiO 2), 질화규소막(SiN), 산화티턴(TiO 2), 산화기르코늄(ZrO 2), 산화하프늄(HfO 2), 오산화탄탈(Ta2O 5)등의 유전체막, 혹은 이들의 적층구조로부터 이루어진다. 또, 게이트전극(15, 35)은 예를 들면, 다결정 실리콘막, 혹은 텅스텐(W), 백금(Pt), 루테늄(Ru)등의 금속막, 혹은 이들의 적층구조로부터 이루어진다.
상기 게이트절연막(14, 34)과 게이트전극(15, 35), 규소화합물(17, 18, 37, 38)의 측벽에는 질화규소(SiN)나, 실리콘 산화막(SiO2)으로부터 이루어지는 사이드월(16, 36)이 형성된다.
n채널형 전계효과 트랜지스터, p채널형 전계효과 트랜지스터의 상면에는 응 력제어먹(19, 39)이 형성되고, 또한, 이 응력제어막(19, 39)의 상면에는 예를 들면, BPSG(Boron-doped Phospho Silicate Glass)막이나, SOG(Spin On Glass)막, 혹은 TEOS(Tetra-Ethyl-Ortho-Silicate)막, 혹은 화학기상성장법, 혹은 스퍼터법으로 형성한 실리콘 산화막으로 이루어지는 층간절연막(3)으로 덮어져 있다.
실리콘기판(1)상에 형성된 n채널형 전계효과 트랜지스터, p채널형 전계효과 트랜지스터는 소망의 회로가 구성되도록 도 31에 도시하는 것과 같이, 콘택트 플러그나 배선 등에 의해 전기적으로 접속된다. 또한, 본 발명의 제 1 실시예는 n채널형, p채널형 전계효과 트랜지스터의 채널부분의 응력을 제어하는 수단으로서, 응력제어막(19, 39)을 이용하는 예이다. 그 외의 부분에 대해서는 본 발명의 제 1 실시예 이외의 구조나 재료이라도 괜찮다.
또, 도 1의 예에 대해서는 콘택트 플러그나 배선 등은 생략되어 있고, 도 31의 예를 제외하고, 다른 실시예에 대해서도 동일하게 콘택트 플러그나 배선 등은 생략되고 있다.
응력제어막(19)과 응력제어막(39)과는 주로 질화규소(SiN)로부터 이루어지고, 화학기상성장법, 혹은 스퍼터법에 의해 형성된다. 응력제어막(19)의 막응력은 응력제어막(39)의 막응력보다도 인장(引張)측의 응력이다.
LSI 등의 반도체장치의 개발에 있어서는 전계효과 트랜지스터의 드레인전류의 향상(드레인전류의 증가)이 해마다 진행되고 있다. 본 발명자들은 드레인전류가 응력에 의해 변화하는 것을 분명히 하여, p채널형 전계효과 트랜지스터와, n채널형 전계효과 트랜지스터를 갖는 상보형 전계효과 트랜지스터에 있어서, n채널형, p채 널형 쌍방의 트랜지스터의 드레인전류를 효과적으로 향상시키는 방법을 찾아냈다.
도 2는 전계효과 트랜지스터의 드레인전류의 응력 의존성을 도시하는 그래프이다. 도 2에서, n채널형 전계효과 트랜지스터에서는 인장응력에 의해 드레인전류가 증가하고, p채널형 전계효과 트랜지스터에서는 반대로, 압축응력에 의해 드레인전류가 증가하는 것이 분명해지고 있다.
한편, 도 3은 게이트전극 상면을 덮는 SiN의 막응력이, 드레인전류가 흐르는 부분(채널)의 응력(드레인전류에 평행방향에서 채널면내의 응력)에 주는 영향을 유한 요소법에 의해 응력해석한 결과를 도시하는 그래프이다. 도 3에 도시하는 것과 같이, 게어트전극을 덮는 막의 막응력이 인장측에 강하게 되면, 채널부분의 응력도 인장측에 강하게 되는 것이 분명하게 되어 있다.
이것은 게이트전극을 내포하는 막이 소스ㆍ드레인영역의 상면까지 확장하여 형성되어 있고, 이 부분의 막의 인장응력(막의 수축)이 채널부분의 응력을 인장측에 시프트시키기 위해서는 발생하는 현상이라고 생각하고 있다.
따라서, n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서는 n채널형 전계효과 트랜지스터의 게이트전극을 덮는 막에는 막응력이 인장응력측의 막을 이용하고, p채널형 전계효과 트랜지스터의 게이트전극을 덮는 막에는 막응력이 n채널형의 막보다 압축응력측의 막을 이용함에 따라, n채널형, p채널형의 양쪽의 드레인전류의 향상을 기대할 수 있다. 이 때문에, 전체로서의 특성을 향상시킬 수가 있다.
또한, 본 발명자들은 질화규소(SiN)막의 에칭레이트에 응력의존성이 있는 것 도 분명히 했다.
도 8은 질화규소(SiN)막의 에칭레이트에 응력의존성의 실험결과의 일례를 도시하는 그래프이다. 이 도 8에 도시하는 결과에서 막응력이 다르면, 에칭레이트에 차이가 생기는 것을 안다.
본 발명의 제 1 실시예의 반도체장치는 도 1에 도시하는 것고 같이, n채널형 전계효과 트랜지스터(10)의 상면에는 게이트전극(15)의 적어도 일부를 내포하고, 규소화합물(18)이 형성되어 있는 소스ㆍ드레인영역(12, 13)에 접하는 응력제어막(19)이 형성되고, n채널형 전계효과 트랜지스터(30)의 게이트전극(35)의 적어도 일부를 내포하여 규소화합물(38)이 형성되어 있는 소스ㆍ드레인영역(32, 33)에 접하는 응력제어막(39)이 형성되어 있고, 응력제어막(19)의 막응력은 응력제어막(39)의 막응력보다 인장측의 응력, 보다 바람직하게는 응력제어막(19)은 인장응력, 응력제어막(39)은 압축응력이다.
그 결과, 채널부분의 드레인전류에 평행한 채널면내의 응력은 n채널형에서는 강한 인장응력이 얻을 있고, 반대로 p채널형에서는 n채널형보다 압축측의 응력이 얻을 수 있기 때문에, n채널형, p채널형의 양쪽 드레인전류를 향상할 수 있다고 하는 효과를 얻을 수 있다.
또, 응력제어막(19)과 응력제어막(39)과는 질화규소(SiN)로부터 이루어지기 때문에, 층간절연막(3)의 형성 후, 소스ㆍ드레인영역에 상층배선에서 전기적 접속을 도모하기 위한, 실리콘 산화막으로 이루어지는 층간절연막(3)의 콘택트홀을 열 때의 에칭 스토퍼로서도 이용할 수 있다고 하는 효과를 얻을 수 있다.
콘택트홀 형성 후의 콘택트 플러그(7)와 배선(21) 등은 예를 들면, 도 31에 도시하는 것고 같이 된다. 배선층은 복수층 형성된다. 콘택트 플러그(7)와 배선(21)은 예를 들면, 텅스텐, 알루미늄, 구리, 티턴, 질화티턴 등, 혹은 이들의 적층구조로부터 이루어진다. 또, 콘택트 플러그(7)나 배선(21)은 도 31에 도시하는 것과 같이, 예를 들면 질화티턴이나 티턴 등 적층막으로부터 이루어지는 바리어 메탈(8, 22)과 함께 구성되어 있어도 좋다.
또, 응력제어막(19)과 응력제어막(39)은 동일한 성막장치를 이용하여, 성막조건을 바꾸므로써 얻을 수 있기 때문에, 신규로 장치를 도입하지 않아도 대응할 수 있다고 하는 효과를 얻을 수 있다.
또한, 본 발명의 제 1 실시예의 반도체장치는 n채널형 전계효과 트랜지스터의 채널부분의 드레인전류에 평행방향의 채널면내의 응력은 p채널형 전계효과 트랜지스터의 채널부분의 응력보다도 인장응력측이고, 보다 바람직하게는 n채널형의 채널부의 응력은 인장응력, p채널형의 채널부의 응력은 압축응력으로 하는 하나의 수단을 서술한 것이고, 응력제어막(19, 39)에 이용되는 막은 응력제어막(19)의 막응력이, 응력제어막(39)의 막응력보다 인장측의 응력, 보다 바람직하게는 응력제어막(19)이 인장응력, 응력제어막(39)이 압축응력이라면, 반드시 SiN일 필요는 없다.
이들에 대해, 상기 상태를 구성하는 상세한 내용에 대해 이하에 도 9 및 도 4를 이용하여 설명한다.
도 9는 본 발명의 제 1 실시예인 반도체장치의 단면구조의 모식도, 도 4는 전계효과 트랜지스터의 채널부분의 응력의 게이트전극을 덮는 SiN막두께 의존성의 해석결과를 도시하는 그래프이다.
이 제 1 실시예와 상기 서술한 제 1 실시예 상태라는 것은, 응력제어막(192, 392)의 막두께가 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터의 부분에서 서로 다르도록 구성함으로서 상기 서술한 상태를 만들어 내는 것이고, 응력제어막이 인장응력의 경우에는 도 9에 도시하는 것과 같이, n채널형의 응력제어막(192)에 비교해서, p채널형의 응력제어막(392)을 얇게 한다.
한편, 응력제어막이 압축응력의 경우에는 반대로, n채널형 쪽의 응력제어막(192)을 응력제어막(392)에 비교해서 얇게(미도시)하는 것이 바람직하다. 이들의 응력제어막(192, 392)은 n채널형, 및 p채널형 전계효과 트랜지스터의 상면전면에 화학기상성장법이나 스퍼터법 등에 의해, 질화규소(SiN)막을 성막한 후, 소망의 막두께까지 에치백하는 등에 의해 얻을 수 있다.
또한, 본 발명의 제 1 실시예는 n채널형, p채널형 전계효과 트랜지스터의 채널부분의 응력을 제어하는 수단으로서, 응력제어막(192, 392)을 이용하는 예이다. 그 외의 부분에 대해서는 본 발명의 제 3 실시예 이외의 구조나 재료이라도 괜찮다(다만, 도 4에 도시한 데이터에 의해 막두께가 결정된다).
다음으로, 본 발명의 제 3 실시예인 반도체장치의 작용효과를 설명한다.
도 4는 채널부 응력의 게이트전극을 덮는 응력제어막의 막두께 의존성의 해석결과를 도시한는 그래프이다. 도 4에서, 응력제어막이 인장응력의 경우, 막두께가 두꺼우면, 채널부분의 응력은 인장응력측에 시프트하는 것을 안다. 이것은 반대 로 응력제어막이 압축응력의 경우에는 막두께가 두꺼우면, 채널의 응력은 압축측에 시프트한다는 것을 의미한다.
본 발명의 제 1 실시예에 따르면, 응력제어막이 인장응력에 경우에는 도 9에 도시하는 것과 같이, p채널형 쪽이 얇고, p채널형 전계효과 트랜지스터의 드레인전류의 향상을 얻을 수 있다.
한편, 응력제어막이 압축응력의 경우에는 반대로 n채널형 쪽을 얇게 함으로써, n채널형 전계효과 트랜지스터의 드레인전류가 향상한다는 효과를 얻을 수 있다.
또, 제 1 실시예에 말한 바와 같이, 응력제어막(192)과 응력제어막(392)과는 질화규소(SiN)로부터 이루어지기 때문에, 층간절연막(3)의 형성 후, 소스ㆍ드레인영역에 상층배선에서 전기적 접속을 도모하기 위한, 실리콘산화막으로부터 이루어지는 층간절연막(3)에 콘택트홀을 열 때의 에치스토퍼로서도 이용할 수 있다는 효과를 얻을 수 있다. 또한, 막은 SiN에 한정되는 것이 아니다.
또한, 절연막 등이 인장응력이 잔류하고 있거나 압축응력이 잔류하고 있을까는 에를 들면, 반도체장치를 기판측에서 혹은 또한 절연막 위의 적층구조측에서, 상기 절연막을 남겨 얇게 한다. 그리고 남은 박막이 기판측을 바깥쪽으로 해서, 뒤고 있으면 인장응력이 잔류하는 막이라는 것을 안다. 한편, 상기 남은 박막이 기판측을 안쪽에 해서 뒤어 있으면 압축응력이 잔류하는 막이라는 것을 안다.
또, 본 발명의 제 1 실시예의 반도체장치는 채널부분의 응력제어의 일례를 도시한 것이고, 이하에 말하는 실시예와 같은 다른 수단에 의해, 채널부분의 응력 을 제어해도 괜찮다.
다음으모, 본 발명의 제 2 실시예를 도 14, 도 15를 이용하여 설명한다. 도 14는 본 발명의 제 2 실시예인 반도체장치의 단면(도 15의 a-a'선을 따른 단면)구조의 모식도, 도 15는 응력제어막(193, 393)의 형상을 도시하는 상면에서 본 모식도이다. 또한, 도 15는 게이트전극(15, 35), 소스ㆍ드레인에 접속하는 배선(6), 액티브영역(5)(트랜지스터 형성영역), 및 응력제어막(193, 393)의 외형만을 도시하고 있다. 또, 도 14, 도 15는 응력제어막(193, 393)이 인장응력의 경우에 대해 도시한 것이다.
제 2 실시예와 제 1 실시예와의 차이는 제 2 실시예에 있어서는 응력제어막(193, 393)의 평면형상이 n채널형 전계효과 트랜지스터측과, p채널형 전계효과 트랜지스터측에서 다른 것이다. 도 14에 도시하는 것과 같이, 응력제어막(193, 393)의 막응력이 인장응력의 경우에는 응력제어막(393)의 게이트전극(35)의 측면부분의 면적이 응력제어막(193)의 게이트전극(15)의 측면부분의 면적보다 작고, 응력제어막(193, 393)의 막응력이 압축응력의 경우에는 응력제어막(393)의 게이트전극(35)의 측면부분의 면적이 응력제어막(193)의 게이트전극(15)의 측면부분의 면적보다 큰 것을 특징으로 하고 있다.
보다 바람직하게는 응력제어막(193, 393)이 인장응력의 경우에는 n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터와도 게이트전극(15, 35)이 연장되는 방향에 대해 면적을 크게 한다(도 15).
반대로 응력제어막(193, 393)이 압축응력의 경우에는 n채널형 전계효과 트랜 지스터와 p채널형 전계효과 트랜지스터와도 게이트전극(15, 35)이 연장되는 방향에 대해서는 면적을 작게 한다(미도시).
또한, 이 제 2 실시예는 n채널형, p채널형 전계효과 트랜지스터의 채널부분의 응력을 제어하는 수단으로서, 응력제어막(193, 393)을 이용하는 예이다. 그 외의 부분에 대해서는 이 제 2 실시예 이외의 구조나 재료라도 괜찮다.
다음으로, 본 발명의 제 2 실시예인 반도체장치의 작용효과를 설명한다.
이 제 2 실시예에 따르면, 전계효과 트랜지스터의 채널부분의 응력은 응력제어막(193, 393)의 면적에 의해 제어된다. 소스ㆍ드레인영역에 연장되는 응력제어막이 인장응력의 경우에는 n채널형에서는 면적을 넓게 하는 것으로, 채널부분에 강한 인장응력을 주고, p채널형에서는 가능한 한 면적을 좁게 하여, 채널부분의 응력을 저감한다. 한편, 응력제어막이 압축응력의 경우에는 이것이 반대가 된다.
또한, 보다 바람직하게는 드레인전류에 직각인 방향에 대해서는 응력제어막이 인장응력의 경우에는 양쪽의 트랜지스터 함께, 면적을 크게 취하고, 양쪽의 전계효과 트랜지스터의 채널에 인장응력을 주고, 응력제어막이 압축응력의 경우에는 반대로 면적을 작게 함으로써, 채널부분의 응력을 저감시킨다.
따라서, 본 발명의 제 2 실시예의 반도체장치에서는 상기 서술한 바와 같이, 응력제어막(193, 393)에 의해 채널부분의 응력을 p채널형보다, n채널형 쪽을 인장응력으로 할 수 있어, 드레인전류의 향상이 도모할 수 있다는 효과를 얻을 수 있다.
또, 본 발명의 제 2 실시예에 따르면, 채널에 직각인 방향에 대해서도, 응력 의 제어가 이루어지기 때문에, 보다 더, 드레인전류의 향상을 얻을 수 있다는 효과를 얻을 수 있다.
또, 본 발명의 제 2 실시예에 따르면, 상기 서술한 바와 같이, 응력제어막(193)과 응력제어막(393)은 질화규소(SiN)로부터 이루어지기 때문에, 층간절연막(3)의 형성 후, 소스ㆍ드레인영역에 상층배선에서 전기적 접속을 도모하기 위해, 실시콘산화막으로부터 이루어지는 층간절연막(3)에 콘택트홀을 열을 때의 에치스토퍼로서도 이용할 수 있다는 효과를 얻을 수 있다.
또한, 이 제 2 실시예의 반도체장치는 n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터가 하나씩 형성된 구조에 대해서이지만, 이 제 2 실시예에 있어서, 응력제어막의 면적을 크다고 라고 표현하고 있는 부분은 n채널형 혹은 p채널형 전계효과 트랜지스터끼리 연속하여 형성되어 있는 부분은 응력제어막은 불연속일 필요는 없다.
다음으로, 그 외의 형태로서의 예를 도 10에서 도 13을 이용하여 설명한다.
도 10은 그 외의 형태인 반도체장치의 단면구조의 모식도, 도 11에서 도 13은 그 외의 형태인 반도체장치의 제조공정의 일부를 나타낸 단면모식도이다.
이 그 외의 형태와 제 1 실시예와의 차이는 응력제어막(191) 및 (391)에서 도시되는 2개의 막의 응력을 다르게 하기 위해, 막의 조성이 서로 다르게 되도록 한 것이다.
제 1 실시예에 있어서는 막의 조성을 만일 바꾸지 않는 경우 하더라도 효과가 있는 점이 바람직하다. 그러나, 다른 조성을 만들기 위한 공정이 증가하는 우려 를 받아 드린다면, 이 구성을 채택하는 것도 바람직하다.
구체적으로는 주로 질화규소(SiN)로부터 이루어지는 응력제어막(191)에 대해, 응력제어막(391)은 응력제어막(191)과 동일한 막에 질화규소(SiN)막이, 실리콘(Si), 질소(N), 산소(O), 게르마늄(Ge), 아르곤(Ar), 헬륨(He) 가운데, 적어도 하나를 과잉에 함유하도록 박아 형성하고 있다.
또한, 그 외의 형태의 제 1 실시예는 n채널형, p채널형 전계효과 트랜지스터의 채널부분의 응력을 제어하는 수단으로서, 응력제어막(191, 391)을 이용하는 예이고, 그 외의 부분에 대해서는 다른 구조나 재료이라도 괜찮다.
본 실시예의 반도체장치의 응력제어막(191, 391)의 제조공정은 예를 들면, 다음과 같이 된다.
(1) 실리콘기판(1)의 주면상에 n채널형 전계효과 트랜지스터(10)와, p채널형 전계효과 트랜지스터(30)를 형성하고, 사이드월(16, 36), 규소화합물(17, 18, 37, 38)을 형성한다(도 11).
(2) n채널형, p채널형 전계효과 트랜지스터의 상면 전면에 응력제어막(191)이 되는 질화규소(SiN)막을 예를 들면, 스퍼터법, 혹은 화학기층성장법 등에 의해 성막한다(도 12).
(3) p채널형 전계효과 트랜지스터(30)의 상면 이외의 부분은 마스크(4)를 하고, 실리콘(Si), 게르마늄(Ge), 혹은 질소(N), 혹은 산소(O), 혹은 아르곤(Ar)등의 불활성원소를 이온주입한다(도 13).
(4) 마스크(4)를 제거한 후, 층간절연막(3)을 형성한다. 이것에 의해, 도 10 에 도시하는 구조의 반도체장치가 제조된다.
다음으로, 본 발명의 그 외의 형태의 제 1 실시예인 반도체장치의 작용효과를 설명한다.
본 발명의 제 2 실시예에 따르면, 응력제어막(191)이 상면 전면에 성막된(도 12)후에, p채널형 전계효과 트랜지스터를 덮는 부분에는 이온주입되고, 그 부분의 막의 원자밀도는 이온주입전에 비하여 조밀하게 된다. 그 결과, 응력제어막(391)의 막응력은 응력제어막(191)에 비교하여 압축측에 시프트한다.
따라서, 채널부분의 드레인전류에 평행방향의 채널면내 응력도 압축측에 시프트하고, p채널형 전계효과 트랜지스터의 드레인전류를 향상할 수 있는 효과를 얻을 수 있다.
또, 본 발명의 그 외의 형태의 제 1 실시예에 따르면, 응력제어막의 주성분의 질화규소(SiN)의 성막은 한번만이라도 좋다. 제 1 실시예와 같이, 다른 막응력의 질화규소를 성막할 경우에는 성막장치를 2대 사용하거나, 혹은 1대로 성막조건을 그 때마다 바꾸는 것이 바람직하다. 성막조건을 바꾸는 것이 곤란한 경우나, 장치를 복수대 준비할 수 없을 경우이라도 본 발명의 그 외의 형태의 실시예이라면, 1대의 성막장치를 이용하여 n채널형, p채널형, 양쪽 전계효과 트랜지스터의 드레인전류의 향상을 도모할 수 있다는 효과를 얻을 수 있다.
이와 같이, 예를 들면, 응력제어막(19)과 응력제어막(39)에서, 불순물 농도가 다르게 하면, 응력제어막(19)과 응력제어막(39)에서, 응력이 서로 다르게 구성할 수 있기 때문에 신규로 장치를 도입하지 않아도 대응할 수 있다.
또, 제 1 실시예의 설명에서 말한 바와 같이, 응력제어막(191)과 응력제어막(391)은 질화규소(SiN)로부터 이루어지기 때문에, 층간절연막(3)의 형성 후, 소스ㆍ드레인영역에 상층배선이나 전기적 접속을 도모하기 위해, 실리콘 산화막으로부터 이루어지는 층간절연막(3)에 콘택트홀을 열 때의 에치 스톱으로서도 이용할 수 있다는 효과를 얻을 수 있다.
다음으로, 본 발명의 제 3 실시예를 도 16 및 도 5를 이용하여 설명한다.
도 16은 본 발명의 제 3 실시예인 반도체장치의 단면구조모식도이고, 도 5는 전계효과 트랜지스터의 채널부분의 응력(드레인전류에 평행으로 채널면내의 응력)의 규소화합물 막두께 의존성의 해석결과를 도시하는 그래프이다.
이 제 3 실시예와 제 1 실시예와의 차이는 n채널형 전계효과 트랜지스터측의 규소화합물(181)의 막두께가, p채널형 전계효과 트랜지스터측의 규소화합물(381)보다 두꺼운 것이다. 이들 규소화합물(티턴 규소화합물, 코발트 규소화합물, 니켈 규소화합물 등)은 티턴, 코발트, 니켈 등을 스퍼터법이나 화학기상성장법 등을 이용하여 성막한 후, 열처리해서 규소화합물 반응시키므로써 얻는다. 또한, 도 1에 도시한 제 1 실시예의 응력제어막(19, 39)은 없어도 괜찮다.
또한, 이 제 3의 실시예는 n채널형, p채널형 전계효과 트랜지스터의 채널부분의 응력을 제어하는 수단으로서, 규소화합물(181, 381)을 이용하는 것을 말한 것이다. 그 외의 부분에 대해서는 이 제 3 실시예 이외의 구조나 재료이라도 괜찮다.
이하, 이 반도체장치의 작용효과를 설명한다.
n채널형, p채널형 전계효과 트랜지스터에 형성되는 규소화합물은 콘택트 플 러그와 트랜지스터의 전기적인 접속을 저저항으로 도모하기 위해 필수적인 것이지만, 열처리에 의해 강한 인장응력을 발생하는 재료이기도 한다.
그래서, 본원 발명자들은 이 규소화합물의 응력을 이용해서, 채널부분에 응력을 부하하고, 드레인전류를 향상시키는 것을 검토했다. 도 5는 채널부분의 응력의 규소화합물 막두께 의존성의 해석결과를 도시하는 그래프이다. 도 5에서 규소화합물 막두께의 증가에 따라, 채널부분의 응력도 인장응력이 강해지는 쪽에 시프트하는 것이 분명해졌다.
이 제 3 실시예에 따르면, 도 16에 도시하는 것과 같이, n채널형 전계효과 트랜지스터의 규소화합물(181)의 막두께를 두껍게 함에 따라, n채널형 전계효과 트랜지스터의 드레인전류를 향상시키고, 반대로 p채널형 전계효과 트랜지스터측에 규소화합물(381)의 막두께를 얇게 함으로써, p채널형의 드레인전류의 저하를 억제할 수 있다는 효과가 얻을 수 있다.
또, 이 제 3 실시예에 따르면, 상보형 전계효과 트랜지스터를 형성하는데 필수로 되고 있는 규소화합물을 이용하기 때문에, 신규로 재료를 도입하는 필요가 없고, 종래의 제조 프로세스로 대응할 수 있다는 효과를 얻을 수 있다.
다음으로, 본 발명의 제 4 실시예를 도 17 및 도 6을 이용하여 설명한다.
도 17은 본 발명의 제 4 실시예인 반도체장치의 단면구조의 모식도이고, 도 6은 채널부분의 응력(드레인전류에 평행으로 채널면내의 응력)의 게이트전극 진성응력 의존성의 해석결과이다.
이 제 4 실시예와 제 1 실시예와의 차이는 제 4 실시예에 있어서의 n채널형 전계효과 트랜지스터(10)의 게이트전극(151)의 불순물 농도분포가 실리콘 기판(1)의 주면에 수직방향으로 구배를 갖고 있고, 또한 p채널형 전계효과 트랜지스터(30)의 게이트전극(351)의 불순물은 균일로 되어 있는 것이다.
이 제 4 실시예의 게이트전극(151)은 게이트전극 형성 후에 인(P), 보론(B), 비소(As) 등의 불순물을 이온 주입함에 따라 얻을 수 있고, 게이트전극(351)은 인(P), 보론(B), 비소(As) 등의 불순물을 미리 첨가하여 형성함에 따라 얻을 수 있는 것이다. 또한, 이 제 4 실시예에 있어서는 도 1에 도시한 제 1 실시예의 응력제어막(19, 39)은 없어도 괜찮다.
또한, 이 제 4 실시예는 n채널형, p채널형 전계효과 트랜지스터의 채널부분의 응력을 제어하는 수단으로서, 게이트전극(151, 351)을 이용하는 것을 말한 것이다. 그 외의 부분에 대해서는 이 제 4 실시예 이외의 구조나 재료이라도 괜찮다.
이하, 이 제 4 실시예인 반도체장치의 작용효과를 설명한다.
도 6은 채널부분의 응력(드레인전류에 평행으로 채널면내의 응력)의 게이트진성응력 의존성의 해석결과를 도시하는 그래프이다. 도 6에 도시하는 것과 같이, 게이트전극의 진성응력을 인장응력으로 한 경우에, 채널부분의 응력은 압축응력이 되는 것이 분명해졌다.
통상, 게이트전극에 이용되는 다결정 실리콘은 불순물을 첨가한 어모퍼스 실리콘을 형성하고, 결정화 및 첨가불순물의 활성화를 목적으로 한 열처리에 의해 얻을 수 있다. 이 때, 막수축에 의한 인장의 결정화응력이 발생한다. 한편, 불순물 첨가가 없는 어모피스 실리콘을 결정화 열처리하면, 인장응력이 되는 결정화 응력 이 발생하지만, 그 후, 불순물원소를 이온 주입하면, 압축측에 응력이 시프트한다.
상기 2종류의 게이트전극의 형성방법에 따르면, 전자는 막내 거의 균일하게 불순물이 분포하는 다결정 실리콘이 되지만, 후자는 실리콘기판(1)의 주면에 대해, 수직방향으로 불순물이 분포(가우스분포, 혹은 실리콘기판(1)의 주면수직방향에 농도가 감소하는 분포)한 다결정 실리콘이 된다.
이 제 4 실시예에 따르면, p채널형 전계효과 트랜지스터의 게이트전극에는 불순물농도가 막중 거의 균일한 인장응력의 다결정 실리콘이 이용되고, n채널형 전계효과 트랜지스터의 게이트전극에는 불순물 농도가 기판(1)측에 향해 감소하는 것과 같은 n채널형에 이용되는 게이트전극의 응력보다 압축측의 응력을 가진 다결정 실리콘이 이용된다.
그 결과, n채널형 전계효과 트랜지스터의 채널부분의 응력은 p채널형의 채널부분의 응력보다 인장측의 응력이 되고, n채널형, p채널형 양쪽 드레인전류가 향상할 수 있다는 효과를 얻을 수 있다.
또, 이 제 4 실시예에 따르면, 전계효과 트랜지스터구조에 있어서의 게이트전극 구조를 채널부분의 응력을 제어하는 수단으로서 이용하고 있으므로, 신규로 재료를 도입할 필요가 없고, 종래의 제조프로세스로 대응할 수 있다는 효과를 얻을 수 있다.
또한, 이 제 4 실시예의 반도체장치는 채널부분의 응력을 제어하는 수단에 게이트전극의 응력을 이용한 것이다. 따라서, 게이트전극 재료로서는 다결정실리콘에 한정되는 것이 아니고, 예를 들면, 루테늄(Ru), 백금(Pt), 텅스텐(TiN), 티탄(Ti), 질화티탄(TiN) 등의 금속재료를 이용해도 좋고, 이들 금속재료와 다결정실리콘과의 적층구조이라도 좋다. 예를 들면, 루테늄(Ru)막은 열처리에 의해 막응력이 강한 인장응력이 된다.
그래서, p채널형 전계효과 트랜지스터의 게이트전극에는 고온열처리에 의해 높은 인장응력로 한 Ru막을 형성하고, n채널형 전계효과 트랜지스터의 게이트전극에는 열처리를 가하지 않고 낮은 응력으로 한 Ru막을 형성함으로, n채널형, p채널형 양쪽의 채널부분의 응력을 제어한다.
다음으로, 본 발명의 제 5 실시예를 도 18에서 도 21을 이용하여 설명한다.
도 18은 본 발명의 제 5 실시예인 반도체장치의 단면구조의 모식도, 도 19에서 도 21은 본 발명의 제 5 실시예인 반도체장치의 제조공정의 일부를 나타내는 단면모식도이다.
이 제 5 실시예와 제 4 실시예와의 차이는 n채널형 전계효과 트랜지스터(10)의 게이트전극(152a, 152b)을 구성하는 결정립은 기판(1)의 연직방향에 복수층의 계면을 갖고 있지만, p채널형의 게이트전극(352)을 구성하는 결정립은 층을 형성하지 않는 것, 혹은 n채널형의 게이트전극(152a, 152b)의 평균결정립은 p채널형의 게이트전극(352)의 평균결정립경보다도 작은 것이다. 또한, 이 제 5 실시예에 있어서는 도 1에 도시한 제 1 실시예의 응력제어막(19, 39)은 없어도 괜찮다.
또한, 이 제 5 실시예는 n채널형, p채널형 전계효과 트랜지스터의 채널부분의 응력을 제어하는 수단으로서, 게이트전극(152a, 152b, 352)을 이용하는 것은 말한 것이다. 그 외의 부분에 대해서는 이 제 5 실시예 이외의 구조나 재료이라도 괜 찮다.
이 제 5 실시예인 반도체장치의 게이트전극(152a, 152b, 및 352)의 제조공정은 예를 들면, 다음과 같이 된다.
(1) 실리콘기판(1)의 주면상에 천구소자분리(2)와, n채널형 전계효과 트랜지스터(10)의 영역의 p웰(11), p채널형 전계효과 트랜지스터(30)의 영역의 n웰(31)을 형성한다(도 19).
(2) 다음으로, 게이트절연막(14)과 게이트전극(152a)을 형성한다(도 20).
(3) 이어서, p채널형 전계효과 트랜지스터측의 게이트전극막(152a)을 제거하여 게이트전극(152b)을 성막한다(도 21).
(4) 다음으로, 게이트전극을 가공하여, n채널형 전계효과 트랜지스터의 게이트전극(152a, 152b), p채널형 전계효과 트랜지스터의 게이트전극(352)을 형성하고, 사이드월(16, 36), 소스ㆍ드레인전극(12, 13, 32, 33), 규소화합물(17, 18, 37, 38), 층간절연막(3)을 형성한다(도 18).
이하, 이 제 5 실시예의 반도체장치의 작용효과를 설명한다.
비정질로 형성한 실리콘은 열처리하면 결정립의 정장에 따라, 인장응력이 발생한다. 이 결정화 응력은 결정립의 성장에 의해 증대함으로, 결정립의 입경을 작게 함으로써, 결정화 응력을 억제할 수 있다.
이 제 5 실시예에 따르면, p채널형 전계효과 트랜지스터의 강한 인장응력을 발생하는 게이트전극(352)이 이용되기 때문에, 채널부분의 응력은 압축응력이 된다. 한편, n채널형 전계효과 트랜지스터의 게이트전극(152a, 152b)은 2번에 걸쳐 성막되므로, 게이트전극(152a, 152b)의 결정립의 입경은 작게 되고, 발생하는 응력은 완화되고, 채널부분의 응력도 저감된다. 그 결과, p채널형 전계효과 트랜지스터와, n채널형 전계효과 트랜지스터의 양쪽에 있어서, 드레인전류가 향상할 수 있다는 효과를 얻을 수 있다.
또한, 이 제 5 실시예의 반도체장치의 게이트전극은 반드시 2번에 나누어 성막할 필요는 없고, 2번이상으로 성막해도 괜찮다. 혹은 n채널형, p채널형의 게이트전극을 n채널형은 결정립이 작고, p채널형은 결정립이 크게 되도록 성막조건 등을 바꿔, 각각 다른 공정으로 형성해도 좋다.
또, 이 제 5의 실시예에 있어서는 제 4 실시예에 대해 말한 바와 같이, 전계효과 트랜지스터구조에 있어서의 게이트전극구조를 채널부분의 응력을 제어하는 수단으로서 이용하고 있으므로, 신규로 재료를 도입할 필요가 없고, 종래의 제조프로세스로 대응할 수 있다는 효과를 얻을 수 있다.
다음으로, 본 발명의 제 6 실시예를 도 22, 도 23 및 도 7을 이용하여 설명한다.
도 22는 본 발명의 제 6 실시예인 반도체장치의 단면(도 23의 a-a'선을 따른 단면)구조의 모식도이고, 도 23은 천구소자분리(STI)와 게이트전극까지의 거리가 n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터에서 다른 것을 도시하는 상면에서 본 모식도이다.
또한, 도 23은 천구소자분리(2), 게이트전극(15, 35), 소스ㆍ드레인에 접속하는 배선(6), 액티브영역(5)(트랜지스터 형성영역)만을 도시하고 있다. 또, 도 7 은 채널부분의 응력(드레인전류에 평행으로 채널면내의 응력)의 STI산화 기인응력 의존성의 해석결과를 도시하는 그래프이다.
이 제 6 실시예와 제 1 실시예와의 차이는 n채널형 전계효과 트랜지스터(10)의 게이트전극(15)에서 천구소자분리(2)까지의 거리(채널에 평행한 방향의 거리)가, p채널형 전계효과 트랜지스터(30)의 게이트전극(35)에서 천구소자분리(2)까지의 거리(채널에 평행한 방향의 거리)보다도 큰 것이다. 또한, 이 제 6 실시예에 있어서는 도 1에 도시한 제 1 실시예의 응력제어막(19, 39)은 없어도 괜찮다.
또한, 이 제 6 실시예는 n채널형, p채널형 전계효과 트랜지스터의 채널부분의 응력을 제어하는 수단으로서, 게이트전극(15)에서 천구소자분리(2)까지의 거리와, 게이트전극(35)에서 천구소자분리(2)까지의 거리를 이용하는 것을 말한 것이다. 그 외의 부분에 대해서는 이 제 6 실시예 이외의 구조나 재료이라도 괜찮다.
이하, 이 제 6 실시예의 반도체장치의 작용효과를 설명한다.
도 7은 채널부분의 응력(드레인전류에 평행으로 채널면내의 응력)의 STI산화기인응력 의존성의 해석결과를 도시하는 그래프이다. 도 7에 도시하는 것과 같이, STI산화기인응력을 저감한 경우에 채널부분의 높은 압축응력은 저하하는 것이 분명해졌다.
STI는 트랜지스터 형성영역을 둘러싸도록 형성되고, 트랜지스터끼리의 절연막을 도모하는 것이지만, 실리콘기판 표면에 얕은 홈을 파서, 그 안을 실리콘 산화막을 매우는 것이므로, 제조프로세스에 있어서 산화프로세스가 있으면, 실리콘 산화막 형성에 따른 체적팽창이 생기고, 액티브영역에 높은 압축응력이 생긴다.
이상의 결과, 채널부분의 응력은 STI의 응력에 강하게 의존하는 것이 밝혀졌다.
이 제 6 실시예에 따르면, n채널형 전계효과 트랜지스터의 채널부분은 STI에서 거리를 두고 형성되며, 반대로, p채널형 전계효과 트랜지스터의 채널부분은 STI에 가깝게 형성된다. 이 STI에 의한 압축응력은 STI에서 떨어지면 저감할 수 있으므로, n채널형 전계효과 트랜지스터의 채널부분의 응력은 저감하고, 반대로, p채널형 전계효과 트랜지스터의 채널부분의 응력은 높은 압축응력으로 할 수 있다.
그 결과, n채널형, p채널형의 양쪽의 드레인전류가 향상할 수 있다는 효과를 얻을 수 있다. 이 때문에, 전체로서의 성능의 향상을 도모할 수 있다.
또, 이 제 6 실시예에 따르면, 레이아웃 변경만으로 해결되기 때문에, 종래의 제조공정을 그대로 이용할 수 있다고 하는 효과를 얻을 수 있다.
또, 게이트전극(15, 35)의 길이방향의 STI까지의 거리는 n채널형, p채널형의 양쪽 모두 STI에서 채널까지의 거리는 큰 것이 좋다. 보다 바람직하게는 p채널형 쪽이 n채널형보다 큰 것이 바람직하다.
또, 이 제 6 실시예의 반도체장치는 STI에서 채널까지의 거리가 n채널형과 p채널형에서 다른 것을 특징으로 하고 있지만, 제 6실시예 이외에도, 채널에 평행한 방향의 STI의 홈 폭이 n채널형 전계효과 트랜지스터측에서는 넓고, p채널형 전계효과 트랜지스터측에서는 좁게 함으로써 동일한 효과를 얻을 수 있다.
또한, 이 경우, 채널에 직각인방향의 STI의 홈 폭은 양 전계효과 트랜지스터 모두 넓은 것이 바람직하다.
이상과 같이, 본 발명의 제 6 실시예에 의해 양호하게 드레인전류를 증가 할 수 있다. 또, 본 발명의 제 6 실시예에 의해, 제조비용을 저하 가능한 반도체장치를 실현할 수 있다.
다음으로, 본 발명의 제 7 실시예를 도 26 및 도 27을 이용하여 설명한다.
도 26은 본 발명의 제 7 실시예인 반도체장치의 단면구조의 모식도이고, 도 27은 전계효과 트랜지스터의 채널부분의 응력의 사이드월막 응력의존성의 해석결과를 도시하는 그래프이다.
이 제 7 실시예와 제 1 실시예와의 치이는 n채널형 전계효과 트랜지스터측의 사이드월(16)의 막질이, p채널형 전계효과 트랜지스터측의 사이드월(36)의 막질과 다른 점이다.
구체적으로는 n채널형 전계효과 트랜지스터측의 사이드월(16)의 막응력이, p채널형 전계효과 트랜지스터측의 사이드월(36)보다도 인장응력측인 점, 즉, 사이드월(16)의 인장응력이 사이드월(36)의 인장응력보다 큰 점이다. 이들 사이드월(16, 36)의 주성분은 질화규소인 것이 바람직하고, 그 이외라도 상관없다.
또, 사이드월(16, 36)은 단층막인 것이 바람직하지만, 질화규소와 산화실리콘 등과의 적층구조이라도 상관없다. 또한, 제 1 실시예에 있어서는 응력제어막(19, 39)이 형성되어 있지만, 도 26에 도시한 제 7 실시예에 있어서는 응력제어막(19, 39)은 없어도 상관없다.
또한, 이 제 7 실시예는 n채널형 전계효과 트랜지스터, p채널형 전계효과 트랜지스터의 채널부분의 응력을 제어하는 수단으로서, 사이드월(16, 36)을 이용하는 것을 말한 것이다. 그 외의 부분에 대해서는 이 제 7 실시예 이외의 구조나 재료이라도 상관없다.
이하, 이 제 7 실시예의 반도체장치의 작용효과를 설명한다.
도 27에 도시한 해석결과는 사이드월막으로서 질화규소를 가정하여 얻은 결과이다. 도 27에서 사이드월의 막응력이 인장응력측이 됨에 따라, 채널부분의 응력도 인장응력측에 시프트하는 것을 안다.
이 제 7 실시예에 따르면, n채널형 전계효과 트랜지스터측의 사이드월(16)에는 막응력이 인장응력측의 막을 이용하고, p채널형 전계효과 트랜지스터측의 사이드월(36)에는 막응력이 n채널형의 막보다 압축응력측의 막을 이용함으로써, n채널형, p채널형 전계효과 트랜지스터의 양쪽의 드레인전류의 향상이 기대할 수 있다. 이 때문에 전체로서의 특성을 향상시킬 수가 있다.
또, 막응력의 차이는 막질(소밀)등에 의해서도 알 수 있고, 막이 치말한 막만큼 막응력은 압축측이 된다.
다음으로, 본 발명의 제 8 실시예를 도 28 및 도 29를 이용하여 설명한다.
도 28은 본 발명의 제 8 실시예인 반도체장치의 단면구조의 모식도이고, 도 29는 전계효과 트랜지스터의 채널부분의 응력의 사이드월 재료의존성의 해석결과를 도시하는 그래프이다.
이 제 8 실시예와 제 1 실시예와의 차이는 응력제어막(9)이, 제 1 실시예와 같이 n채널형 전계효과 트랜지스터측과 p채널형 전계효과 트랜지스터측에서 막응력의 차이를 갖지 않는다.
그리고, 이 제 8 실시예에 있어서는 응력제어막(9)의 막응력이 인장응력의 경우는 사이드월(16)의 평균적인 영계수는 사이드월(36)의 평균적인 영계수보다 크고, 예를 들면, 사이드월(16)은 주로 질화규소로 이루어지고, 사이드월(36)은 주로 산화실리콘으로 이루어진다.
한편, 응력제어막(9)의 막응력이 압축응력의 경우에는 사이드월(16)의 평균적인 영계수는 사이드월(36)의 평균적인 영계수보다 작고, 예를 들면, 사이드월(16)은 주로 산화실리콘으로 이루어지고, 사이드월(36)은 주로 질화규소로 이루어진다.
또한, 사이드월(16, 36)은 복수의 재료로부터 이루어지는 적층구조이라도 상관없다. 또, 이 제 8 실시예는 게이트전극이나 사이드월을 상면에서 덮는 막의 응력이 사이드월의 영계수(딱딱함)에 위해, 채널부분에 전달되는 현상이나 전달되지 않는 현상을 이용한 것이다.
따라서, 게이트전극이나 사이드월을 덮는 막이 중요이고, 응력제어막(9)은 없어도 상관없다. 다만, 층간절연막(3)의 응력이 사이드월(16, 36)에 작용하는 경우도 있으므로, 응력제어막(9)이 없는 경우이라도, 층간절연막(3)의 응력이 인장응력일 때는 사이드월(16)의 영계수를 사이드월(36)의 영계수보다 크게 하고, 층간절연막(3)의 응력이 압축응력일 때에는 사이드월(16)의 영계수를 사이드월(36)의 영계수볼다 작게 된다.
또한, 이 제 8 실시예는 n채널형, p채널형 전계효과 트랜지스터의 채널부분의 응력을 제어하는 수단으로서, 사이드월(16, 36)을 이용하고, 또한 게이트전극이 나 사이드월을 상면에서 덮는 막을 이용하는 것을 말한 것이다. 이 때문에, 그 외의 부분에 대해서는 이 제 8 실시예 이외의 구조나 재료이라도 상관없다.
다음으로, 이 제 8 실시예인 반도체장치의 작용효과를 설명한다.
도 29는 채널부의 응력의 사이드월 재료의존성의 해석결과를 도시하는 그래프이다. 다만, 이 도 29에 도시되는 결과는 사이드월 재료로서, 영계수가 낮은 재료에는 산화실리콘, 영계수가 높은 재료에는 질화규소를 가정해서 계산하여 얻은 결과이다.
도 29에 도시하는 것과 같이, 사이드월 재료가 산화실리콘의 경우와 질화규소의 경우에서 비교하면, 응력제어막(9)이 인장응력의 경우는 질화규소의 경우 쪽이 인장응력측에 크게 되고, 응력제어막(9)이 압축응력의 경우는 산화실리콘 쪽이 인장응력측에 크게 된다.
이 제 8 실시예에 따르면, 응력제어막(9)이 인장응력의 경우에는 n채널형 전계효과 트랜지스터의 사이드월(16)에는 질화규소가 이용되고, p채널형 전계효과 트랜지스터의 사이드월(36)에는 산화실리콘이 이용된다.
상기 서술과는 반대로, 응력제어막(9)이 압축응력의 경우에는 n채널형 전계효과 트랜지스터의 사이드월(16)에는 질화규소가 이용되고, p채널형 전계효과 트랜지스터의 사이드월(36)에는 질화규소가 이용된다.
따라서, n채널형, p채널형 전계효과 트랜지스터의 양쪽 드레인전류의 향상이 기대할 수 있다. 이 때문에, 전체로서의 특성을 향상시킬 수 있다.
또한, 막의 영계수는 미소 밀어넣는 실험 등에 의해서도 측정할 수가 있다.
다음으로, 본 발명의 제 9 실시예을 도 30을 이용하여 설명한다.
도 30은 본 발명의 제 9 실시예인 반도체장치의 단면구조의 모식도이다.
이 제 11 실시예는 응력제어막(19)의 막응력이 인장응력이고, 응력제어막(39)의 막응력이 압축응력일 경우에 사이드월(16)의 막응력이 인장응력, 사이드월(36)의 막응력이 압축응력이 될 조합인 것을 특징으로 하고 있다.
또한, 응력제어막(19, 39)은 주로 질화규소로부터 이루어지는 막인 것이 바람직하지만, 그 이외이라도 상관없다.
또, 사이드월(16, 36)은 주로 질화규소로부터 이루어지는 막인 것이 바람직하지만, 산화실리콘 등과의 적층구조나, 그 이외의 재료이라도 상관없다.
또한, 이 제 9 실시예는 n채널형, p채널형 전계효과 트랜지스터의 채널부분의 응력을 제어하는 수단으로서, 응력제어막(19, 39) 및 사이드월(16, 36)을 이용하는 예이다. 이 때문에, 이 외의 부분에 대해서는 이 제 9 실시예 이외의 구조나 재료이라도 상관없다.
다음으로, 이 제 9 실시예인 반도체장치의 작용효과를 설명한다.
본 발명의 제 9 실시예에 따르면, 제 1 실시예에 대해 설명한 바와 같이, 응력제어막(19)은 인장응력, 응력제어막(39)은 압축응력인 것으로서, n채널형, p채널형 전계효과 트랜지스터의 양쪽 드레인전류를 향상할 수가 있다.
또한, 이 제 9 실시예에 따르면, 제 8 실시예에 대해 설명한 바와 같이, 사이드월을 영계수가 높은 재료, 예를 들면 질화규소로 하는 것에 따라, n채널형, p채널형 전계효과 트랜지스터의 양쪽 드레인전류를 보다 향상할 수 있다.
또, 이 제 9 실시예에 따르면, 제 7 실시예에 대해 설명한 바와 같이, 사이드월(16)은 인장응력, 사이드월(36)은 압축응력으로 함에 따라, 한층 더, n채널형, p채널형 전계효과 트랜지스터의 양쪽 드레인전류를 향상할 수 있다.
또, 응력제어막(19)과 사이드월(16)과는 동일한 성막조건으로 성막할 수 있고, 또한 응력제어막(39)과 사이드월(36)과도 동일한 성막조건으로 성막할 수 있기 때문에 제조프로세스의 간략화를 도모할 수 있다는 효과를 얻을 수 있다.
또한, 상기 서술한 예에 대해서는 도 31의 예를 제외하고, 콘택트 플러그를 생략하여 도시했지만, n채널형 전계효과 트랜지스터측에 형성되는 콘택트 플러그의 형상과, p채널형 전계효과 트랜지스터측에 형성되는 콘택트 플러그의 형상을 바꿈으로써, n채널형과 p채널형에서 적용하는 응력을 변화시킬 수도 있다.
다음으로, 본 발명의 제 10 실시예를 도 2와, 도 32에서 도 35를 이용하여 설명한다. 본 실시예는 제 2 실시예에 있어서, 응력제어막(9)이 인장응력의 막응력을 가질 경우에 대해서의 채널에 직작방향도 고려한 실제의 디바이스회로 적용예이다. 도 2는 n채널형 및 p채널형 전계효과 트랜지스터의 드레인전류의 응력의존성의 실험결과를 도시하는 도, 도 32는 본 발명을 적용한 2NAND회로를 도시하는 전기회로도, 도 33, 34는 본 발명의 반도체장치의 평면 레이아웃의 모식도(도 33)는 도 34의 일부분(X로 도시한 테두리내 근방)을 확대한 모식도), 도 35는 도 33의 평면레이아웃의 A에서 D까지의 단면구조를 도시한 모식도이다.
본 발명을 적용한 전기회로는 도 32에 도시하는 것과 같이, 2개의 p채널형 전계효과 트랜지스터(P1, P2)와, 2개의 n채널형 전계효과 트랜지스터(N1, N2)로부 터 이루어지는 2NAND회로이다. 이들의 트랜지스터(N1, N2, P1, P2)는 각각, 도 33에 도시하는 트랜지스터(N1, N2, P1, P2)에 대응한다.
하나의 2NAND회로는 도 33에 있어서, 게이트전극(FG)을 공유하는 p채널형 전계효과 트랜지스터(P1)와 n채널형 전계효과 트랜지스터(N2), 그리고 동일하게 P2와 N1과 각각의 트랜지스터의 전기적인 접속을 도모하기 위한, 콘택트 플러그(CONT)나 배선(ML)에 의해 구성된다. 여기서, 상기 p채널형 전계효과 트랜지스터(P1, P2)는 하나의 액티브(ACT1)상에, n채널형 전계효과 트랜지스터(N1, N2)는 하나의 액티브(ACT2)상에 형성된다.
본 실시예의 반도체장치는 2NAND회로를 복수개, 연속하여 늘어놓은 반복패턴이다. 즉, 도 34에 도시하는 것과 같이, p채널형 전계효과 트랜지스터(P1, P2)와, n채널형 전계효과 트랜지스터(N1, N2)를 복수개 반복해서 늘어놓은 n채널형 전계효과 트랜지스터가 연속한 영역(NM)과, p채널형 전계효과 트랜지스터가 연속한 영역(PM)에 의해 구성된다.
여기서, 본 실시예에 있어서는 제 2 실시예에 말한 응력제어막이 인장응력의 막응력이고, n채널형, p채널형 전계효과 트랜지스터의 형성부분 각각에 도 33, 34에 도시하는 평면패턴으로 형성된다. 즉, 회로 레이아웃 전면을 피복하는 응력제어막 가운데, p채널형 전계효과 트랜지스터의 드레인전류가 흐르는 방향의 응력제어막이, p채널형 전계효과 트랜지스터의 액티브에 끼워진 필드상에 있어서 불연속이 되어 있는 것을 특징으로 하고 있다.(응력제어막(209)은 도 33에 도시하는 트랜지스터회로에 있어서, p채널형 전계효과 트랜지스터의 액티브에 끼워진 필드상 이외 의 부분, 트랜지스터의 게이트전극 길이방향이나, n채널형 전계효과 트랜지스터의 연속방향에는 응력제어막은 다른 소자상까지 연속하여 형성된다.)
이것을 거시적으로 보면, 도 34와 같이, p채널형 전계효과 트랜지스터가 다수 형성되는 영역(PM)에 있어서, 응력제어막(209)에는 슬릿(막이 불연속으로 되어 있는 부분)이 형성되어 있다.
도 33의 평면 레이아웃도에 있어서의 단면구조(A ~ D)에 대해서의 모식도를 도 35에 도시한다. 제 2 실시예와 동일하게, 본 실시예의 반도체장치는 실리콘 기판(201)의 주면에 형성한 n채널형 전계효과 트랜지스터(210)와, p채널형 전계효과 트랜지스터(230)와, 그들의 트랜지스터의 상면에 형성된 응력제어막(209)으로 구성된다.
n채널형 전계효과 트랜지스터는 p형웰(211)에 형성된 n형의 소스ㆍ드레인(212, 213)과, 게이트절연막(214), 게이트전극(215)에서 구성되고, 게이트전극(215)의 상면, 및 소스ㆍ드레인(212, 213)의 상면에는 규소화합물(217, 218)이 형성된다. 또, p채널형 전계효과 트랜지스터는 n형웰(231)에 형성된 p형소스ㆍ드레인(232, 233)과, 게이트절연막(34), 게이트전극(35)으로 구성되고, 게이트전극(235)의 상면, 및 소스ㆍ드레인(232, 233)의 상면에는 규소화합물(237, 238)이 형성된다. 또, 게이트절연막(214, 234)과 게이트전극(215, 235), 규소화합물(217, 218, 237, 238)의 측벽에는 사이드월(216, 236)이 형성된다. 이들의 트랜지스터는 천구소자분리(202)에 의해, 다른 트랜지스터와의 절연이 이루어진다.
n채널형, p채널형 전계효과 트랜지스터의 상면에는 응력제어막(209)이 형성 되고, 또한 그 상면에는 콘택트 플러그(207)에 의해 전기적인 접속을 이룬 배선(223)과 층간절연막(203)이 형성된다.
응력제어막(209)은 그 막응력이 인장응력이 되는 제 1 실시예에서 말한 재료나 성막방법이 이용되고, p채널형 전계효과 트랜지스터의 소스ㆍ드레인을 가로지르는 단면(도 34의 A-B단면, 도 35(A))에 있어서는 천구소자분리에 있어서 불연속으로 형성되고, 천구소자분리, 예를 들면 202(a)를 끼워서 인접하는 트랜지스터끼리로 응력제어막이 불연속이 된다. 한편, n채널형 전계효과 트랜지스터를 가로지르는 단면(도 34의 C-D단면, 도 35(C))에 있어서는 인접하는 트랜지스터끼리로 응력제어막은 연속이 된다. 즉, 천구소자분리 상, 예를 들면, 202(d), 202(e)상에서 응력제어막은 연속이다.
또, 도 34의 B-C단면이나, 도 35(B)에 도시하는 것과 같이, n채널형, p채널형 전계효과 트랜지스터의 게이트전극 길이방향의 천구소자분리상, 예를 들면 202(c)상에도 응력제어막(209)은 형성되고, 게이트전극 길이방향의 트랜지스터상, 혹은 다른 소자상의 응력제어막과 연속이 된다.
또한, 본 실시예에 도시한 2NAND회로는 본 발명을 실제의 전기회로 레이아웃에 적용한 예중 하나이다. 평면 레이아웃은 본 실시예 이외의 것이라도 상관없고, 적용하는 전기회로는 예를 들면, AND회로, NOR회로, OR회로, 입출력버퍼회로이라도 상관없다. 또, 응력제어막 이외의 구조나 재료, 제조방법에 대해서는 본 실시예 이외이라도 상관없다.
이하, 본 실시예의 작용효과에 대하여 설명한다. 제 2 실시예에서 말한 바와 같이, 전계효과 트랜지스터의 채널부분의 응력은 응력제어막(9)의 영역의 넓이에 의해 제어할 수 있다. 제 2 실시예의 도 14는 주로, 채널에 평행방향의 응력을 n채널형, p채널형 전계효과 트랜지스터로 적정화하는 것이다.
그런데, 도 2에 도시한 바와 같이, n채널형, p채널형 전계효과 트랜지스터의 드레인전류는 채널에 평행방향의 응력뿐만 아니라, 채널에 직각방향의 응력에 의해서도 크게 변화하고, 채널에 직각방향의 인장응력 100MPA당, n채널형 전계효과 트랜지스터는 약 2%증가, p채널형 전계효과 트랜지스터는 약 7% 감소한다.
실제의 디바이스회로에 있어서는 막은 평면적으로 형성되기 때문에, 트랜지스터의 채널부분에는 2축의 응력, 즉, 채널에 평행방향과 직각방향의 응력이 작용한다. 막응력이 인장응력인 응력제어막을 회로 전면에 한결같이 성막한 경우에는 트랜지스터의 채널부분에는 평행방향, 직각방향 모두, 인장응력이 작용된다.
n채널형 전계효과 트랜지스터에 대해서는 채널에 평행, 직각방향 모두 인장응력은 드레인전류를 증가시키게 되므로, 특성의 향상을 기대할 수 있다.
그런데, p채널형 전계효과 트랜지스터는 채널에 평행방향의 인장응력은 드레인전류를 감소시키므로써, 이 인장응력을 감소시킬 필요가 있다. 그러나, 채널에 직각방향에 대해서는 드레인전류를 증가시킬 수 있으므로, 이것을 유효하게 활용하고 싶다.
그래서, 본 발명예의 반도체장치에 따르면, 회로 전면에 피복한 응력제어막 가운데, p채널형 전계효과 트랜지스터의 채널에 평행방향에 대해, 응력제어막을 제거함으로써, p채널형 전계효과 트랜지스터의 채널에 평행방향의 인장응력을 저감시 킬 수가 있다. 그 이외의 방향, n채널형 전계효과 트랜지스터의 채널에 평행방향이나, n채널형, p채널형 전계효과 트랜지스터의 채널에 직각방향에 대해서는 인장응력을 작용시킬 수 있다.
따라서, n채널형, p채널형 전계효과 트랜지스터 모두, 채널면내의 2축방향의 응력제어가 이루어지기 때문에, n채널형, p채널형 모두 드레인전류가 증가할 수 있다는 효과를 얻을 수 있다.
그런데, 응력제어막의 재료로서는 제 1 실시예로 질화규소를 하나의 예로 들었다. 이것에 의해, 응력제어막은 주로 산화실리콘으로부터 이루어지는 층간절연막에 콘택트홀을 열기 위한, 자기 정합 콘택트용의 막으로서도 이용할 수 있다.
본 실시예의 반도체장치는 p채널형 전계효과 트랜지스터의 액티브에 끼워진 필드영역상에만 응력제어막을 제거하고 있다. 즉, p채널형 전계효과 트랜지스터의 소스ㆍ드레인에 콘택트 플러그를 접속하는 부분에 대해서는 응력제어막을 형성하고 있으므로, 이것을 자기 정합 콘택트용의 막으로서 이용할 수 있다는 효과를 얻을 수 있다.
또, 본 실시예에 말한 응력제어막의 가공은 자기 정합 콘택트홀의 형성과 같은 공정으로 행할 수 있으므로, 마스크는 가기 정합 콘택트와 공유할 수 있다. 즉, 응력제어막(209)을 한결같이 성막한 후, 자기 정합 콘택트홀 형성프로세스와 동시에, 응력제어막 가공프로세스(천구소자분리(202c나 202b)상의 응력제어막의 제거)를 행할 수 있다. 그 후의 가공은 종래의 자기 정합 콘택트를 행하는 프로세스를 계속하면 된다. 이와 같이, 본 실시예에 따르면, 종래의 프로세스를 마스크 레이아 웃을 변경만 하면, 사용할 수 있으므로, 제조비용가 우수한 반도체장치를 얻을 수 있다는 효과를 얻을 수 있다.
또한, p채널형 전계효과 트랜지스터의 채널에 평행방향에 주는 인장응력은 가능한 한 작은 편이 좋다. 따라서, p채널형 전계효과 트랜지스터측의 응력제어막은 콘택트홀 형성영역, 즉, 자기 정합 콘택트로서 이용하는 부분에만 형성되는 것이 바람직하다.
또한, 응력제어막의 슬릿의 부분은 반드시 완전히 막이 없는 상태일 필요는 없다. 약간, 얇은 막이 형성되어 있어도 상관없다.
또, 다른 형태로서는 제 1의 p채널형 전계효과 트랜지스터와 상기 제 1의 p채널형 전계효과 트랜지스터에 이웃하는 제 2의 p채널형 전계효과 트랜지스터와의 사이에 위치하는 영역(예를 들면 필드영역) 및 상기 제 1의 p채널형 전계효과 트랜지스터와 상기 제 1의 p채널형 전계효과 트랜지스터에 대응하는 제 1의 n채널형 전계효과 트랜지스터와의 사이에 위치하는 영역(예를 들면 필드영역)에 상기 제 1의 p채널형 전계효과 반도체의 위에 형성되는 상기 응력제어막의 두께보다 얇은 상기 응력제어막이 형성되거나, 혹은 상기 응력제어막을 비설치로 할 수도 있다.
혹은 제 1의 p채널형 전계효과 트랜지스터와 상기 제 1의 p채널형 전계효과 트랜지스터에 인접하는 제 2의 p채널형 전계효과 트랜지스터와의 사이에 위치하는 영역(예를 들면 필드영역) 및 상기 제 1의 p채널형 전계효과 트랜지스터에 대응하는 제 1의 n채널형 전계효과 트랜지스터와 상기 제 1의 n채널형 전계효과 트랜지스터에 인접하여 상기 제 2의 p채널형 전계효과 트랜지스터에 대응하는 제 2의 n채널 형 전계효과 트랜지스터와의 사이의 영역(예를 들면 필드영역)에는 상기 제 1의 n채널형 전계효과 트랜지스터상에 형성되는 상기 응력완화층보다 얇은 두께의 상기 응력완화층이 형성되거나, 혹은 상기 응력완화층을 비설치로 하는 것도 생각된다.
상기 제 1의 p채널형 전계효과 트랜지스터와 상기 제 1의 p채널형 전계효과 트랜지스터에 대응하는 제 1의 n채널형 전계효과 트랜지스터와의 사이에 위치하는 영역(예를 들면 필드영역)에 상기 제 1의 p채널형 전계효과 반도체의 위에 형성되는 상기 응력제어막의 두께보다 얇은 상기 응력제어막이 형성되거나, 혹은 상기 응력제어막을 비설치로 할 수도 있다.
또한, 그 때에 맞추어, 상기 제 1의 p채널형 전계효과 트랜지스터에 대응하는 제 1의 n채널형 전계효과 트랜지스터에 배치된 액티브영역의 주위에 형성되는 필드영역에 위치하는 상기 응력제어막의 두께보다도 얇거나, 비설치로 되도록 되어 있어도 좋다.
다음으로, 본 발명의 제 11 실시예를 도 2와, 도 36에서 도 38(A), 38(B), 38(C)을 이용하여 설명한다. 본 실시예는 제 2 실시예에 있어서, 응력제어막(9)이 압축응력의 막응력을 가질 경우에 대한 채널에 직각방향의 응력까지 고려한 실제의 디바이스회로 적용예이다. 도 2는 n채널형 및 p채널형 전계효과 트랜지스터의 드레인전류의 응력의존성의 실험결과를 도시하는 도, 도 36, 37은 본 발명의 반도체장치의 평면 레이아웃의 모식도(도 36은 도 37의 일부분(X로 도시한 테두리내 근방)을 확대한 모식도), 도 38(A), 38(B), 38(C)은 도 36의 평면 레이아웃의 A에서 D까지의 단면구조를 도시한 모식도이다.
본 실시예와 제 10 실시예와의 차이는 응력제어막(209)의 막응력이 압축응력이라는 점과, 응력제어막(209)이 형성하는 영역이 다르다는 점이다.
즉, 본 실시예의 반도체장치는 도 36이나 도 37의 평면 레이아웃 모식도, 또, 도 38(A), 38(B), 38(C)의 단면구조 모식도에 도시하는 것과 같이, 회로 레이아웃 전면을 피복하는 응력제어막 가운데, p채널형 전계효과 트랜지스터의 액티브에 인접하는, 드레인전류에 직각방향의 필드영역(천구소자분리)상에 n채널형 전계효과 트랜지스터의 액티브영역을 둘러싸는 필드영역상에서, 막형성되어 있지 않는 것을 특징으로 하고 있다.(응력제어막(209)은 p채널형 전계효과 트랜지스터의 반복방향(채널에 평행방향)에는 이웃하는 소자상까지 연속해서 형성되고, n채널형 전계효과 트랜지스터측은 응력제어막의 형성은 액티브상뿐인 것을 특징으로 하고 있다.)
또한, 응력제어막 이외의 트랜지스터나, 배선(ML), 콘택트 플러그(CONT)의 배치에 대해서는 제 10 실시예에 말한 것과 동일하다.
이하, 본 실시예의 작용효과에 대하여 설명한다. 제 10 실시예의 경우와는 반대로 응력제어막이 압축응력의 경우에는 채널부분에는 채널에 직각, 평행방향에 압축측의 응력이 발생한다. 제 2 실시예의 도 14에서 설명한 바와 같이 채널에 평행방향에 대해서는 n채널형 전계효과 트랜지스터측은 불연속으로, p채널형 전계효과 트랜지스터측은 연속으로 응력제어막(209)을 형성하면 좋다.
한편, 채널에 직각방향에 대해서는 압축응력에 의해, n채널형, p채널형 전계효과 트랜지스터 모두, 드레인전류는 감소해버린다.
그런데, 제 10 실시예에서 말한 바와 같이, 응력제어막(209)은 콘택트 플러그(CONT), 207을 만들기 위한 자기 정합 콘택트용의 막으로서도 이용할 수 있다.
그래서, 본 실시예의 반도체장치는 p채널형 전계효과 트랜지스터의 채널에 평행방향은 도 38(A)과 같이, 응력제어막(209)은 천구소자분리상, 예를 들면 202(f), 202(g)상에도 형성하고, 인접하는 트랜지스터상의 응력제어막과 연속시키므로써, 보다 채널부분에 작용하는 응력제어막의 영역을 넓게 잡고 있다. 한편, 채널에 직각방향은 도 38(B)과 같이, 응력제어막(209)은 천구소자분리(202h)상에는 형성하지 않고, 채널에 직각방향에 작용하는 응력제어막의 영역을 최소한에 그치고 있다. 따라서, p채널형 전계효과 트랜지스터의 채널부분에는 채널에 평행방향에는 압축방향의 응력을 작용시키고, 직각방향에 대해서는 압축응력의 작용을 억제하게 되므로, 그 결과, 드레인전류가 증가할 수 있다는 효과를 얻을 수 있다.
n채널형 전계효과 트랜지스터에 대해서는 압축응력의 응력제어막은 드레인전류를 감소시킬 방향에 작용함으로, 응력제어막(209)은 형성하지 않아도 좋다.
다만, 응력제어막을 자기 정합 콘택트용의 막으로서도 이용할 경우에는 본 실시예와 같이, 응력제어막(209)을 n채널형 전계효과 트랜지스터측에도 형성한다. 이 때, 응력제어막의 형성영역은 콘택트 플러그(CONT), 207을 만드는데 필요한 부분만 형성하면 좋고, 도 38(C)에 도시한 바와 같이, 천구소자분리상, 예를 들면 202(i), 202(j)상에는 형성하지 않는 것이 바람직하다. 보다 바람직하게는 하나의 액티브상에 형성된 2개의 트랜지스터(N1, N2)의 콘택트 플러그(CONT), 207이 형성되지 않는 측의 확산층, 예를 들면 212(a)상의 응력제어막이나, 사이드월, 예를 들 면 216(b)에 인접하는 응력제어막에 대해서는 형성하지 않는 것이 바람직하다. 이상에 의해, n채널형 전계효과 트랜지스터측에 형성한 응력제어막(209)은 드레인전류의 감소를 최저한으로 억제하면서, 자기 정합 콘택트용의 막으로서 이용할 수 있다는 효과를 얻을 수 있다. 또한, n채널형 전계효과 트랜지스터측의 응력제어막의 막두께는 제 1 실시예에서 말한 바와 같이, 얇은 것이 좋다.
또, 본 실시예의 반도체장치는 제 10 실시예와 동일하게, 응력제어막의 가공은, 자기 정합 콘택트홀의 형성과 같은 공정으로 행할 수 있으므로, 마스크는 자기 정합 콘택트와 공유할 수 있다. 따라서, 제조비용에 우수한 반도체장치를 얻을 수 있다는 효과를 얻을 수 있다.
또한, 본 실시예의 반도체장치는 채널에 직각방향의 응력까지 제어할 방법을 실제의 2NAND회로를 이용하여 설명한 실시예중 하나이다. 적용하는 회로에 대해서는 본 실시예에 한정되는 것이 아니다.
다음으로 본 발명의 제 12 실시예를 도 35(A)와, 도 39에서 도 43을 이용하여 설명한다. 본 실시예는 제 10 실시예의 제조방법을 제 10 실시예의 대표적인 단면구조인 도 35(A)를 이용하여 설명한 것이다. 도 11 실시예에 대해서도 동일한 방법으로 제조할 수 있다.
본 실시예의 제조방법은 이하와 같다.
(1) 실리콘기판(201)상에 전계효과 트랜지스터(230), 규소화합물(218, 217) 등을 형성하고, 응력제어막(209)을 상면 전면에 형성한다.(도 39)
(2) 응력제어막(209)의 상면에 응력제어막(209)을 가공할 마스크(204)를 형 성한다. 마스크 패턴은 응력제어를 위한 가공과 콘택트 플러그(207)형성을 위한 가공의 양쪽을 겸하도록 한다.(도 40)
(3) 응력제어막(209)을 에칭에 의해 가공한다.(도 41)
(4) 층간절연막(203)을 형성하고, 콘택트 플러그(207)의 형성부분에만 구멍을 연다.(도 42)
(5) 콘택트 플러그(207)를 형성한다.(도 43)
(6) 상층의 배선(223), 층간절연막(220)등을 형성한다.(도 35A)
본 실시예에 따르면, 응력제어막(209)의 응력제어의 가공프로세스와, 콘택트 플러그형성을 위한 자기 정합 콘택트의 프로세스가 같은 마스크를 이용하여, 동시에 행할 수가 있다. 따라서, 제조비용에 우수한 신뢰성이 높은 반도체장치를 얻을 수 있다는 효과를 얻을 수 있다.
또한, 본 실시예에 도시한 제조방법은 제 10 실시예를 제조하는 방법하는 방법의 일례에 지나지 않다. 제 10 실시예, 및 제 11 실시예의 제조방법은 본 실시예 이외이라도 상관없다.
n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서, n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터의 드레인전류 특성을 향상하고, 산업상의 이용가능한 우수한 반도체장치를 실현할 수 있다.

Claims (17)

  1. 기판상에 형성된 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서,
    상기 각 트랜지스터는 게이트전극을 내포하고, 소스ㆍ드레인의 영역에 인접하는 위치까지 연장된 절연막을 구비하고, 상기 절연막은 질화규소를 주성분으로 하고, 상기 n채널형 전계효과 트랜지스터의 상기 절연막의 막두께와 상기 p채널형 전계효과 트랜지스터의 상기 절연막의 막두께와는 상이하고,
    상기 절연막이 인장응력의 경우에는 상기 n채널형 전계효과 트랜지스터의 상기 절연막의 두께보다 상기 p채널형 전계효과 트랜지스터의 상기 절연막의 두께가 얇고, 상기 절연막이 압축응력의 경우에는 상기 p채널형 전계효과 트랜지스터의 상기 절연막의 두께보다 상기 n채널형 전계효과 트랜지스터의 상기 절연막의 두께가 얇은 것을 특징으로 하는 반도체장치.
  2. 청구항 1에 있어서,
    상기 절연막은 질화규소를 주성분으로 하고, 이 절연막의 소스ㆍ드레인영역에 인접하여 연장되는 부분의 면적은 상기 n채널형 전계효과 트랜지스터의 상기 절연막과 상기 p채널형 전계효과 트랜지스터의 상기 절연막에서 상이한 것을 특징으로 하는 반도체장치.
  3. 기판상에 형성된 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서,
    상기 트랜지스터에는 소스 혹은 드레인영역에 규소화합물 영역이 형성되고, 상기 n채널형 전계효과 트랜지스터의 규소화합물 영역의 막두께는 상기 p채널형 전 계효과 트랜지스터의 규소화합물 영역의 막두께보다 두꺼운 것을 특징으로 하는 반도체장치.
  4. 청구항 3에 있어서,
    상기 규소화합물 영역의 주성분은 코발트 규소화합물(COSi 2) 혹은 티탄 규소화합물(TiSi 2), 혹은 니켈 규소화합물인 것을 특징으로 하는 반도체장치.
  5. 기판상에 형성된 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서,
    상기 n채널형 전계효과 트랜지스터의 게이트전극은 상기 p채널형 전계효과 트랜지스터의 게이트전극보다 큰 압축막응력을 갖는 것을 특징으로 하는 반도체장치.
  6. 기판상에 형성된 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서,
    상기 n채널형 전계효과 트랜지스터의 상기 게이트전극에 포함되는 불순물은 상기 실리콘기판의 주평면의 수직방향에 농도구배를 가지고, 상기 p채널형 전계효과 트랜지스터의 상기 게이트전극에 포함되는 불순물은 상기 실리콘기판의 주평면의 수직방향에는 측정한계내에 있어서 농도구배를 가지지 않거나, 혹은 n채널형 전 계효과 트랜지스터의 상기 게이트전극에 있어서의 농도구배보다 적은 구배를 갖는 것을 특징으로 하는 반도체장치.
  7. 삭제
  8. 기판상에 형성된 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터와, 인접하는 트랜지스터소자를 전기적으로 분리하는 소자분리수단을 갖는 반도체장치에 있어서,
    상기 n채널형 전계효과 트랜지스터의 채널부분과 상기 소자분리수단과의 거리는 상기 p채널형 전계효과 트랜지스터의 채널부분과 상기 소자분리수단과의 거리보다 큰 것을 특징으로 하는 반도체장치.
  9. 삭제
  10. 청구항 1에 있어서,
    상기 절연막은 질화규소를 주성분으로 하고, 상기 n채널형 전계효과 트랜지스터의 상기 절연막의 에칭레이트와, 상기 p채널형 전계효과 트랜지스터의 상기 절연막의 에칭레이트와는 다른 것을 특징으로 하는 반도체장치.
  11. 기판상에 형성된 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 갖는 반도체장치의 제조방법에 있어서,
    상기 기판상에 소자분리구조를 형성하는 공정과,
    상기 소자분리구조에 의해 분리된 영역에 n채널형 전계효과 트랜지스터의 게이트전극 및 p채널형 전계효과 트랜지스터의 게이트전극을 형성하는 공정과,
    상기 게이트전극 위에 게이트전극을 덮는 절연층을 형성하는 공정과,
    상기 n채널형 전계효과 트랜지스터의 채널부에 상기 p채널형 전계효과 트랜지스터의 채널부보다 소스와 드레인을 연락하는 방향에 인장응력을 잔류시키는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 기판상에 형성된 n채널형 전계효과 트랜지스터와, p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서,
    상기 각 트랜지스터의 게이트전극을 내포하고, 소스ㆍ드레인영역에 인접하는 영역까지 연장된 절연막의 막응력이 인장응력의 경우에는 게이트전극의 길이방향의 측면에 인접하는 절연막의 영율이 n채널형 전계효과 트랜지스터보다 p채널형 전계효과 트랜지스터 쪽이 작고,
    상기 각 트랜지스터의 게이트전극을 내포하고, 소스ㆍ드레인영역에 인접하는 영역까지 연장된 절연막의 막응력이 압축응력의 경우에는 게이트전극의 길이방향의 측면에 인접하는 절연막의 영율이 n채널형 전계효과 트랜지스터보다 p채널형 전계효과 트랜지스터 쪽이 큰 것을 특징으로 하는 반도체장치.
  13. 청구항 12에 있어서,
    게이트전극의 길이방향의 측면에 인접하는 절연막의 영율이 큰 절연막의 재질은 질화규소를 주성분으로 하고, 영율이 작은 절연막의 재질은 산화실리콘을 주성분으로 하는 것을 특징으로 하는 반도체장치.
  14. 기판상에 형성된 n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서,
    상기 n채널형 전계효과 트랜지스터와 상기 p채널형 전계효과 트랜지스터를 복수 갖고,
    상기 n채널형 전계효과 트랜지스터와 상기 p채널형 전계효과 트랜지스터의 상부에는 인장응력을 갖는 절연막이 형성되고,
    제 1의 p채널형 전계효과 트랜지스터와 상기 제 1의 p채널형 전계효과 트랜지스터에 이웃하는 제 2의 p채널형 전계효과 트랜지스터와의 사이에 위치하는 영역에 상기 제 1 혹은 제 2의 p채널형 전계효과 트랜지스터상에 형성되는 상기 절연막의 두께보다 얇은 상기 절연막이 형성되거나, 혹은 상기 절연막을 비설치로 하는 것을 특징으로 하는 반도체장치.
  15. 기판상에 형성된 n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서,
    상기 n채널형 전계효과 트랜지스터와 상기 p채널형 전계효과 트랜지스터를 복수 갖고, 상기 n채널형 전계효과 트랜지스터와 상기 p채널형 전계효과 트랜지스터의 상부에는 인장응력을 갖는 절연막이 형성되고,
    제 1의 p채널형 전계효과 트랜지스터와 상기 제 1의 p채널형 전계효과 트랜지스터에 이웃하는 제 2의 p채널형 전계효과 트랜지스터와의 사이에 위치하는 영역에는 상기 제 1의 p채널형 전계효과 트랜지스터에 대응하는 제 1의 n채널형 전계효과 트랜지스터와 상기 제 2의 p채널형 전계효과 트랜지스터에 대응하는 상기 제 2의 n채널형 전계효과 트랜지스터와의 사이에 위치하는 영역에 형성되는 상기 절연막보다 얇은 상기 절연막이 형성되거나, 혹은 상기 절연막을 비설치로 하는 것을 특징으로 하는 반도체장치.
  16. 기판상에 형성된 n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터를 갖는 반도체장치에 있어서,
    상기 n채널형 전계효과 트랜지스터와 상기 p채널형 전계효과 트랜지스터를 복수 갖고,
    상기 n채널형 전계효과 트랜지스터와 상기 p채널형 전계효과 트랜지스터의 상부에는 압축응력을 갖는 절연막이 형성되고,
    상기 제 1의 p채널형 전계효과 트랜지스터에 대응하는 제 1의 n채널형 전계효과 트랜지스터와 상기 제 2의 p채널형 전계효과 트랜지스터에 대응하는 제 2의 n채널형 전계효과 트랜지스터와의 사이에 위치하는 영역에는 제 1의 p채널형 전계효과 트랜지스터와 상기 제 1의 p채널형 전계효과 트랜지스터에 이웃하는 제 2의 p채널형 전계효과 트랜지스터와의 사이에 위치하는 영역에 형성되는 상기 절연막보다 얇은 상기 절연막이 형성되거나, 혹은 상기 절연막을 비설치로 하는 것을 특징으로 하는 반도체장치.
  17. 삭제
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