JP5285287B2

JP5285287B2 - 半導体装置の製造方法

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Publication number: JP5285287B2
Application number: JP2008023049A
Authority: JP
Inventors: 文悟田中
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2008-02-01
Filing date: 2008-02-01
Publication date: 2013-09-11
Anticipated expiration: 2028-02-01
Also published as: JP2009187973A

Description

この発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造を有する半導体装置の製造方法に関する。

従来から、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のオン電流の増大を図るために、ＭＯＳＦＥＴが形成された半導体基板上に、いわゆる高ストレス窒化膜を形成し、ＭＯＳＦＥＴのチャネル領域に応力を加える技術が知られている。
ＮＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥＴ）とＰＭＯＳＦＥＴ（ＰチャネルＭＯＳＦＥＴ）とでは、オン電流の増大のためにチャネル領域に加えるべき応力の種類が異なる。すなわち、ＮＭＯＳＦＥＴでは、チャネル領域に引張り応力を加え、チャネル領域における電子の移動度を向上させることにより、オン電流の増大を図ることができる。一方、ＰＭＯＳＦＥＴでは、チャネル領域に圧縮応力を加え、チャネル領域における正孔の移動度を向上させることにより、オン電流の増大を図ることができる。

そこで、半導体基板上にＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴが混載される構成において、ＮＭＯＳＦＥＴが形成されている領域上に引張り応力膜を選択的に形成し、ＰＭＯＳＦＥＴが形成されている領域上に圧縮応力膜を選択的に形成することにより、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのオン電流の増大を図ることが提案されている。
図５Ａ〜５Ｆは、前記提案に係る半導体装置の製造方法を工程順に示す模式的な断面図である。

図５Ａに示すように、図示しない半導体基板上に積層されたＮ型の半導体層１０２の表層部には、ＳｉＯ_２（酸化シリコン）からなる素子分離部１０５が形成されている。この素子分離部１０５によって、ＰＭＯＳ形成領域１０３とＮＭＯＳ形成領域１０４とは、絶縁分離されている。
ＰＭＯＳ形成領域１０３には、ゲート電極１１６、ソース領域１１３およびドレイン領域１１４を有するＰＭＯＳＦＥＴが形成されている。ゲート電極１１６と半導体層１０２との間には、ゲート絶縁膜１１５が介在されており、ゲート電極１１６およびゲート絶縁膜１１５の周囲には、サイドウォール１１７が形成されている。

ＮＭＯＳ形成領域１０４には、ゲート電極１１０、ソース領域１０７およびドレイン領域１０８を有するＮＭＯＳＦＥＴが形成されている。ゲート電極１１０と半導体層１０２との間には、ゲート絶縁膜１０９が介在されており、ゲート電極１１０およびゲート絶縁膜１０９の周囲には、サイドウォール１１１が形成されている。
まず、図５Ｂに示すように、ＣＶＤ法（Cgemical Vapor Deposition：化学的気相成長）により、半導体層１０２上の全域に、引張り応力膜１１８が形成される。ＮＭＯＳ形成領域１０４では、引張り応力膜１１８は、半導体層１０２、ゲート電極１１０およびサイドウォール１１１を連続的に被覆する。また、ＰＭＯＳ形成領域１０３では、引張り応力膜１１８は、半導体層１０２、ゲート電極１１６およびサイドウォール１１７を連続的に被覆する。

その後、図５Ｃに示すように、ＮＭＯＳ形成領域１０４における引張り応力膜１１８上に、レジスト膜１１９が形成される。このレジスト膜１１９をマスクとして、引張り応力膜１１８がドライエッチングされることにより、ＰＭＯＳ形成領域１０３から引張り応力膜１１８が除去される。引張り応力膜１１８のエッチング後、レジスト膜１１９は除去される。

次いで、図５Ｄに示すように、ＣＶＤ法により、半導体層１０２上の全域に、圧縮応力膜１２２が形成される。ＮＭＯＳ形成領域１０４では、圧縮応力膜１２２は、引張り応力膜１１８を被覆する。また、ＰＭＯＳ形成領域１０３では、圧縮応力膜１２２は、半導体層１０２、ゲート電極１１６およびサイドウォール１１７を連続的に被覆する。
その後、図５Ｅに示すように、ＰＭＯＳ形成領域１０３における圧縮応力膜１２２上に、レジスト膜１２３が選択的に形成される。このレジスト膜１２３をマスクとして圧縮応力膜１２２がドライエッチングされることにより、ＮＭＯＳ形成領域１０４上から圧縮応力膜１２２が除去される。

そして、圧縮応力膜１２２のエッチング後に、レジスト膜１２３が除去される。その結果、図５Ｆに示すように、ＮＭＯＳ形成領域１０４における半導体層１０２およびゲート電極１１０上に、ＮＭＯＳＦＥＴのチャネル領域１０６に引張り応力を付与するための引張り応力膜１１８が形成され、ＰＭＯＳ形成領域１０３における半導体層１０２およびゲート電極１１６上に、ＰＭＯＳＦＥＴのチャネル領域１１２に圧縮応力を付与するための圧縮応力膜１２２が形成された構成が得られる。
特開２００３−６００７６号公報

高ストレス窒化膜（引張り応力膜１１８および圧縮応力膜１２２）の選択的な除去は、ドライエッチングにより達成される。そのため、ＰＭＯＳ形成領域１０３上から引張り応力膜１１８を除去する工程（図５Ｃ参照）において、サイドウォール１１７の側面に、ドライエッチングに起因する引張り応力膜１１８のエッチング残り１２１が生じたり、素子分離部１０５にその表面から半導体基板側に向かって凹む凹部１２０が形成されたりすることがあった。

たとえば、引張り応力膜１１８のエッチング時間が、引張り応力膜１１８における素子分離部１０５上に形成された部分を除去することができ、素子分離部１０５に凹部１２０が形成されないような時間に設定されると、図５Ｃ中に破線で示すように、サイドウォール１１７の側面に沿って、引張り応力膜１１８のエッチング残り１２１が生じる。このエッチング残り１２１が存在すると、その後にＰＭＯＳ形成領域１０３における半導体層１０２およびゲート電極１１６上に圧縮応力膜１２２が形成されても、ＰＭＯＳＦＥＴのチャネル領域１１２に圧縮応力膜１２２による圧縮応力が加わりにくくなる。そのため、ＰＭＯＳ形成領域１０３上に形成される圧縮応力膜１２２によるＰＭＯＳＦＥＴのオン電流の増加が抑制される。

一方、サイドウォール１１７の側面に沿ってエッチング残り１２１が生じないように、引張り応力膜１１８のエッチング時間が長く設定されると、素子分離部１０５にまでエッチングが進行し、素子分離部１０５にその表面から半導体基板側に向かって凹む凹部１２０が形成されるおそれがある。素子分離部１０５に大きな凹部１２０が形成されると、ソース領域１１３（ドレイン領域１１４）に接続されるプラグと半導体層１０２との間が電気的に導通し、いわゆるジャンクションリークが生じる。

また、引張り応力膜１１８と圧縮応力膜１２２とは、ＳｉＮからなる。そのため、引張り応力膜１１８上から圧縮応力膜１２２を選択的に除去する工程（図５Ｅ参照）において、圧縮応力膜１２２と引張り応力膜１１８との間でエッチング選択比を得ることができない。そのため、引張り応力膜１１８をエッチングすることなく、圧縮応力膜１２２のみを選択的に除去するようなエッチング時間の設定が困難であるという問題があった。

そこで、本発明の目的は、素子分離部への凹部の形成やエッチング残りなどの問題を生じることなく、ＮＭＯＳ形成領域およびＰＭＯＳ形成領域にそれぞれ引張り応力膜および圧縮応力膜を選択的に形成することができる、半導体装置の製造方法を提供することである。

前記の目的を達成するための請求項１および２記載の発明は、半導体層に、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離するための素子分離部を形成する工程と、前記半導体層上に、前記ＮＭＯＳ形成領域を選択的に露出させる第１開口を有する第１マスクを形成する工程と、前記第１マスク上および前記半導体層における前記第１開口から露出する部分上に、前記ＮＭＯＳトランジスタのチャネル領域に引張り応力を付与するための引張り応力膜を形成する工程と、前記引張り応力膜の形成後、前記第１マスクを、前記引張り応力膜における前記第１マスク上に形成された部分とともに前記半導体層上から除去する工程と、前記半導体層上に、前記ＰＭＯＳ形成領域を選択的に露出させる第２開口を有する第２マスクを形成する工程と、前記第２マスク上および前記半導体層における前記第２開口から露出する部分上に、前記ＰＭＯＳトランジスタのチャネル領域に圧縮応力を付与するための圧縮応力膜を形成する工程と、前記圧縮応力膜の形成後、前記第２マスクを、前記圧縮応力膜における前記第２マスク上に形成された部分とともに前記半導体層上から除去する工程とを含む、半導体装置の製造方法である。

この製造方法によれば、半導体層にＮＭＯＳ形成領域とＰＭＯＳ形成領域とを絶縁分離するための素子分離部が形成される。そして、半導体層上に、ＮＭＯＳ形成領域を選択的に露出させる第１開口を有する第１マスクが形成され、この第１マスク上および半導体層における第１開口から露出する部分上に、ＮＭＯＳ形成領域に形成されるＮＭＯＳトランジスタのチャネル領域に引張り応力を付与するための引張り応力膜が形成される。その後、第１マスクが、引張り応力膜における第１マスク上に形成された部分とともに除去される。また、半導体層上に、ＰＭＯＳ形成領域を選択的に露出させる第２開口を有する第２マスクが形成され、この第２マスク上および半導体層における第２開口から露出する部分上に、ＰＭＯＳ形成領域に形成されるＰＭＯＳトランジスタのチャネル領域に圧縮応力を付与するための圧縮応力膜が形成される。その後、第２マスクが、圧縮応力膜における第２マスク上に形成された部分とともに除去される。

これにより、ＮＭＯＳ形成領域上には、ＮＭＯＳトランジスタのチャネル領域に引張り応力を付与するための引張り応力膜が形成され、ＰＭＯＳ形成領域上には、ＰＭＯＳトランジスタのチャネル領域に圧縮応力を付与するための圧縮応力膜が形成される。また、引張り応力膜および圧縮応力膜を選択的に除去するために、ドライエッチング技術を用いないので、素子分離部への凹部の形成やエッチング残り、エッチング選択比の問題を生じることなく、ＮＭＯＳ形成領域およびＰＭＯＳ形成領域からそれぞれ圧縮応力膜および引張り応力膜を選択的に除去することができる。その結果、素子分離部への凹部の形成やエッチング残りなどの問題を生じることなく、ＮＭＯＳ形成領域およびＰＭＯＳ形成領域にそれぞれ引張り応力膜および圧縮応力膜を選択的に形成することができる。

また、第２開口の周縁は、請求項１に記載のように、素子分離部上において、第１開口の周縁の位置に対してＰＭＯＳ形成領域側に間隔を空けた位置に配置されていてもよいし、請求項２に記載のように、第１開口の周縁の位置に対してＮＭＯＳ形成領域側に間隔を空けた位置に配置されていてもよい。
第２開口の周縁が、素子分離部上において、第１開口の周縁に対してＰＭＯＳ形成領域側に間隔を空けた位置に配置される場合には、第１開口から露出する半導体層上に形成される引張り応力膜と第２開口から露出する半導体層上に形成される圧縮応力膜とは、素子分離部上において、それらの周縁が互いに離間して形成される。そのため、引張り応力膜における素子分離部上に形成される部分の面積（引張り応力膜の素子分離部との接触面積）および圧縮応力膜における素子分離部上に形成される部分の面積（圧縮応力膜の素子分離部との接触面積）が小さい。これにより、素子分離部に加えられる引張り応力および圧縮応力の大きさを低減することができる。その結果、素子分離部の周囲の半導体層に局所的な応力の集中が生じることを防止でき、その応力の集中に起因する結晶欠陥の発生を防止することができる。

また、請求項１に記載の方法により、半導体層と、前記半導体層に形成され、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離するための素子分離部と、前記半導体層上に、前記ＮＭＯＳ形成領域を被覆するように形成されて、その周縁が前記素子分離部上に配置され、前記ＮＭＯＳトランジスタのチャネル領域に引張り応力を付与するための引張り応力膜と、前記半導体層上に、前記ＰＭＯＳ形成領域を被覆するように形成されて、その周縁が前記素子分離部上において前記引張り応力膜の周縁と間隔を空けて配置され、前記ＰＭＯＳトランジスタのチャネル領域に圧縮応力を付与するための圧縮応力膜とを含む、半導体装置を製造することができる。

この構成によれば、半導体層には、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離するための素子分離部が形成されている。ＮＭＯＳ形成領域上には、ＮＭＯＳトランジスタのチャネル領域に引張り応力を付与するための引張り応力膜が形成されている。引張り応力膜は、その周縁が素子分離部上に配置されている。また、ＰＭＯＳ形成領域上には、ＰＭＯＳトランジスタのチャネル領域に圧縮応力を付与するための圧縮応力膜が形成されている。圧縮応力膜は、その周縁が素子分離部上において引張り応力膜の周縁と間隔を空けて配置されている。

これにより、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの各チャネル領域に適した応力を加えることができる。また、引張り応力膜と圧縮応力膜とは、素子分離部上においてそれらの周縁が互いに離間して形成されている。そのため、引張り応力膜における素子分離部上に形成される部分の面積（引張り応力膜の素子分離部との接触面積）および圧縮応力膜における素子分離部上に形成される部分の面積（圧縮応力膜の素子分離部との接触面積）が小さい。これにより、素子分離部に加えられる引張り応力および圧縮応力の大きさを低減することができる。その結果、素子分離部の周囲の半導体層に局所的な応力の集中が生じることを防止でき、その応力の集中に起因する結晶欠陥の発生を防止することができる。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
半導体装置１は、プレーナ型のＰＭＯＳＦＥＴ２およびＮＭＯＳＦＥＴ３を含むＣＭＯＳ構造を有している。
半導体装置１において、図示しない半導体基板上には、Ｐ⁻型の半導体層４が積層されている。

半導体層４の表層部には、素子分離部５が形成されている。素子分離部５は、ＰＭＯＳＦＥＴ２が形成されるＰＭＯＳ形成領域６とＮＭＯＳＦＥＴ３が形成されるＮＭＯＳ形成領域７とをそれぞれ矩形状に取り囲んでいる。そして、素子分離部５は、半導体層４の表面から比較的浅く掘り下がった溝（たとえば、深さ０．２〜０．５μｍのシャロートレンチ）に、ＳｉＯ_２などの絶縁体を埋設した構造を有している。この素子分離部５によって、ＰＭＯＳ形成領域６とＮＭＯＳ形成領域７とは、絶縁分離されている。

ＮＭＯＳ形成領域７には、半導体層４の表層部に、Ｐ型ウェル８が形成されている。このＰ型ウェル８の表層部（ＮＭＯＳ形成領域７における半導体層４の表層部）には、チャネル領域９を挟んで、Ｎ^＋型のソース領域１０およびドレイン領域１１が形成されている。
チャネル領域９上には、ＳｉＯ_２からなるゲート絶縁膜１２が形成されている。ゲート絶縁膜１２上には、ポリシリコンからなるゲート電極１３が形成されている。ゲート電極１３の周囲には、サイドウォール１４が形成されており、このサイドウォール１４によって、ゲート絶縁膜１２およびゲート電極１３の側面が取り囲まれている。

ＰＭＯＳ形成領域６には、半導体層４の表層部に、Ｎ型ウェル１５が形成されている。このＮ型ウェル１５の表層部（ＰＭＯＳ形成領域６における半導体層４の表層部）には、チャネル領域１６を挟んで、Ｐ^＋型のソース領域１７およびドレイン領域１８が形成されている。
チャネル領域１６上には、ＳｉＯ_２からなるゲート絶縁膜１９が形成されている。ゲート絶縁膜１９上には、ポリシリコンからなるゲート電極２０が形成されている。ゲート電極２０の周囲には、サイドウォール２１が形成されており、このサイドウォール２１によって、ゲート絶縁膜１９およびゲート電極２０の側面が取り囲まれている。

ＮＭＯＳ形成領域７において、半導体層４、素子分離部５およびゲート電極１３上には、その外側から内側へ向かう方向の引張り応力が蓄積された引張り応力膜２３が形成されている。引張り応力膜２３は、半導体層４、ゲート電極１３およびサイドウォール１４上を連続的に被覆しており、引張り応力膜２３の周縁は、素子分離部５上に配置されている。一方、ＰＭＯＳ形成領域６において、半導体層４、素子分離部５およびゲート電極２０上には、ＳｉＮからなり、その内側から外側へ向かう方向の圧縮応力が蓄積された圧縮応力膜２２が形成されている。圧縮応力膜２２は、半導体層４、ゲート電極２０およびサイドウォール２１上を連続的に被覆しており、圧縮応力膜２２の周縁は、素子分離部５上に配置されている。素子分離部５上において、引張り応力膜２３の周縁と圧縮応力膜２２の周縁とは、互いに離間して設けられている。

素子分離部５、引張り応力膜２３および圧縮応力膜２２上には、ＳｉＯ_２からなる層間絶縁膜２４が形成されている。
以上のように、半導体層４には、ＮＭＯＳＦＥＴ３が形成されるＮＭＯＳ形成領域７とＰＭＯＳＦＥＴ２が形成されるＰＭＯＳ形成領域６とを絶縁分離するための素子分離部５が形成されている。ＮＭＯＳ形成領域７上には、ＮＭＯＳＦＥＴ３のチャネル領域９に引張り応力を付与するための引張り応力膜２３が形成されている。引張り応力膜２３は、その周縁が素子分離部５上に配置されている。また、ＰＭＯＳ形成領域６上には、ＰＭＯＳＦＥＴ２のチャネル領域１６に圧縮応力を付与するための圧縮応力膜２２が形成されている。圧縮応力膜２２は、その周縁が素子分離部５上において引張り応力膜２３の周縁と間隔を空けて配置されている。

これにより、ＮＭＯＳＦＥＴ３およびＰＭＯＳＦＥＴ２の各チャネル領域９，１６に適した応力を加えることができる。また、引張り応力膜２３と圧縮応力膜２２とは、素子分離部５上においてそれらの周縁が互いに離間して形成されている。そのため、引張り応力膜２３における素子分離部５上に形成される部分の面積（引張り応力膜２３の素子分離部５との接触面積）および圧縮応力膜２２における素子分離部５上に形成される部分の面積（圧縮応力膜２２の素子分離部５との接触面積）が小さい。これにより、素子分離部５に加えられる引張り応力および圧縮応力の大きさを低減することができる。その結果、素子分離部５の周囲の半導体層４に局所的な応力の集中が生じることを防止でき、その応力の集中に起因する結晶欠陥の発生を防止することができる。

図２Ａ〜２Ｉは、半導体装置１の製造方法を工程順に示す図解的な断面図である。
まず、反応性イオンエッチングにより、半導体層４の表層部に、素子分離部５に対応する溝が形成される。その後、ＨＤＰ−ＣＶＤ（High Density Plasma-Chemical Vapor Deposition：高密度プラズマ化学的気相成長）法により、半導体層４上に、ＳｉＯ_２膜（図示せず）が各溝を埋め尽くす厚さに堆積される。そして、ＳｉＯ_２膜における各溝外にはみ出た部分が選択的に除去され、各溝上にのみＳｉＯ_２膜が残されることにより、図２Ａに示すように、素子分離部５が形成される。ＳｉＯ_２膜の選択的な除去は、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により達成することができる。

その後、熱酸化法により、半導体層４上に、ＳｉＯ_２膜（図示せず）が形成される。次いで、ＣＶＤ法により、ＳｉＯ_２膜上に、ポリシリコン層（図示せず）が形成される。そして、これらのＳｉＯ_２膜およびポリシリコン層が、公知のフォトリソグラフィ技術およびエッチング技術によって選択的に除去されることにより、図２Ｂに示すように、ＮＭＯＳ形成領域７にゲート絶縁膜１２およびゲート電極１３が形成されるとともに、ＰＭＯＳ形成領域６にゲート絶縁膜１９およびゲート電極２０が形成される。

次いで、図２Ｃに示すように、減圧ＣＶＤ法により、半導体層４、ゲート電極１３およびゲート電極２０上に、ＳｉＮからなる窒化膜２５が形成される。
その後、図２Ｄに示すように、窒化膜２５が、ゲート電極１３およびゲート電極２０の上面が露出するまでエッチバックされることにより、ゲート絶縁膜１２およびゲート電極１３の周囲にサイドウォール１４が形成されるとともに、ゲート絶縁膜１９およびゲート電極２０の周囲にサイドウォール２１が形成される。

その後、図２Ｅに示すように、半導体層４および素子分離部５上に、ＮＭＯＳ形成領域７を選択的に露出させる第１開口２８を有する第１マスク２６が形成される。この第１マスク２６の第１開口２８を介して、半導体層４の表層部にＮ型の不純物が注入される。
次いで、ＣＶＤ法により、図２Ｆに示すように、第１マスク２６上、半導体層４における第１開口２８から露出する部分上、素子分離部５における第１開口２８から露出する部分上およびゲート電極１３上に、引張り応力膜２３が形成される。その後、第１マスク２６が、引張り応力膜２３における第１マスク２６上に形成された部分とともに除去される。

次に、図２Ｇに示すように、半導体層４、素子分離部５および引張り応力膜２３上に、ＰＭＯＳ形成領域６を選択的に露出させる第２開口２９を有する第２マスク２７が形成される。第２開口２９の周縁は、素子分離部５上において、引張り応力膜２３の周縁の位置（図２Ｅに示す第１マスク２６の第１開口２８の周縁の位置）に対して、ＰＭＯＳ形成領域６側に間隔を空けた位置に配置される。この第２マスク２７の第２開口２９を介して、半導体層４の表層部にＰ型の不純物が注入される。

次いで、ＣＶＤ法により、図２Ｈに示すように、第２マスク２７上、半導体層４における第２開口２９から露出する部分上、素子分離部５における第２開口２９から露出する部分上およびゲート電極２０上に、圧縮応力膜２２が形成される。その後、第２マスク２７が、圧縮応力膜２２における第２マスク２７上に形成された部分とともに除去される。
その後、アニール処理が行われる。これにより、図２Ｉに示すように、ＰＭＯＳ形成領域６における半導体層４の表層部に、ソース領域１７およびドレイン領域１８が形成される。また、ＮＭＯＳ形成領域７における半導体層４の表層部に、ソース領域１０およびドレイン領域１１が形成される。

この後、ＣＶＤ法により、半導体層４、素子分離部５、圧縮応力膜２２および引張り応力膜２３上に、層間絶縁膜２４が積層される。これにより、図１に示す半導体装置１が得られる。
以上のように、半導体層４に、ＮＭＯＳ形成領域７とＰＭＯＳ形成領域６とを絶縁分離するための素子分離部５が形成される。そして、半導体層４上に、ＮＭＯＳ形成領域７を選択的に露出させる第１開口２８を有する第１マスク２６が形成され、この第１マスク２６上および半導体層４における第１開口２８から露出する部分上に、ＮＭＯＳ形成領域７に形成されるＮＭＯＳＦＥＴ３のチャネル領域９に引張り応力を付与するための引張り応力膜２３が形成される。その後、第１マスク２６が、引張り応力膜２３における第１マスク上に形成された部分とともに除去される。また、半導体層４上に、ＰＭＯＳ形成領域６を選択的に露出させる第２開口２９を有する第２マスク２７が形成され、この第２マスク２７上および半導体層４における第２開口２９から露出する部分上に、ＰＭＯＳ形成領域６に形成されるＰＭＯＳＦＥＴ２のチャネル領域１６に圧縮応力を付与するための圧縮応力膜２２が形成される。その後、第２マスク２７が、圧縮応力膜２２における第２マスク２７上に形成された部分とともに除去される。

これにより、ＮＭＯＳ形成領域７上には、ＮＭＯＳＦＥＴ３のチャネル領域９に引張り応力を付与するための引張り応力膜２３が形成され、ＰＭＯＳ形成領域６４上には、ＰＭＯＳＦＥＴ２のチャネル領域１６に圧縮応力を付与するための圧縮応力膜２２が形成される。また、引張り応力膜２３および圧縮応力膜２２を選択的に除去するために、ドライエッチング技術を用いないので、素子分離部５への凹部の形成やエッチング残り、エッチング選択比の問題を生じることなく、ＰＭＯＳ形成領域６から引張り応力膜２３を選択的に除去することができ、ＮＭＯＳ形成領域７およびＰＭＯＳ形成領域６からそれぞれ圧縮応力膜２２および引張り応力膜２３を選択的に除去することができる。その結果、素子分離部５への凹部の形成やエッチング残りなどの問題を生じることなく、ＰＭＯＳＦＥＴ２およびＮＭＯＳＦＥＴ３にそれぞれ圧縮応力膜２２および引張り応力膜２３を選択的に形成することができる。

図３は、本発明の他の実施形態に係る半導体装置の構造を示す図解的な断面図である。なお、図３において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
図１に示す半導体装置１では、引張り応力膜２３と圧縮応力膜２２とは、素子分離部５上においてそれらの周縁が互いに離間して形成されている。これに対して、図３に示す構造では、後述する引張り応力膜５２と圧縮応力膜５１とは、素子分離部５上においてそれらの周縁部が重なった状態に形成される。

具体的には、半導体装置５０では、ＰＭＯＳ形成領域６において、半導体層４、素子分離部５およびゲート電極２０上には、ＳｉＮからなり、その内側から外側へ向かう方向の圧縮応力が蓄積された圧縮応力膜５１が形成されている。圧縮応力膜５１は、半導体層４、ゲート電極２０およびサイドウォール２１上を連続的に被覆している。また、ＮＭＯＳ形成領域５７において、半導体層５４、素子分離部５５およびゲート電極６３上には、その外側から内側へ向かう方向の引張り応力が蓄積された引張り応力膜５２が形成されている。引張り応力膜５２は、半導体層５４、ゲート電極６３およびサイドウォール６４上を連続的に被覆している。また、素子分離部５５上において、圧縮応力膜５１は、その周縁部が引張り応力膜５２に乗り上げている。

圧縮応力膜５１および引張り応力膜５２上には、ＳｉＯ_２からなる層間絶縁膜７４が形成されている。
図４Ａ〜４Ｉは、半導体装置５０の製造方法を工程順に示す図解的な断面図である。なお、図４Ａ〜４Ｉにおいて、図２Ａ〜２Ｉに示す各部に対応する部分には、それらの各部と同一の参照符号を付している。

図４Ａ〜４Ｄに示す工程は、図２Ａ〜２Ｄと同一の工程である。これにより、半導体層４の表層部に素子分離部５が選択的に形成される。また、ＰＭＯＳ形成領域６にゲート絶縁膜１９、ゲート電極２０およびサイドウォール２１が形成され、ＮＭＯＳ形成領域７にゲート絶縁膜１２、ゲート電極１３およびサイドウォール１４が形成される。
その後、図４Ｅに示すように、半導体層４上に、ＮＭＯＳ形成領域７を選択的に露出させる第１開口２８を有する第１マスク２６が形成される。この第１マスク２６の第１開口２８を介して、半導体層４の表層部にＮ型の不純物が注入される。

次いで、ＣＶＤ法により、図４Ｆに示すように、第１マスク２６および第１開口２８から露出する領域上に、引張り応力膜５２が形成される。その後、第１マスク２６が、引張り応力膜５２における第１マスク２６上に形成された部分とともに除去される。
その後、図４Ｇに示すように、引張り応力膜５２上に、ＰＭＯＳ形成領域６を選択的に露出させる第２開口２９を有する第２マスク２７が形成される。第２開口２９の周縁は、素子分離部５上において、引張り応力膜５２の周縁の位置（図４Ｅに示す第１マスク２６の第１開口２８の周縁の位置）に対して、ＮＭＯＳ形成領域７側に間隔を空けた位置に配置される。これにより、素子分離部５上において、引張り応力膜５２の周縁部が第２開口２９を介して露出する。そして、この第２マスク２７の第２開口２９を介して、半導体層４の表層部にＰ型の不純物が注入される。

次いで、ＣＶＤ法により、図４Ｈに示すように、第２マスク２７および第２開口２９から露出する領域上に、圧縮応力膜５１が形成される。その後、第２マスク２７が、圧縮応力膜５１における第２マスク２７上に形成された部分とともに除去される。これにより、圧縮応力膜５１は、ＰＭＯＳ形成領域６上を覆い、素子分離部５上においてその周縁部が引張り応力膜５２上に乗り上げた状態に形成される。

その後、アニール処理が行われる。これにより、図４Ｉに示すように、ＮＭＯＳ形成領域７における半導体層４の表層部に、ソース領域１０およびドレイン領域１１が形成される。また、ＰＭＯＳ形成領域６における半導体層４の表層部に、ソース領域１７およびドレイン領域１８が形成される。
この後、半導体層４、圧縮応力膜５１および引張り応力膜５２上に、ＣＶＤ法により、層間絶縁膜２４が積層される。これにより、図３に示す半導体装置５０が得られる。

以上、本発明の２つの実施形態を説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、図２Ａ〜２Ｉに示す工程では、引張り応力膜２３が先に形成されていたが、圧縮応力膜２２が先に形成されてもよい。すなわち、図２Ｅに示す工程において、第１マスク２６に代えて、第２マスク２８が形成され、図２Ｆに示す工程において、引張り応力膜２３に代えて、圧縮応力膜２２が形成されてもよい。この場合、図２Ｇに示す工程において、第２マスク２８に代えて第１マスク２６が形成され、図２Ｈに示す工程において、圧縮応力膜２２に代えて、引張り応力膜２３が形成される。これにより、図１に示す半導体装置１を製造することができる。

また、図４Ａ〜４Ｉに示す工程では、引張り応力膜５２が先に形成されていたが、圧縮応力膜５１が先に形成されてもよい。すなわち、図４Ｅに示す工程において、第１マスク２６に代えて、第２マスク２８が形成され、図４Ｆに示す工程において、引張り応力膜５２に代えて、圧縮応力膜５１が形成されてもよい。この場合、図４Ｇに示す工程において、第２マスク２８に代えて第１マスク２６が形成され、図４Ｈに示す工程において、圧縮応力膜５１に代えて、引張り応力膜５２が形成される。これにより、素子分離部５上において、引張り応力膜５２の周縁部が圧縮応力膜５１上に乗り上げて形成される。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。図１に示す半導体装置の製造方法を説明するための図解的な断面図である。図２Ａの次の工程を示す図解的な断面図である。図２Ｂの次の工程を示す図解的な断面図である。図２Ｃの次の工程を示す図解的な断面図である。図２Ｄの次の工程を示す図解的な断面図である。図２Ｅの次の工程を示す図解的な断面図である。図２Ｆの次の工程を示す図解的な断面図である。図２Ｇの次の工程を示す図解的な断面図である。図２Ｈの次の工程を示す図解的な断面図である。本発明の他の実施形態に係る半導体装置の構造を示す図解的な断面図である。図３に示す半導体装置の製造方法を説明するための図解的な断面図である。図４Ａの次の工程を示す図解的な断面図である。図４Ｂの次の工程を示す図解的な断面図である。図４Ｃの次の工程を示す図解的な断面図である。図４Ｄの次の工程を示す図解的な断面図である。図４Ｅの次の工程を示す図解的な断面図である。図４Ｆの次の工程を示す図解的な断面図である。図４Ｇの次の工程を示す図解的な断面図である。図４Ｈの次の工程を示す図解的な断面図である。従来の半導体装置の製造方法を説明するための模式的な断面図である。図５Ａの次の工程を示す模式的な断面図である。図５Ｂの次の工程を示す模式的な断面図である。図５Ｃの次の工程を示す模式的な断面図である。図５Ｄの次の工程を示す模式的な断面図である。図５Ｅの次の工程を示す模式的な断面図である。

符号の説明

１半導体装置
２ＰＭＯＳＦＥＴ
３ＮＭＯＳＦＥＴ
４半導体層
５素子分離部
６ＰＭＯＳ形成領域
７ＮＭＯＳ形成領域
９チャネル領域
１６チャネル領域
２２圧縮応力膜
２３引張り応力膜
２６第１マスク
２７第２マスク
２８第１開口
２９第２開口
５０半導体装置
５１圧縮応力膜
５２引張り応力膜

Claims

半導体層に、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離するための素子分離部を形成する工程と、
前記半導体層上に、前記ＮＭＯＳ形成領域を選択的に露出させる第１開口を有する第１マスクを形成する工程と、
前記第１マスク上および前記半導体層における前記第１開口から露出する部分上に、前記ＮＭＯＳトランジスタのチャネル領域に引張り応力を付与するための引張り応力膜を形成する工程と、
前記引張り応力膜の形成後、前記第１マスクを、前記引張り応力膜における前記第１マスク上に形成された部分とともに前記半導体層上から除去する工程と、
前記半導体層上に、前記ＰＭＯＳ形成領域を選択的に露出させる第２開口を有する第２マスクを形成する工程と、
前記第２マスク上および前記半導体層における前記第２開口から露出する部分上に、前記ＰＭＯＳトランジスタのチャネル領域に圧縮応力を付与するための圧縮応力膜を形成する工程と、
前記圧縮応力膜の形成後、前記第２マスクを、前記圧縮応力膜における前記第２マスク上に形成された部分とともに前記半導体層上から除去する工程とを含み、
前記第２開口の周縁は、前記素子分離部上において、前記第１開口の周縁の位置に対して前記ＰＭＯＳ形成領域側に間隔を空けた位置に配置される、半導体装置の製造方法。
半導体層に、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離するための素子分離部を形成する工程と、
前記半導体層上に、前記ＮＭＯＳ形成領域を選択的に露出させる第１開口を有する第１マスクを形成する工程と、
前記第１マスク上および前記半導体層における前記第１開口から露出する部分上に、前記ＮＭＯＳトランジスタのチャネル領域に引張り応力を付与するための引張り応力膜を形成する工程と、
前記引張り応力膜の形成後、前記第１マスクを、前記引張り応力膜における前記第１マスク上に形成された部分とともに前記半導体層上から除去する工程と、
前記半導体層上に、前記ＰＭＯＳ形成領域を選択的に露出させる第２開口を有する第２マスクを形成する工程と、
前記第２マスク上および前記半導体層における前記第２開口から露出する部分上に、前記ＰＭＯＳトランジスタのチャネル領域に圧縮応力を付与するための圧縮応力膜を形成する工程と、
前記圧縮応力膜の形成後、前記第２マスクを、前記圧縮応力膜における前記第２マスク上に形成された部分とともに前記半導体層上から除去する工程とを含み、
前記第２開口の周縁は、前記素子分離部上において、前記第１開口の周縁の位置に対して前記ＮＭＯＳ形成領域側に間隔を空けた位置に配置される、半導体装置の製造方法。