JP2009206467A - 二重ceslプロセス - Google Patents
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Abstract
【解決手段】 二重CESL(コンタクトエッチストップ層)プロセスは、(1)その上に第一装置領域、第二装置領域、及び第一と第二装置領域の間のSTI(シャロートレンチ分離)領域を有する基板を提供する段階と、(2)基板にかける第一応力を有し、第二装置領域を覆わない第一応力付与膜を形成する段階と、(3)基板の上にかける第二応力を有し、第一装置領域を覆わない第二応力付与膜を形成する段階とを含む。第一応力付与膜と第二応力付与膜とのオーバーラップ境界は、STI領域の直上の方向に製作され、オーバーラップ境界は、第二装置領域のチャネル領域に横方向に第一応力を引き起こすことを目的として、第二装置領域の近傍に設けられる。
【選択図】 図1
【選択図】 図1
Description
本発明は一般に半導体装置を製作する方法に関し、特にNMOSとPMOSトランジスタのチャネルにひずみをつくる改良された二重CESL(コンタクトエッチストップ層)技術に関する。
数十年間、チップメーカーはMOS(金属酸化膜半導体)トランジスタを小型化することでその速度を上げている。半導体プロセスが65nmノードまたはそれ以上の45nmというVDSM(ベリーディープサブミクロン)時代に入ると、MOSトランジスタの駆動電流をいかに増強するかは重要な課題となっている。
装置の性能を改善するために結晶ひずみ技術が開発された。結晶ひずみ技術はCMOSトランジスタ製作分野において性能を向上させる手段としてますます魅力を増している。半導体結晶にひずみをつくることは結晶を通過する電荷の速度を変える。ひずみは、電子などの電荷がゲートチャネルのシリコン格子を通過することを容易にすることで、CMOSトランジスタの効能を向上させる。
一般に、シリコンの中のひずみは種々の方法で引き起こすことができる。例えば、ポリストレッサー(応力膜)またはCESL(コンタクトエッチストップ層)形式の薄膜で生成した応力とトランジスタを囲む構造を利用する方法(いわゆるプロセス誘起ひずみ)、またはシリコンより大きな結晶格子の上にシリコン最上層が成長するようなひずみのあるシリコンウェハーを利用する方法がある。大部分の最先端チップメーカーは製造工程に何らかの形でプロセス誘起応力を適用し、通常は引張窒化膜を用いてNMOS装置の性能を改善する。当技術分野で周知のように、引張応力は電子移動度を改善し、圧縮応力は正孔移動度を改善する。
二重CESL法はCMOS装置において応力を引き起こす方法のうち最有力候補のように見える。同方法によれば、トランジスタを形成した後に、PMOS領域に引張窒化膜を張り、マスクをかけてエッチングする。その後、NMOS領域に圧縮窒化膜を張り、マスクをかけてエッチングする。周知のように、NMOSトランジスタでは、チャネルと平行な方向の引張応力とウェハー表面と垂直な垂直方向の圧縮応力が好まれる。それに対して、PMOSトランジスタでは、電流と平行な方向の圧縮応力が好まれる。電流方向と垂直な面内方向の引張応力は理論的にはNMOSトランジスタとPMOSトランジスタに有利であるが、このような効果は従来の局部ひずみ技術では得られにくい。
当業界では常にトランジスタの性能をよくする方法に対する要望がある。
本発明の目的の一つは、装置の性能を向上させることを目的として、改良された二重CESLプロセスを提供することである。
特許請求の範囲に記載されている発明によれば、二重CESL(コンタクトエッチストップ層)プロセスは、(1)その上に第一装置領域、第二装置領域、及び第一装置領域と第二装置領域との間のSTI(シャロートレンチ分離)領域を有する基板を提供する段階と、(2)基板にかける第一応力を有し、第二装置領域を覆わない第一応力付与膜を形成する段階と、(3)基板かける第二応力を有し、第一装置領域を覆わない第二応力付与膜を形成する段階とを含む。第一応力付与膜と第二応力付与膜とのオーバーラップ境界は、STI領域の直上の方向に製作され、オーバーラップ境界は、第二装置領域のチャネル領域に横方向に第一応力を引き起こすことを目的として、第二装置領域の近傍に配置される。
他の態様からでは、本発明による二重CESLプロセスは、(1)その上に第一装置領域、第二装置領域、及び第一装置領域と第二装置領域との間のSTI領域を有する基板を提供する段階と、(2)基板にかける第一応力を有し、第二装置領域を覆わない第一応力付与膜を形成する段階と、(3)基板にかける第二応力を有し、第一装置領域を覆わない第二応力付与膜を形成する段階とを含む。前記第一装置領域、第二装置領域、及びSTI領域の上に、ゲート構造が覆い被さり、ゲート構造は、STI領域の上で、第一装置領域と第二装置領域のほぼ中点にコンタクト領域を含み、第一応力付与膜と第二応力付与膜とのオーバーラップ境界は、STI領域の直上の方向に製作され、オーバーラップ境界は、第二装置領域の近傍に配置され、コンタクト領域を重ならない。
かかる方法の特徴を詳述する目的で、具体的な実施例を挙げ、図を参照にして以下に説明する。
本発明は、引張CESLと圧縮CESLを用いてそれぞれNMOSとPMOSトランジスタチャネルにひずみをつくる改良された二重CESLプロセスに関する。本発明は主にPMOSの性能を向上させるために使える。ある側面から見れば、本発明はプロセスの複雑さとコストを増加せずにCESLプロセスに新しいルールを与える。
説明を明確にする目的で、後掲する方向に関する用語、チャネル長方向、平行方向、ソースからドレインへの方向、電流方向は、まとめて「縦方向」と称し、後掲する方向に関する用語、チャネル幅方向、電流方向と垂直な面内方向、ソースからドレインへの方向と垂直な面内方向、チャネル長方向と垂直な面内方向は、まとめて「横方向」と称する。
以下に図1−7を参照にして本発明による方法の好ましい実施例について詳しく説明する。
図1と図2を参照する。図1は、本発明の好ましい実施例によるCMOS装置のレイアウトの一部を示す平面図であり、図2は、図1に示す線I−I'、II−II'、及びIII−III'に沿った断面図である。図1と図2に示すように、半導体基板1が設けられ、該半導体基板1は、シリコン基板、ひずみ半導体、化合物半導体、SOI(シリコン・オン・インシュレータ)基板またはその他好適な半導体基板である。半導体基板1は、P型ウェル領域10とN型ウェル領域12を備える。STI(シャロートレンチ分離)領域14は、アクティブエリア100と隣接したアクティブエリア120を分離するものとして設けられている。
P型ウェル領域10とN型ウェル領域12の間のウェル境界16はSTI領域14の下方に位置する。ウェル境界16は通常、アクティブエリア100、120の間のSTI領域14の中点にもうけられる。P型ウェル領域10とN型ウェル領域12は従来の方法、例えばイオン注入と活性化アニールを付随させたマスキングプロセスで形成することができる。
NMOS装置20とPMOS装置22はそれぞれアクティブエリア100、120に形成されており、従来の方法で形成することができる。NMOS装置20とPMOS装置22はそれぞれ、ゲート誘電層202、222とゲート電極部分204、224を含んだゲート構造を有する。ゲート電極部分204、224はポリシリコンとシリサイドを含みうる。ゲート誘電層202、222は、酸化珪素、酸窒化珪素、窒化珪素、窒素ドープ酸化珪素、高K誘電体、またはその組み合わせで形成しうる。高K誘電体は金属酸化物、金属珪酸塩、金属窒化物、遷移金属酸化物、遷移金属珪酸塩、金属アルミネート、遷移金属窒化物、またはその組み合わせを含みうる。
ゲート誘電層202、222は従来のプロセス、例えば、熱酸化法、窒化法、スパッタ成膜、化学蒸着法で形成しうる。ゲート誘電層202、222の物理的な厚さは5〜100Åの範囲にありうる。ゲート電極部分204、224はドープポリシリコン、ポリシリコン・ゲルマニウム、金属、金属シリサイド、金属窒化物、または導電金属酸化物で形成しうる。好ましい実施例では、ゲート電極はドープシリコンで形成される。
複合酸化物/窒化物材料からなるスペーサー206、226は、1枚またはそれ以上のシリコン酸化層、シリコン窒化層及び/またはシリコン酸窒化層を堆積し、薄層の一部をウェットエッチングまたはドライエッチングして除去することで、NMOSとPMOSゲートの側壁の両側に形成される。スペーサーは、後に形成されるLDDドープ領域をゲート構造から隔てるものとして、ゲート構造に隣接するように先に形成されるオフセットライナー(例えば、酸化物。図示せず)を含んでもよいことを理解するものとする。
そのほか、イオン注入ソース及びドレイン(S/D)領域208、228は、例えば、スペーサー206、226の形成後に基板に形成される。保護酸化層(図示せず)がS/D領域208、228の活性化アニールの前に表面に形成され、後にサリサイド形成プロセスの前に除去されてもよい。更に、自己整合シリサイドもしくはサリサイド(図示せず)がS/D領域208、228とゲート電極の上部の上に形成されてもよい。
図1で最もよく見られるように、本発明の好ましい実施例によれば、NMOS装置20のゲート構造とPMOS装置22のゲート構造は、アクティブエリア100、120の間のSTI領域14を越えて設けられた接続ゲート部分300を通して相互に電気的に接続される。本発明の好ましい実施例によれば、接続ゲート部分300は更に、アクティブエリア100、120のほぼ中点にある横方向に伸びるコンタクト領域302を含む。コンタクトプラグ304(寸法は、例えば、60nm×60nm)はコンタクト領域302に直接形成されている。ウェル境界16は通常、コンタクト領域302の直下を通過する。当然のことながら、コンタクト領域302とコンタクトプラグ304は他の実施例では省略してもよい。
図3を参照する。T−CESL(引張コンタクトエッチストップ層)30はNMOSとPMOS装置領域の上に形成され、それぞれNMOS装置20とPMOS装置22を覆っている。望ましくは、T−CESL30は約500MPa〜約10GPaの引張応力を有するが、これに限らない。T−CESL30は酸化珪素、窒化珪素、酸窒化珪素、またはその組み合わせで形成しうるが、PECVD(プラズマ化学気相成長)混合周波数プロセスを通して窒化珪素で形成することがより望ましい。
図4を参照する。T−CESL30を従来の方法でPMOS領域にマスキングしてから、エッチングして除去する。例えば、従来のリソグラフィープロセスを実行して、T−CESL30にパターン化フォトレジスト層(図示せず)を形成する。パターン化フォトレジスト層はNMOS領域を被覆しながらPMOS領域を露出させる。その後、ドライエッチングプロセスを実行して、露出したT−CESL30をPMOS領域からエッチングして除去する。ドライエッチングプロセスの実行後、残存のフォトレジスト層を剥離する。注意すべきは、T−CESL30の先端31は、アクティブエリア120の近傍にあり、ウェル境界16と整列しないように意図的にされることである。また、T−CESL30の先端31はコンタクト領域302と重ならない。
図5を参照する。圧縮コンタクトエッチストップ層(C−CESL)40はNMOSとPMOS装置領域の上に設けられている。C−CESL40はT−CESL30の上に覆い被さっている。C−CESL40は酸化珪素、窒化珪素、酸窒化珪素、またはその組み合わせで形成しうるが、PECVD窒化物で形成されることがより望ましい。望ましくは、C−CESL40は厚さ300Å〜800Åであって、400Å〜700Åはより望ましい。
図6を参照する。同じく、C−CESL40を従来の方法でNMOS領域にマスキングしてから、エッチングして除去する。例えば、従来のリソグラフィープロセスを実行して、C−CESL40にパターン化フォトレジスト層(図示せず)を形成する。パターン化フォトレジスト層はPMOS領域を被覆しながらNMOS領域を露出させる。その後、ドライエッチングプロセスを実行して、露出したC−CESL40をNMOS領域からエッチングして除去する。その後、残存のフォトレジスト層を剥離する。C−CESL40の一部はT−CESL30の上表面に伸びて、T−CESL30とC−CESL40の間にオーバーラップ境界60を形成する。オーバーラップ境界60は、ウェル境界16と整列しないように意図的にされる。
図7及び図6を参照する。本発明の好ましい実施例によれば、PMOSチャネル領域に横方向に引張応力を引き起こすことを目的として、オーバーラップ境界60はアクティブエリア120の近傍に設けられる。したがって、PMOS駆動電流は増強される。他の実施例では、オーバーラップ境界60をSTI領域14とアクティブエリア120との間の境界70と整列することもできる。望ましくは、オーバーラップ境界60と境界70との間隔sは、アクティブエリア100、120の間隔wの1/4より小さいかまたはそれに等しい(s≦1/4w)。なお、図7で最もよく見られるように、オーバーラップ境界60はウェル境界16と整列しないように意図的にされており、コンタクト領域302と重ならないので、コンタクトホールの形成時に起こりうるコンタクトエッチングの問題を回避できる。
以上は本発明に好ましい実施例であって、本発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、本発明の精神の下においてなされ、本発明に対して均等の効果を有するものは、いずれも本発明の特許請求の範囲に属するものとする。
添付図示は本発明に関してより一層理解を与えるために収録され、本明細書に組み込まれてその一部を構成する。図示は本発明の実施例を図解し、前掲記述とともに本発明の原理を説明する。
Claims (19)
- 二重コンタクトエッチストップ層(二重CESL)プロセスであって、
その上に第一装置領域、第二装置領域、及び前記第一装置領域と第二装置領域との間のシャロートレンチ分離(STI)領域を有する基板を提供する段階と、
前記基板にかける第一応力を有し、前記第二装置領域を覆わない第一応力付与膜を形成する段階と、
前記基板にかける第二応力を有し、前記第一装置領域を覆わない第二応力付与膜を形成する段階と、
を含み、
前記第一応力付与膜と前記第二応力付与膜とのオーバーラップ境界は、前記STI領域の直上の方向に製作され、
前記オーバーラップ境界は、前記第二装置領域のチャネル領域に横方向に前記第一応力を引き起こすことを目的として、前記第二装置領域の近傍に配置される、二重CESLプロセス。 - 前記STI領域の下にウェル境界が位置し、
前記オーバーラップ境界は、前記ウェル境界と整列しない、請求項1に記載の二重CESLプロセス。 - 前記オーバーラップ境界と、前記STIと前記第二装置領域の境界との間隔sは、前記第一装置領域と前記第二装置領域との間隔wの1/4より小さいかまたはそれに等しい(s≦1/4w)、請求項1に記載の二重CESLプロセス。
- 前記第一装置領域はNMOS装置領域であり、
前記第二装置領域はPMOS装置領域である、請求項1に記載の二重CESLプロセス。 - 前記第一応力付与膜は、引張コンタクトエッチストップ層(T−CESL)である、請求項1に記載の二重CESLプロセス。
- 前記第一応力付与膜は、酸化珪素、窒化珪素、酸窒化珪素、またはその組み合わせでつくられる、請求項5に記載の二重CESLプロセス。
- 前記第二応力付与膜は、圧縮コンタクトエッチストップ層(C−CESL)である、請求項1に記載の二重CESLプロセス。
- 前記第二応力付与膜は、酸化珪素、窒化珪素、酸窒化珪素、またはその組み合わせでつくられる、請求項7に記載の二重CESLプロセス。
- 前記第一応力は、引張応力である、請求項1に記載の二重CESLプロセス。
- 前記横方向は、チャネル幅方向である、請求項1に記載の二重CESLプロセス。
- 二重コンタクトエッチストップ層(二重CESL)プロセスであって、
その上に第一装置領域、第二装置領域、及び前記第一装置領域と前記第二装置領域とのの間のシャロートレンチ分離(STI)領域を有する基板を提供する段階と、
前記基板にかける第一応力を有し、前記第二装置領域を覆わない第一応力付与膜を形成する段階と、
前記基板にかける第二応力を有し、前記第一装置領域を覆わない第二応力付与膜を形成する段階と、
を含み、
前記第一装置領域、前記第二装置領域、及び前記STI領域の上に、ゲート構造が覆い被さり、
前記ゲート構造は、前記STI領域の上で、前記第一装置領域と前記第二装置領域のほぼ中点にコンタクト領域を含み、
前記第一応力付与膜と前記第二応力付与膜とのオーバーラップ境界は、前記STI領域の直上の方向に製作され、
前記オーバーラップ境界は、前記第二装置領域の近傍に配置され、前記コンタクト領域と重ならない、二重CESLプロセス。 - 前記STI領域の下にウェル境界が位置し、
前記オーバーラップ境界は、前記ウェル境界と整列しない、請求項11に記載の二重CESLプロセス。 - 前記オーバーラップ境界と、前記STIと前記第二装置領域の境界との間隔sは、前記第一装置領域と前記第二装置領域の間隔wの1/4より小さいかまたはそれに等しい(s≦1/4w)、請求項11に記載の二重CESLプロセス。
- 前記第一装置領域はNMOS装置領域であり、
前記第二装置領域はPMOS装置領域である、請求項11に記載の二重CESLプロセス。 - 前記第一応力付与膜は、引張コンタクトエッチストップ層(T−CESL)である、請求項11に記載の二重CESLプロセス。
- 前記第一応力付与膜は、酸化珪素、窒化珪素、酸窒化珪素、またはその組み合わせでつくられる、請求項15に記載の二重CESLプロセス。
- 前記第二応力付与膜は、圧縮コンタクトエッチストップ層(C−CESL)である、請求項11に記載の二重CESLプロセス。
- 前記第二応力付与膜は、酸化珪素、窒化珪素、酸窒化珪素、またはその組み合わせでつくられる、請求項17に記載の二重CESLプロセス。
- 前記第一応力は、引張応力である、請求項11に記載の二重CESLプロセス。
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