KR100714929B1 - 변형된 ＦｉｎＦＥＴ ＣＭＯＳ 장치 구조 - Google Patents

Abstract

반도체 장치 구조는 기판(1, 2) 상에 배치된 PMOS 장치(200) 및 NMOS 장치(300)를 포함하는데, PMOS 장치는 PMOS 장치의 활성 영역에 응력을 주는 압축층(6)을 포함하고 NMOS 장치는 NMOS 장치의 활성 영역에 응력을 주는 인장층(9)을 포함하는데, 상기 압축층은 제1 유전체 재료를 포함하고 상기 인장층은 제2 유전체 재료를 포함하며 상기 PMOS 및 NMOS 장치는 FinFET 장치(200, 300)이다.

PMOS, NMOS, 변형, 압축, 인장

Description

변형된 ＦｉｎＦＥＴ ＣＭＯＳ 장치 구조{STRAINED FINFET CMOS DEVICE STRUCTURES}

본 발명은 이중 게이트 반도체 장치 구조 및 더 구체적으로 FinFET 장치에 관한 것이다.

이중 게이트 반도체 장치 구조는 거의 이상적인 아문턱 기울기(sub-threshold slope), 바디 효과(body-effect)의 부재, 단채널 효과에 대한 면역 및 아주 큰 전류 구동성(driveability) 때문에 차세대 마이크로일렉트로닉 장치를 위한 유망 후보이다. 기술적으로 관련된 이중 게이트 장치 구조는 FinFET이다. FinFET은 다른 이중 게이트 장치에 비해 제조가 상대적으로 간단해서 특별히 매력적이다. FinFET에 대한 채널은 보통 지느러미(Fin)라 언급되는 얇은 직사각형의 Si 섬이다. 게이트가 Fin을 둘러싸서 Fin 구조의 수직 부분의 양 단에서 게이트가 되어 평판형 단일 게이트 MOSFET보다 우수한 게이트 제어를 제공한다.

FinFET은 잘 알려져 있다. 예를 들어, 본 명세서에서 문헌으로 포함된 제목이 "FinFET Transistor Structures Having a Double Gate Channel Extending Vertically from a Substrate and Methods of Manufacture"인 2000년 10월 23일 출원되어 2002년 7월 2일 등록된 Hu 등의 미국 특허 번호 6,413,802를 보라. 본 명세 서에서 문헌으로 포함된 강화된 이동도(mobility)를 가지는 FinFET도 역시 알려져 있다. 예를 들어, 여기에서 전체적으로 참조로서 채택된 제목이 "CMOS Fabrication Process Utilizing Special Transistor Orientation"인 2000년 11월 29일 출원되어 2002년 5월 30일 공개된 Armstrong 등의 미국 특허 출원 번호 2002/0063292 A1을 보라. 이 선행 기술 방법은 nFET 이동도를 향상하려는 목적이어서 CMOS 회로 내에서 오직 한정된 향상만 얻을 수 있다. 그래서, 동일 웨이퍼에 위치한 p-FinFET 및 n-FinFET의 이동도를 향상할 필요가 있다.

그러나 본 발명자는 이동도를 증대하기 위해 변형층을 이용한 개선이 달성 가능하다고 믿는다.

본 발명에 관해, 반도체 장치 구조는 기판상에 있는 PMOS 장치 및 NMOS 장치를 포함하는데, PMOS 장치는 PMOS 장치의 활성 영역(active region)을 압박하는(stressing) 압축층(compressive layer)을 포함하고, NMOS 장치는 NMOS 장치의 활성 영역을 압박하는 인장층(tensile layer)을 포함하는데, 여기서, 압축층은 제1 유전체 재료를 포함하고, 인장층은 제2 유전체 재료를 포함하며 PMOS 및 NMOS 장치가 FinFET 장치이다.

본 발명은 강화된 이동도를 위해 새로운 변형된 FinFET 장치 구조를 목적으로 한다. 집적 방식은 압축 응력(compressive stress)을 n-FinFET의 종축 방향(longitudinal direction)으로 유도하도록 새로운 공정 흐름을 도입하고 인장 응력(tensile stress)을 p-FinFET의 종축 방향으로 유도한다. 이 응력은 이동도를 많이 증가시켜서 장치 성능을 강화시킨다. 여기에 기술된 발명에서, 채널에 유도된 종축 응력이 표준 판형 MOSFET(planar MOSFET)에서 획득할 수 있는 것보다 상당히 강화되었다, 왜냐하면, 응력 필름(stressing film)이 SOI 층이나 벌크 기판상 대신에 얇은 FinFET의 양면으로부터 적용되기 때문이다.

이중 게이트 CMOS 장치 구조에서 이동도를 강화시키는 것이 본 발명의 주요 목표이다.

FinFET 장치 구조에서 이동도를 강화시키는 것이 본 발명의 추가적인 목표이다.

변형 FinFET 장치 구조를 제작하는 방법을 향상하는 것은 본 발명의 추가적 목표이다.

본 발명 및 다른 객체 및 특성은 그래서 다음 도면과 함께 후술할 자세한 기술로부터 더 명백해질 것이다.

도 1 및 2는 선행 기술에 따른 (Fin에) 수직 및 (Fin에) 평행한 FinFET의 보기를 개략적으로 나타낸 도면.

도 3은 선행 기술에 따른 FinFET 반도체 장치 구조의 수직도를 개략적으로 나타낸 도면.

도 4 내지 도 17은 본 발명에 따른 중간 및 최종 FinFET 반도체 장치 구조의 다양한 보기를 개략적으로 나타낸 도면.

본 발명은 새로운 FinFET 반도체 장치 구조 및 그런 구조의 제작 방법을 목적으로 한다. 본 발명에 따른 바람직한 최종 구조는 도 16 및 도 17에 도시된다.

다른 도면들, 특히, 도 1 내지 도 3을 참조해, 공지된 FinFET 장치(도 1 및 도 2) 및 장치 구조(도 3)가 도시된다.

시작으로, 표준 또는 기존 FinFET 장치 제조 공정은 Fin의 패터닝 및 에칭, 게이트 유전체 및 도체의 형성, (도시가 안 된) 측벽 스페이서(sidewall spacer), 소스/드레인 도핑 및 살리시데이션(salicidation)을 통하여 진행된다. 살리시데이션 후에, 게이트 측벽 스페이서가 제거되어, 본 발명에 따라서 Fin에 변형을 유도하는 공정을 가능하게 한다.

더 구체적으로, 도 3을 참조해 기술된 것과 같이 예를 들어, SOI 웨이퍼가 제공된다. 도 3에 도시되어 있듯이 SOI 웨이퍼는 매립된 SiO₂층(2) 하부에 위치한 기판(1)을 포함한다. 매립된 SiO₂층(2) 상부에 도 1 내지 도 3의 FIN(3)으로 도시된 각 장치의 활성 영역을 형성하는 영역으로 패턴이 되는 SOI(silicon on insulator)층이 있다. Fin은 당 기술분야에서 공지된 표준 리소그라피 및 에칭 동작으로 형성될 수 있다. 이 대신에, 공지된 측벽 이미지 전사 방법(side wall image transfer method)이 각 Fin(3)을 형성하기 위해 사용될 수 있다.

Fin이 형성된 후, 당 기술분야에서 잘 알려진 희생 산화 절차(sacrificial oxidation procedure)가 Fin 에치 절차로부터의 임의의 손상을 제거하도록 수행될 수 있다. 웰 임플란트(well implant)가 FinFET 장치의 임계전압을 조정하기 위해 사용된다면, 희생 산화층은 웰 임플란트 동안에 채널링(channeling)을 방지하는 스크린으로 사용될 수 있다.

다음에 희생 산화물은 건식 또는 습식 식각 화학제로 제거된다. 예를 들어, 희석 불산(hydrofluoric acid)이 희생 산화물을 제거하기 위해 사용될 수 있다. 희생 산화물의 제거 후 게이트 유전체가 형성될 수 있다. 게이트 산화는 열 SiO₂(thermal SiO₂), 질화된 SiO₂(nitrided SiO₂) 또는 산화 나이트라이드(oxy nitride)일 수 있다. 게이트 유전체는 TaO₃, HfO₂ 또는 임의의 다른 게이트 유전체 재료와 같은 높은 K 재료일 수 있다.

다음에 게이트 전극 재료가 전 웨이퍼에 증착되고 그 후에 리소그라피 및 에칭 절차가 수행될 수 있다. 게이트 전극은 도면에서 전극(4)으로 표시된다.

게이트 형성 후에 당 기술에 잘 알려진 재산화 동작(reoxidation operation)이 게이트 유전체 특성을 향상시키기 위해 사용될 수 있다. 게이트 재산화는 생략될 수도 있다.

절차 흐름 중 여기서, 소스/드레인 확장(source/drain extension)이 임플란트 되거나 다른 접근으로 오프셋 스페이서(offset spacer)가 게이트 가장자리 및 임플란트 된 Fin 영역 간의 거리를 만들기 위해 사용될 수 있다. 리소그라피 마스크는 pFET 영역이 임플란트가 되는 동안 nFET 영역이 임플란트 되는 것을 방지하기 위해 사용될 수 있는데, 이는 기존 CMOS 공정 기술에서 통상적이다. 유사한 동작이 pFET 영역을 막는 동안 nFET 영역에 임플란트하는데 사용될 수 있다.

소스 드레인 확장 영역이 형성된 후, 확장 열처리(extension anneal)가 임플란트로 생긴 손상을 치유하는데 사용될 수 있다. 또 다른 접근으로 열처리가 생략될 수 있다. 다음에 깊은 소스 드레인 스페이서가 100Å에서 1000Å 범위의 SiN 필름을 증착해서 제조될 수 있고 이 후 고도의 지향성 에칭되어 SiN 필름을 수평면으로부터 제거하지만 게이트 전극의 수직 부분에는 상기 필름을 남긴다.

CMOS 공정 기술에서 표준인 블록 마스크 및 임플란트가 nFET 장치 영역(30) 및 pFET 장치 영역(20)에 대한 소스 및 드레인 영역을 형성하는데 사용된다. 다음에 기존 고속 열처리(rapid thermal annealing)가 임플란트로 형성된 결합을 활성화시키기 위해 사용된다. 이 후에, CoSi₂, TiSi, NiSi 또는 다른 당 기술분야에서 공지의 실리사이드를 이용한 기존 살리사이드 공정이 수행된다.

절차 흐름 중 여기서, n-FET 및 p-FinFET 장치에 대한 장치 성능을 향상시키는 발명된 단계 및 구조(도 4 내지 도 17)가 시작된다. 먼저, 도 4 및 도 5에 도시된 것처럼, 예컨대 저온 증착 기술에 의해 SiO₂ 라이너층(필름)(liner layer (film))(5)이 배치된다(예컨대, 증착된다). 필름의 두께는 25-300 Å 영역이고 필름 증착 온도는 200-750℃ 영역이다. 필름은 스퍼터 증착, 플라즈마 강화 화학적 기상 증착(PECVD), 고속 열 화학적 기상 증착(RTCVD) 또는 다른 표준적인 화학적 기상 증착(CVD) 기술을 포함하는 다양한 다른 공지된 기술중 임의의 하나로 증착될 수 있는데, 이에 한정되는 것은 아니다. 이 SiO₂ 필름(5)의 목적은 다음에 증착될 제2 필름에 대한 에치 스톱(etch stop)으로 동작한다. 그래서, 라이너층 또는 에 치 스톱층(5)은 SiO₂일 필요가 없고 라이너 재료 층(5) 상에 직접 증착되는 다음 필름에 대한 적절한 에치 스톱 능력을 제공하는 임의의 재료이다.

라이너층 또는 에치 스톱층(5)의 증착 후에, 도 6 및 도 7에 도시된 압축필름(6)은 전체 웨이퍼 상에 증착된다. 선호되는 실시예에서, 압축 필름(6)은 예컨대, PECVD에 의해 증착된 SiN 필름이다. 필름(6)은 필름에 더 큰 압축을 만들기 위해 400 W에서 1500 W 범위의 증가한 파워로 증착될 수 있다. 필름을 압축력 있게 만들기 위해, 낮은 증착 속도 및 온도 영역을 사용해서 증착될 수 있다. 이상적으로, 필름에서의 압축은 -300 MPa에서 -3000 MPa의 범위이고 필름의 두께는 200 Å에서 2000 Å의 범위여야 한다. 선호되는 증착 파라미터는 다음과 같은데, 900 Watt의 RF 파워를 사용해 480℃의 공정 온도, 5.75 torr의 압력, 웨이퍼와 전극 간의 395mils 간격, 3000 sccm 유량의 2% 희석 SiH₄ 가스, 15 sccm 유량의 NH₃ 가스 및 1060 sccm 유량의 N 가스를 사용한다. 이 공정은 약 15.95Å/s의 증착 속도 및 약(±10%) -1400 MPa의 필름 응력을 만든다.

웨이퍼에 압축 필름(6)이 인가된 후, 도 8 및 도 9에 도시된 블록 마스크(7)가 웨이퍼의 pFET 영역을 마스크를 하는데 사용된다. 이 블록 마스크는 당 기술분야에서 공지된 기존 리소그라피 기술에 의해 형성될 수 있다. 이 마스크는 감광성 재료가 웨이퍼 표면에 코팅되고 마스크를 통해 감광되는 기존의 리소그라피 절차로 형성된다. 감광 재료는 이후 현상이 되어, 웨이퍼 상의 pFET 영역을 막는 레지스트 이미지나 형상을 웨이퍼에 남긴다.

블록 마스크(7)를 형성한 후, 압축 필름(6)은 블록 마스크 재료에 대해 선택적으로 압축 필름을 제거할 수 있는 공지의 습식 식각 또는 건식 식각 기술로서 제거된다. 압축 필름이 SiN인 경우에 CH₂F₂를 포함하는 플라즈마가 이 목적으로 사용되는 건식 식각의 예이다. 압축 필름이 웨이퍼 상의 nFET 영역으로부터 제거된 후 도 10 및 도 11에 중간 구조(intermediate structure)가 나타난다.

본 발명의 공정 흐름에서 이때, 블록 마스크(7)는 레지스트나 유기 재료를 제거하기 위해 당 기술분야에서 공지된 용제(solvent)나 O₂ 플라즈마 처리를 사용해 웨이퍼로부터 제거된다. 다음에 도 12 및 13에 도시되어 있듯이 제2 라이너 또는 에치 스톱 재료(8)가 웨이퍼 전면에 증착된다. 제2 라이너층(8)은 상술한 제1 라이너층과 최소한 유사한 특성을 가진다. 즉, 라이너가 후속 필름 에칭 공정에 대한 에치 스톱으로서 사용되어야 한다.

다음에 도 14 및 도 15에서 도시되어 있듯이 인장 필름(tensile film)(9)이 전 웨이퍼에 증착된다. 인장 필름은 예컨대, SiN이고 고도의 인장 필름을 증착할 수 있는 예컨대, CVD, PECVD, RTCVD 또는 임의의 다른 증착 기술로 증착된다. 필름의 두께는 200 Å에서 2000 Å의 범위 내야 하고 응력은 +200 MPa에서 +2000 MPa까지의 범위 또는 더 인장력이 있어야 한다. 선호되는 증착 파라미터는 340 Watt의 RF 파워를 사용해, 480℃의 공정 온도, 6.25 torr의 압력, 웨이퍼와 전극 간의 490 mils 간격, 3000 sccm 유량의 2% 희석 SiH₄ 가스, 15 sccm 유량의 NH₃ 가스 및 1060 sccm 유량의 N 가스이다. 이 공정은 약 23 Å/s의 증착 속도 및 약 500 MPa 의 필름응력을 만든다.

본 발명의 공정 흐름에서 이때, 블록 마스크(10)는 도 16에 도시되어 있듯이 웨이퍼의 nFET 영역 상에서 패턴이 된다. 이 블록 마스크의 특성은 pFET 영역을 막기 위해 상술 된 블록 마스크의 특성과 유사하다. 블록 마스크가 정의된 후, 공지된 습식 또는 건식 에칭 절차가 수행되어 pFET 영역으로부터 인장 필름(9)이 제거된다. 이 에치는 라이너 에치 스톱 재료(8)와 선택적이어야 한다. 이 방식으로, nFET 영역으로부터 인장 필름을 제거하는데 사용된 에치는 pFET 영역 상에 있는 압축 필름을 제거하지 않는다. 다음에, 이 블록 마스크는 제1 블록 마스크를 제거하는데 사용된 유사한 방법을 사용해 제거되어서 도 17에 도시된 것과 같이 최종 장치 구조(200, 300)가 된다.

본 발명의 공정 흐름에서 이때, -100 MPa 압축에서 +100 MPa 인장까지의 낮은 응력을 가진 50Å에서 500Å의 (도시가 안 된) 박막이 배리어 층으로 역할을 하기 위해 웨이퍼에 적용될 수 있다. 이 박막의 목적은 압축 또는 인장 필름으로 덮이지 않은 영역을 채우는 것이다. 이 선택적인 필름은 Si으로 투과하는 오염의 억제를 향상하고, 또한 소스-드레인 콘택트 에칭에 대한 에치 스톱 특성을 향상하는 것을 돕기 위해 사용될 수 있다.

상술한 동작이 수행된 후, (도시가 안 된) 당 기술분야에서 공지된 표준 공정 방법을 사용해 CMOS 공정이 계속될 수 있다. 더 구체적으로, 다음 공정이 뒤따르는데, 유리층(즉, BPSG 및 TEOS)의 증착 및 평탄화, 소스/드레인 콘택트의 에칭, 콘택트 금속의 증착 및 평탄화와 배선(wiring), 비아(via) 및 절연층(insulation layer)의 추가 레벨이 형성되어 칩이 완성된다.

게이트 전도체를 싸고 있는 Fin의 종축 측벽 상에 응력 필름의 존재는 상기 필름과 동일한 유형의 스트레스(즉, 압축/압축, 인장/인장)를 채널에 만든다. Fin의 종축 측벽 상의 소스/드레인 영역의 응력은 반대 유형(즉, 압축/인장, 인장/압축)이다. 소스/드레인 확산을 액세스하기 위해, 각 Fin의 상부면 상의 필름은 종축 측벽 상의 필름 효과를 없애지 않고 제거할 수 있다.

현재 본 발명의 바람직한 실시예로 고려되는 것이 도시되고 기술되었음에도, 다양한 변화 및 변형이 본 발명의 사상과 범위를 벗어나지 않고 만들어질 수 있음이 당업자에게는 자명하다.

본 발명은 마이크로일렉트로닉 장치에 적용할 수 있다.

Claims (17)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 삭제
6. 삭제
7. 삭제
8. 삭제
9. 동일한 기판(1, 2) 상에 p-FinFET 장치 영역(200) 및 n-FinFET 장치 영역(300)을 제공하는 단계;

   상기 p-FinFET 장치 영역 및 상기 n-FinFET 장치 영역 상에 제1 라이너(liner)(5)를 배치하는 단계;

   상기 제1 라이너 상에 압축 필름(6)을 배치하는 단계;

   상기 p-FinFET 장치 영역 상에 제1 마스크(7)를 배치하는 단계;

   상기 n-FinFET 장치 영역으로부터 상기 압축 필름을 제거하는 단계;

   상기 제1 마스크(7)를 제거하는 단계;

   상기 p-FinFET 장치 영역 및 상기 n-FinFET 장치 영역 상에 제2 라이너(8)를 배치하는 단계;

   상기 제2 라이너 상에 인장 필름(9)을 배치하는 단계;

   상기 n-FinFET 장치 영역 상에 제2 마스크(10)를 배치하는 단계;

   상기 p-FinFET 장치 영역으로부터 상기 인장 필름을 제거하는 단계; 및

   그 후 상기 제2 마스크를 제거하는 단계

   를 포함하는 반도체 장치 구조 제조 방법.
10. 제9항에 있어서, 상기 압축 필름을 배치하는 단계는 약 -1400 MPa의 필름 응력을 가지는 압축 필름을 증착하는 단계를 포함하는 방법.
11. 제9항에 있어서, 상기 인장 필름을 배치하는 단계는 약 +500 MPa의 필름 응력을 가지는 인장 필름을 증착하는 단계를 포함하는 방법.
12. 제9항에 있어서, 상기 압축 필름은 SiN인 방법.
13. 제9항에 있어서, 상기 인장 필름은 SiN인 방법.
14. 제9항에 있어서, 상기 압축 필름은 200Å에서 2000Å 범위의 실질적으로 균일한 두께를 가지고 배치되는 방법.
15. 제9항에 있어서, 상기 인장 필름은 200Å에서 2000Å 범위의 실질적으로 균 일한 두께를 가지고 배치되는 방법.
16. 제9항에 있어서, 상기 압축 필름을 배치하는 단계는 약 -1400 MPa 초과의 필름 응력을 가지는 압축 필름을 증착하는 단계를 포함하는 방법.
17. 제9항에 있어서, 상기 인장 필름을 배치하는 단계는 약 +500 MPa 초과의 필름 응력을 가지는 인장 필름을 증착하는 단계를 포함하는 방법.

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