WO2011143961A1 - 一种半导体结构及其形成方法 - Google Patents

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WO2011143961A1
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gate stack
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pmosfet
compressive stress
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朱慧珑
骆志炯
尹海洲
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中国科学院微电子研究所
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer

Definitions

  • the present invention relates to the field of semiconductor manufacturing technology, and in particular to a semiconductor structure and a method of forming the same.
  • CMOS Complementary Metal Oxide Semiconductor
  • MOSFET Metal Oxide Semiconductor Field Effect Transistors
  • a channel voltage of different devices is adjusted by forming pMOSFETs and nMOSFETs of different heights in a CMOS structure in US Patent Application No. US20090309163 (A1) - 2009-12-17.
  • this method requires the formation of gate stacks of different heights, and the stress in the channel region below the higher gate stack is still insufficient.
  • An object of the present invention is to solve at least one of the above problems, and in particular to solve the problem of insufficient channel stress due to a reduction in device size.
  • an aspect of the present invention provides a semiconductor structure including: a semiconductor substrate, and an nMOSFET region and a pMOSFET region formed on the semiconductor substrate, wherein the nMOSFET region and the pMOSFET region are respectively formed with an nMOSFET structure And a pMOSFET structure;
  • the nMOSFET structure includes: a first channel region formed on the nMOSFET region; and a first gate stack formed over the first channel region; wherein the nMOSFET structure is covered with a voltage a stress material to provide tensile stress to the first channel region;
  • the pMOSFET structure includes: a second channel region formed on the pMOSFET region; and a second gate stack formed in the second channel region Above; wherein the pMOSFET structure is covered with a tensile stress material Feeding to provide compressive stress to the second channel region.
  • Another aspect of the present invention also provides a method of forming the above semiconductor structure, comprising the steps of: providing a semiconductor substrate; isolating the semiconductor substrate into an nMOSFET region and a pMOSFET region; forming an nMOSFET structure on the nMOSFET region, including a first gate stack and a first channel region under the first gate stack; forming a pMOSFET structure on the pMOSFET region, including a second gate stack and a second channel region under the second gate stack;
  • the nMOSFET is structurally covered with a compressive stress material to provide tensile stress to the first channel region; and the tensile stress material is overlaid on the pMOSFET structure to provide compressive stress to the second channel region.
  • the embodiment of the present invention covers the compressive stress layer on the nMOSFET structure to provide tensile stress to the channel of the nMOSFET, and covers the tensile stress layer on the pMOSFET structure to provide compressive stress to the channel of the pMOSFET, thereby making the MOSFET of a smaller size.
  • the performance of the device is improved.
  • FIG. 1-12 are cross-sectional views showing structures corresponding to steps in a process for forming a semiconductor structure in accordance with an embodiment of the present invention
  • Figure 13 is a cross-sectional view of a semiconductor structure formed in accordance with another embodiment of the present invention.
  • the structure of the first feature described below "on" the second feature may include embodiments in which the first and second features are formed in direct contact, and may include additional features formed between the first and second features.
  • 1-12 illustrate cross-sectional views of structures in corresponding stages in the process of forming a semiconductor structure in accordance with an embodiment of the present invention.
  • the semiconductor device and the formed semiconductor structure of the embodiment of the present invention will be described in detail below with reference to the accompanying drawings.
  • a semiconductor substrate 100 is provided and the semiconductor substrate 100 is isolated by an isolation region 105 into an nMOSFET region 102 and a pMOSFET region 104.
  • the isolation region 105 can be a Shallow Trench Isolation (STI).
  • nMOSFET structure is then formed over the nMOSFET region to form a pMOSFET structure over the pMOSFET region.
  • a gate dielectric layer 106 is formed on the semiconductor substrate 100 by thermal oxidation or deposition, which may be, for example, a high-k gate dielectric layer or a conventional SiO 2 having a thickness of 1-3 nm.
  • a gate body layer is formed on the gate dielectric layer 106.
  • the gate body layer may be formed by the first conductive layer 108 and the second conductive layer 110. In the embodiment of the present invention, the gate may be configured. Regular composition.
  • the first conductive layer 108 has a thickness of 10-30 nm, and may comprise polysilicon, W, Ta, SiGe or other conductive materials.
  • the second conductive layer 110 has a thickness of 70-90 nm and may comprise polysilicon or polysilicon germanium.
  • an nMOSFET structure and a pMOSFET structure are formed.
  • the specific method may be: first etching to form a gate stack structure, for example, forming a shape of the gate stack by photoresist patterning, and then etching down from the second conductive layer 110 to form a gate stack.
  • Light doping of the source/drain regions can then be performed.
  • a 3-10 nm insulating medium usually Si0 2
  • SiO 2 is selectively etched by reactive ion etching (RIE) to form a final shape.
  • the first sidewall 112 is shown in Figure 3, which can serve as a protective layer for the gate body.
  • a 5-30 nm insulating material, such as Si 3 N 4 is then deposited over the entire semiconductor structure and further etched to form a second spacer 114 as shown in FIG.
  • a gate stack structure including a gate dielectric layer 106 at the bottom, a first conductive layer 108 (such as a metal layer) on the gate dielectric layer 106, and a second conductive layer 110 (such as a polysilicon layer) on the first conductive layer 108. And a first side wall 112 and a second side wall 114 on both sides of the grid stack.
  • doping of the source/drain regions is performed to form source/drain regions 116, and a first channel region 182 and a second channel region 184 are formed between the source/drain regions.
  • the nMOSFET structure and the second conductive layer 110 on the pMOSFET structure are first selectively etched, and then the first spacer 112 above the first conductive layer 108 may be wet etched using a solution such as HF. Since the thickness of the first spacer 112 is very thin, it can be ensured that the influence of the etching process on the isolation region 105 is negligible.
  • a metal silicide at this time, for example, depositing a layer of metal, preferably Ni, over the entire semiconductor structure, and having a thickness of 3-20 nm. Annealing is then performed, the annealing temperature is about 300-500 ° C, and the time is about 1-60 s, thereby forming a metal silicide 120 on the source/drain region 116 and the first conductive layer 108, as shown in FIG. The metal silicide 120 above the first conductive layer 108 is not shown in FIG.
  • the second sidewall spacer 114 is further etched, for example, by wet or dry etching, so that the second sidewall spacer is the same height as the first conductive layer 108 and the first sidewall spacer 112, thereby forming
  • the gate stack structure required by the embodiment of the present invention has a height of about 25-50 nm.
  • the following steps are to form a compressive stress material on the nMOSFET structure and a tensile stress material on the pMOSFET structure.
  • a compressive stress layer 130 is formed over the entire semiconductor structure to a thickness of about 40-100 nm. It can be HDP (High Density Plasma) deposition method or PECVD (Plasma Enhanced Chemical Vapor Deposition), for example, SiH 4 /NH 3 /N can be used at 200-500 °C. 2 Perform deposition.
  • HDP High Density Plasma
  • PECVD Plasma Enhanced Chemical Vapor Deposition
  • a layer of oxide 132 such as SiO 2 , is formed on the compressive stress layer 130, which can be formed by a conventional deposition method.
  • the compressive stress layer 130 and the oxide 132 which are not protected by the photoresist are etched until the pMOSFET structure is exposed.
  • a tensile stress layer 140 is further formed on the entire semiconductor structure, and the method of forming can refer to the above method of forming the compressive stress layer 130.
  • the compressive stress material 130 and the tensile stressor material 140 may be low k materials including, for example, a combination of one or more of SiCOH, SiO, SiCO.
  • the pMOSFET region is covered by a photoresist 156, and the coverage extends to the nMOSFET region, which can be back-selected by referring to the coverage in FIG. 8 and appropriately extended beyond the etching interface of the compressive stress material.
  • the tensile stress material layer 140 on the nMOSFET region is etched using the photoresist 156 as a mask until the oxide 132 as an etch barrier is exposed.
  • the etching it should be noted that a portion of the tensile stress material 140 is retained over the contact interface between the compressive stress material layer 130 and the tensile stress material 140 to cover the tensile stress material 140 over the compressive stress material 130 to ensure that the contact interface can be produced. Interaction pressure and tension.
  • the semiconductor structure includes a semiconductor substrate 100, and an nMOSFET region 102 and a pMOSFET region 104 formed on the semiconductor substrate 100.
  • An nMOSFET structure and a pMOSFET structure are formed on the two regions, and the nMOSFET region and the pMOSFET region are isolated by the isolation region 105.
  • the nMOSFET structure includes: a first channel region 182 formed on the nMOSFET region; and a first gate stack formed over the first channel region 182; wherein the nMOSFET structure is covered with a compressive stress material 130 to give the A channel region 182 provides tensile stress;
  • the pMOSFET structure includes: a second channel region 184 formed on the pMOSFET region; and a second gate stack formed over the second channel region 184; wherein the pMOSFET structure is covered with tensile stress Material 140 provides compressive stress to second channel region 184.
  • the heights of the first gate stack and the second gate stack are preferably 25-50 nm. Wherein the distance between the contact interface between the compressive stress material 130 and the tensile stress material 140 and the first gate stack, Less than the distance between the contact interface and the second gate stack.
  • the distance between the first gate stack and the contact interface is less than 200 nm; the distance between the second gate stack and the contact interface is less than 200 nm.
  • the contact interface is located in a region between the first channel region 182 and the pMOSFET region 104, such as an nMOSFET structure on the source/drain region 116 adjacent to the pMOSFET.
  • the tensile stress material 140 overlies the compressive stress material 130.
  • the heights of the first gate stack and the second gate stack are relatively low.
  • a laminated stress material is deposited thereon, but since the height of the gate is small, the pressure generated by the compressive stress material causes a sufficient tensile stress to be generated on both sides of the first channel region 182, and This pressure is also pushed to the right side of the pMOSFET region, causing the second channel region 184 of the pMOSFET region to be compressively stressed.
  • the tensile stress material deposited thereon exerts a sufficiently large compressive stress on both sides of the lower second channel region 184.
  • the compressive stress material 130 and the tensile stress material 140 may be low k materials, including, for example, a combination of one or more of SiCOH, SiO, SiCO.
  • the layer of tensile stress material on the pMOSFET structure may be formed first to form a layer of compressive stress material on the nMOSFET structure.
  • the specific method may be: first forming an nMOSFET structure and a pMOSFET structure on the nMOSFET region and the pMOSFET region, wherein a channel region of the nMOSFET is a first channel region, and a channel region of the pMOSFET is a second channel region.
  • the etching range does not exceed the area adjacent to the first channel region and the pMOSFET region, so that the finally formed compressive stress material and tensile stress
  • the distance between the contact interface between the materials and the first gate stack is less than the distance between the contact interface and the second gate stack.
  • the pMOSFET structure is covered with a tensile stress material 140, and the tensile stress material layer is covered with an etch barrier layer 132, and the nMOSFET structure is covered with a compressive stress material layer 130, and the tensile stress is At the contact interface of the material layer 140 and the compressive stress material layer 130, the compressive stress material layer covers the tensile stress material layer to cause an interaction force at the contact interface.
  • Embodiments of the present invention form a compressive stress material on an nMOSFET structure to generate tensile stress at both ends of the channel, while forming a tensile stress material on the pMOSFET structure to generate compressive stress at both ends of the channel, and also utilizing compressive stress materials and The edge effect between the tensile stress materials enhances the channel stress, greatly enhancing the mobility of carriers in the channel, thereby improving the device performance of smaller MOSFETs.

Description

一种半导体结构及其形成方法
本申请要求于 2010 年 5 月 20 日提交中国专利局、 申请号为 201010185025.5、 发明名称为"一种半导体结构及其形成方法"的中国专利申请 的优先权， 其全部内容通过引用结合在本申请中。
技术领域
本发明涉及半导体制造技术领域， 特别涉及一种半导体结构及其形成方 法。
背景技术
随着半导体技术的不断发展， 对 CMOS (互补型金属氧化物半导体） 器件的特征尺寸及性能的要求越来越高， 将应变沟道（ strained channel )运 用于 MOSFET (金属氧化物半导体场效应晶体管） 中可提高器件性能， 但 是随着集成电路密度的增加及间距的减小， 应变沟道也很难提供足够大的 应力以满足器件的性能需求。 在美国专利 申请 US20090309163 (A1) - 2009-12-17 中公开了一种通过在 CMOS 结构中形成不同的高度的 pMOSFET和 nMOSFET以调整不同器件的沟道应力。但是这种方法需要形 成不同高度的栅堆叠， 并且较高的栅堆叠下方的沟道区得到的应力依然不 足。 发明内容
本发明的目的旨在至少解决上述技术问题之一， 特别是解决由于器件 尺寸的减小而导致的沟道应力不足的问题。
为达到上述目的， 本发明一方面提出一种半导体结构， 包括： 半导体 衬底， 以及形成于所述半导体衬底上的 nMOSFET 区和 pMOSFET 区， 所 述 nMOSFET区和 pMOSFET区上分别形成有 nMOSFET结构和 pMOSFET 结构； 所述 nMOSFET结构包括： 第一沟道区， 形成于所述 nMOSFET 区 上； 以及第一栅堆叠， 形成于所述第一沟道区上方； 其中所述 nMOSFET 结构上覆盖有压应力材料以给所述第一沟道区提供拉应力；所述 pMOSFET 结构包括： 第二沟道区， 形成于所述 pMOSFET 区上； 以及第二栅堆叠， 形成于所述第二沟道区上方； 其中所述 pMOSFET结构上覆盖有拉应力材 料以给所述第二沟道区提供压应力。
本发明另一方面还提出一种形成上述半导体结构的方法， 包括以下步 骤： 提供半导体衬底； 将所述半导体衬底隔离为 nMOSFET区和 pMOSFET 区； 在所述 nMOSFET 区上形成 nMOSFET结构， 包括第一栅堆叠以及所 述第一栅堆叠下的第一沟道区； 在所述 pMOSFET 区上形成 pMOSFET结 构， 包括第二栅堆叠以及所述第二栅堆叠下的第二沟道区； 在所述 nMOSFET结构上覆盖压应力材料， 以给所述第一沟道区提供拉应力； 以及 在所述 pMOSFET结构上覆盖拉应力材料， 以给所述第二沟道区提供压应 力。
通过本发明实施例中在 nMOSFET结构上覆盖压应力层以给 nMOSFET 的沟道提供拉应力，以及在 pMOSFET结构上覆盖拉应力层以给 pMOSFET 的沟道提供压应力， 从而使更小尺寸的 MOSFET的器件性能得以提高。
本发明附加的方面和优点将在下面的描述中部分给出， 部分将从下面 的描述中变得明显， 或通过本发明的实践了解到。
附图说明 通过附图所示， 本发明的上述及其它目的、 特征和优势将更加清晰。 在全 部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘 制附图， 重点在于示出本发明的主旨。
图 1-12为根据本发明实施例形成半导体结构流程中各步骤对应的结构 剖面图；
图 13为根据本发明另一实施例形成的半导体结构的剖面图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂， 下面结合附图对 本发明的具体实施方式做详细的说明。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结 构。 为了筒化本发明的公开， 下文中对特定例子的部件和设置进行描述。 当然， 它们仅仅为示例， 并且目的不在于限制本发明。 此外， 本发明可以 在不同例子中重复参考数字和 /或字母。 这种重复是为了筒化和清楚的目 的， 其本身不指示所讨论各种实施例和 /或设置之间的关系。 此外， 本发明 提供了的各种特定的工艺和材料的例子， 但是本领域普通技术人员可以意 识到其他工艺的可应用于性和 /或其他材料的使用。 另外， 以下描述的第一 特征在第二特征之 "上" 的结构可以包括第一和第二特征形成为直接接触 的实施例， 也可以包括另外的特征形成在第一和第二特征之间的实施例， 这样第一和第二特征可能不是直接接触。 图 1-12示出了根据本发明的实施例形成半导体结构流程中对应的各阶 段的结构剖面图。 以下将结合附图对本发明的实施例制造半导体器件以及 形成的半导体结构进行详细说明。
如图 1所示， 提供半导体衬底 100 , 并将半导体衬底 100通过隔离区 105隔离为 nMOSFET区域 102和 pMOSFET区域 104。 隔离区 105可以是 浅沟槽隔离 ( Shallow Trench Isolation, STI ) 。
接着在 nMOSFET区域上形成 nMOSFET结构， 在 pMOSFET区域上 形成 pMOSFET结构。 如图 2所示， 在半导体衬底 100上通过热氧化或淀 积形成一层栅介质层 106 , 例如可以是高 K栅介质层或者是普通的 Si02, 厚度为 l-3nm。 接着在栅介质层 106上形成栅极主体层， 栅极主体层可以 由下面的第一导电层 108和上面的第二导电层 110形成， 在本发明的实施 例中， 栅极的构成可以为常规构成。 优选地， 第一导电层 108 的厚度为 10-30nm, 可以包括多晶硅、 W、 Ta、 SiGe 或其他导电材料构成， 第二导 电层 110厚度为 70-90nm, 可以包括多晶硅或多晶硅锗构成。
如图 3所示， 形成 nMOSFET结构和 pMOSFET结构。 具体方法可以 为， 首先刻蚀形成栅堆叠结构， 例如采用光刻胶构图形成栅堆叠的形状， 然后从第二导电层 110向下刻蚀形成栅堆叠。
接着可以进行源 /漏区的轻掺杂。
接着在整个半导体结构上淀积一层 3-10nm 的绝缘介质， 通常可以是 Si02, 采用反应离子刻蚀 （RIE )对这一层 Si02进行选择性刻蚀， 最终形 成图 3 中所示的第一侧墙 112 , 该侧墙可以作为栅极主体的保护层。 接着 继续在整个半导体结构上淀积一层 5-30nm的绝缘材料， 例如 Si3N4, 再进 一步刻蚀形成如图 3 所示的第二侧墙 114。 至此就构成了栅堆叠结构， 包 括底部的栅介质层 106 , 栅介质层 106上的第一导电层 108 (如金属层） ， 第一导电层 108上的第二导电层 110 (如多晶硅层） ， 以及栅堆叠两侧的 第一侧墙 112和第二侧墙 114。
侧墙形成之后， 进行源 /漏区的掺杂以形成源 /漏区 116 , 源 /漏区之间 形成第一沟道区 182和第二沟道区 184。
接着如图 4所示， 首先选择性刻蚀 nMOSFET结构和 pMOSFET结构 上的第二导电层 110 ,接着可以采用 HF等溶液用湿法腐蚀位于第一导电层 108上方的第一侧墙 112。 由于第一侧墙 112的厚度很薄， 因此可以保证这 个腐蚀过程对隔离区 105的影响可以忽略。
可以选择在这个时候形成金属硅化物， 例如， 在整个半导体结构上淀 积一层金属， 优选为 Ni, 厚度可以为 3-20nm。 接着进行退火， 退火的温度 约为 300-500 °C , 时间约为 l-60s , 从而在源 /漏区 116以及第一导电层 108 上形成了金属硅化物 120 , 如图 5所示。 图 5中未示出第一导电层 108上 方的金属硅化物 120。
如图 6所示， 进一步对第二侧墙 114进行刻蚀， 例如采用湿法或干法 刻蚀， 以使得第二侧墙与第一导电层 108以及第一侧墙 112高度相同， 从 而形成了本发明实施例需要的栅堆叠结构， 高度约为 25-50nm。
以下的步骤为形成 nMOSFET结构上的压应力材料和 pMOSFET结构 上的拉应力材料。
首先， 如图 7所示， 在整个半导体结构上形成压应力层 130 , 厚度约 为 40-100nm。 可以通过 HDP ( High Density Plasma, 高密度等离子体） 淀 积方法或者是 PECVD ( Plasma Enhanced CVD , 等离子体增强化学气相淀 积 ) , 例如可以在 200-500 °C下使用 SiH4/NH3/N2进行淀积。
接着，如图 8所示，在压应力层 130上形成一层氧化物 132 ,例如 Si02, 可以通过常规淀积方法形成。 用光刻胶 146保护 nMOSFET区域， 优选地， 光刻胶的覆盖范围不宜超过左侧的 nMOSFET区域， 例如图 8所示的位于 第一沟道区 182与 pMOSFET区 104之间的源 /漏区 116上。
如图 9所示， 刻蚀未受光刻胶保护的压应力层 130 以及氧化物 132 , 直至露出 pMOSFET结构。
如图 10所示， 进一步在整个半导体结构上形成一层拉应力层 140, 形 成的方法可以参照以上形成压应力层 130的方法。 压应力材料 130与拉应 力材料 140可以为低 k材料， 例如包括 SiCOH、 SiO、 SiCO中一种或多种 的组合。
如图 11所示， 采用光刻胶 156覆盖 pMOSFET区域， 覆盖的范围延伸 到 nMOSFET区域， 可以参照在图 8中的覆盖范围进行反选覆盖， 并且适 当地延伸至超过压应力材料的刻蚀界面。
如图 12所示， 以光刻胶 156为掩膜， 对 nMOSFET区域上的拉应力材 料层 140进行刻蚀， 直至作为刻蚀阻挡层的氧化物 132露出。 刻蚀中应注 意， 在压应力材料层 130与拉应力材料 140的接触界面上方， 保留一部分 拉应力材料 140以使拉应力材料 140覆盖在压应力材料 130的上方， 以保 证接触界面上能够产生相互作用的压力和拉力。
至此就得到了根据本发明实施例的半导体结构。 如图 12所示， 该半导 体结构包括半导体衬底 100 ,以及形成于半导体衬底 100上的 nMOSFET区 102 和 pMOSFET 区 104。 两个区域上分别形成有 nMOSFET 结构和 pMOSFET结构， nMOSFET区和 pMOSFET区通过隔离区 105隔离。
nMOSFET结构包括： 第一沟道区 182 , 形成于 nMOSFET区上； 以及 第一栅堆叠， 形成于所述第一沟道区 182上方； 其中 nMOSFET结构上覆 盖有压应力材料 130以给所述第一沟道区 182提供拉应力； pMOSFET结构 包括： 第二沟道区 184, 形成于 pMOSFET区上； 以及第二栅堆叠， 形成于 第二沟道区 184上方； 其中 pMOSFET结构上覆盖有拉应力材料 140 以给 第二沟道区 184提供压应力。
具体地， 第一栅堆叠和第二栅堆叠的高度优选为 25-50nm。 其中， 压 应力材料 130与拉应力材料 140之间的接触界面与第一栅堆叠之间的距离， 小于接触界面与第二栅堆叠之间的距离。
优选地， 第一栅堆叠与接触界面之间的距离小于 200nm; 第二栅堆叠 与接触界面之间的距离小于 200nm。
优选地， 接触界面位于第一沟道区 182与 pMOSFET区 104之间的区 域上， 例如 nMOSFET结构与 pMOSFET相邻的源 /漏区 116上。 其中在压 应力材料 130与拉应力材料 140之间的接触界面上方， 拉应力材料 140覆 盖到压应力材料 130之上。
在本发明的实施例中， 第一栅堆叠和第二栅堆叠的高度比较低。 例如 对于 nMOSFET结构， 上面淀积了一层压应力材料，但是由于栅极的高度很 小， 因此压应力材料产生的压力导致第一沟道区 182的两侧产生了足够大 的拉应力， 并且该压力同时还推向右侧的 pMOSFET区域， 使得 pMOSFET 区域的第二沟道区 184受到压应力。 同理针对 pMOSFET结构， 其上方淀 积的拉应力材料给下方的第二沟道区 184的两侧产生了足够大的压应力。
在本发明的实施例中， 压应力材料 130与拉应力材料 140可以为低 k 材料， 例如包括 SiCOH、 SiO、 SiCO中一种或多种的组合。
在本发明的其他实施例中， 也可以先形成 pMOSFET结构上的拉应力 材料层， 再形成 nMOSFET结构上的压应力材料层。 具体的做法可以是： 先在 nMOSFET区和 pMOSFET区上分别形成 nMOSFET结构和 pMOSFET 结构， 其中 nMOSFET的沟道区为第一沟道区， pMOSFET的沟道区为第二 沟道区。 接着在所述半导体衬底的表面上淀积拉应力材料和刻蚀保护层， 刻蚀 nMOSFET结构上的刻蚀保护层和拉应力材料， 然后在半导体衬底的 表面上淀积压应力材料， 接着刻蚀 pMOSFET结构上的压应力材料， 刻蚀 停止于刻蚀保护层。
特别地， 刻蚀 nMOSFET结构上的刻蚀保护层和拉应力材料时， 刻蚀 范围不超过位于第一沟道区与 pMOSFET 区相邻的区域上， 以使最终形成 的压应力材料与拉应力材料之间的接触界面与第一栅堆叠之间的距离， 小 于接触界面与第二栅堆叠之间的距离。
特别地， 刻蚀 pMOSFET结构上的压应力材料时， 在压应力材料与拉 应力材料的接触界面上方， 保留一部分压应力材料不被刻蚀以使压应力材 料覆盖在拉应力材料的上方。 这样就得到了根据本发明的另一实施例制造 半导体结构的方法得到的另一半导体结构。如图 13所示，该半导体结构中， pMOSFET结构上覆盖有拉应力材料 140 , 拉应力材料层上覆盖有刻蚀阻挡 层 132 , 在 nMOSFET结构上覆盖有压应力材料层 130, 并且在拉应力材料 层 140与压应力材料层 130的接触界面处， 压应力材料层覆盖到拉应力材 料层上以使接触界面上产生相互作用力。
本发明实施例通过在 nMOSFET结构上形成压应力材料以使沟道两端 产生拉应力， 同时在 pMOSFET结构上形成拉应力材料以使沟道两端产生 压应力， 并且还利用了压应力材料和拉应力材料之间的边缘效应增强沟道 应力， 大大增强了沟道中载流子的迁移率， 从而使更小尺寸的 MOSFET的 器件性能得以提高。
虽然本发明已以较佳实施例披露如上， 然而并非用以限定本发明。任何熟 悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭 示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为 等同变化的等效实施例。 因此， 凡是未脱离本发明技术方案的内容， 依据本发 明的技术实质对以上实施例所做的任何筒单修改、等同变化及修饰， 均仍属于 本发明技术方案保护的范围内。
本发明说明书中各个实施例采用递进的方式描述，每个实施例重点说明的 都是与其他实施例的不同之处， 各个实施例之间相同相似部分互相参见即可。 对所公开的实施例的上述说明， 使本领域专业技术人员能够实现或使用本发 明。 对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的， 本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它 实施例中实现。 因此， 本发明将不会被限制于本文所示的这些实施例， 而是要 符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims

权 利 要 求
1、 一种半导体结构， 包括：
半导体衬底， 以及形成于所述半导体衬底上的 nMOSFET 区和 pMOSFET区， 所述 nMOSFET区和 pMOSFET区上分别形成有 nMOSFET 结构和 pMOSFET结构；
所述 nMOSFET结构包括： 第一沟道区， 形成于所述 nMOSFET区上； 以及第一栅堆叠， 形成于所述第一沟道区上方； 其中所述 nMOSFET结构 上覆盖有压应力材料以给所述第一沟道区提供拉应力；
所述 pMOSFET结构包括： 第二沟道区， 形成于所述 pMOSFET区上； 以及第二栅堆叠， 形成于所述第二沟道区上方； 其中所述 pMOSFET结构 上覆盖有拉应力材料以给所述第二沟道区提供压应力。
2、 根据权利要求 1所述的半导体结构， 其中， 所述第一栅堆叠和第二 栅堆叠的高度为 25-50nm。
3、 根据权利要求 1所述的半导体结构， 其中， 所述压应力材料与拉应 力材料之间的接触界面与所述第一栅堆叠之间的距离小于所述接触界面与 所述第二栅堆叠之间的距离。
4、 根据权利要求 3所述的半导体结构， 其中， 所述第一栅堆叠与所述 接触界面之间的距离小于 200nm。
5、 根据权利要求 3所述的半导体结构， 其中， 所述第二栅堆叠与所述 接触界面之间的距离小于 200nm。
6、 根据权利要求 3所述的半导体结构， 其中， 所述接触界面位于所述 第一沟道区与 pMOSFET区之间的区域上。
7、 根据权利要求 1所述的半导体结构， 其中所述压应力材料与拉应力 材料为低 k材料。
8、 根据权利要求 1至 7中任一项所述的半导体结构， 其中在所述压应 力材料与拉应力材料之间的接触界面上方， 所述拉应力材料覆盖到所述压 应力材料之上， 或所述压应力材料覆盖到所述拉应力材料之上。
9、 一种半导体结构的形成方法， 包括： 提供半导体衬底；
将所述半导体衬底隔离为 nMOSFET区和 pMOSFET区；
在所述 nMOSFET区上形成 nMOSFET结构， 包括第一栅堆叠以及所 述第一栅堆叠下的第一沟道区， 所述第一栅堆叠包括栅介质层以及所述栅 介质层上方的栅电极层； 在所述 pMOSFET 区上形成 pMOSFET结构， 包 括第二栅堆叠以及所述第二栅堆叠下的第二沟道区， 所述第二栅堆叠包括 栅介质层以及所述栅介质层上方的栅电极层；
在所述第一栅堆叠上覆盖压应力材料， 以给所述第一沟道区提供拉应 力；
在所述第二栅堆叠上覆盖拉应力材料， 以给所述第二沟道区提供压应 力。
10、 根据权利要求 9所述的方法， 其中， 在形成第一栅堆叠和第二栅 堆叠之后， 还包括：
进一步刻蚀所述第一栅堆叠和第二栅堆叠的栅电极层， 以使所述第一 栅堆叠和第二栅堆叠高度为 25-50nm。
11、 根据权利要求 10所述的方法， 其中， 所述栅电极层包括下面的第 一导电层和上面的第二导电层；
所述进一步刻蚀所述第一栅堆叠和第二栅堆叠的栅电极层包括： 刻蚀 所述第二导电层。
12、 根据权利要求 9或 10或 11所述的方法， 其中， 在所述第一栅堆 叠上覆盖压应力材料以及在所述第二栅堆叠上覆盖拉应力材料包括：
在所述半导体衬底的表面上形成压应力材料和刻蚀保护层；
刻蚀所述 pMOSFET结构上的刻蚀保护层和压应力材料；
在所述半导体衬底的表面上形成拉应力材料；
刻蚀所述 nMOSFET结构上的拉应力材料， 刻蚀停止于所述刻蚀保护 层。
13、 根据权利要求 12所述的方法， 其中， 刻蚀所述 pMOSFET结构上 的所述刻蚀保护层和压应力材料时， 刻蚀范围延伸至位于所述第一沟道区与所述 pMOSFET 区相邻的区域 上， 以使最终形成的压应力材料与拉应力材料之间的接触界面与所述第一 栅堆叠之间的距离， 小于所述接触界面与所述第二栅堆叠之间的距离。
14、 根据权利要求 12所述的方法， 其中， 刻蚀所述 nMOSFET结构上 的所述拉应力材料时， 在压应力材料与拉应力材料的接触界面上方， 保留 一部分所述拉应力材料以使所述拉应力材料覆盖在所述压应力材料的上 方。
15、 根据权利要求 9或 10或 11所述的方法， 其中， 在所述第一栅堆 叠上覆盖压应力材料以及在所述第二栅堆叠上覆盖拉应力材料包括：
在所述半导体衬底的表面上形成拉应力材料和刻蚀保护层；
刻蚀所述 nMOSFET结构上的刻蚀保护层和拉应力材料；
在所述半导体衬底的表面上形成压应力材料；
刻蚀所述 pMOSFET结构上的压应力材料， 刻蚀停止于所述刻蚀保护 层。
16、 根据权利要求 15所述的方法， 其中， 刻蚀所述 nMOSFET结构上 的所述刻蚀保护层和拉应力材料时，
刻蚀范围不超过位于所述第一沟道区与 pMOSFET 区相邻的区域上， 以使最终形成的压应力材料与拉应力材料之间的接触界面与所述第一栅堆 叠之间的距离， 小于所述接触界面与所述第二栅堆叠之间的距离。
17、 根据权利要求 15所述的方法， 其中， 刻蚀所述 pMOSFET结构上 的所述压应力材料时， 在压应力材料与拉应力材料的接触界面上方， 保留 一部分所述压应力材料以使所述压应力材料覆盖在所述拉应力材料的上 方。
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