CN101026162A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种使用无定形碳薄膜的应变增强半导体器件及其制造方法。该半导体器件包括：一半导体衬底，具有一PMOS区域和一NMOS区域；一第一栅极结构和一第二栅极结构；一源极/漏极；一硅化区；一具有张应力的无定形碳薄膜；以及一介电层。无定形碳薄膜，例如氟掺杂无定形碳，为一种压应力薄膜或张应力薄膜，形成在PMOS区或NMOS区上作为应力覆盖薄膜。此外，无定形碳薄膜也可用在接触孔蚀刻工艺作为接触孔蚀刻停止层。使用无定形碳薄膜制造应变增强CMOS器件，避免了传统使用外延层SiGe和应力覆盖层Si3N4所产生的问题。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种集成电路中CMOS(Complementary Metal OxideSemiconductor)器件的制造方法，尤其涉及一种使用无定形碳薄膜的应变增强CMOS器件及其制造方法。
背景技术
影响场效应晶体管性能的主要因素在于载流子的迁移率，其中载流子的迁移率会影响沟道中的电流量的大小。场效应晶体管中载流子迁移率的下降不止降低晶体管的转换速度，也会使开和关时的电阻差异缩小。在CMOS场效应晶体管的发展中，有效提高载流子移动速率一直都是晶体管结构设计的重点项目。CMOS所遇到的问题在于提高NMOS及PMOS器件载流子迁移率所需的压力源不同。
目前CMOS制造技术中将PMOS和NMOS分开处理，例如在PMOS的制造方法中是在沟道上施加压应力，而在制造NMOS的方法中则是利用张应力薄膜来改善载流子的迁移率。在公知技术中，会在源极和漏极中的硅凹陷区形成外延层SiGe，则会对PMOS器件施以纵向的压应力来增加空穴的迁移率。此外，也可在栅极结构上使用张应力覆盖层Si3N4，使其产生应变来增加电子迁移率。在使用外延层SiGe的方法中，SiGe在凹陷中的轮廓主导其所产生的应变，会显著影响器件的性能。然而SiGe需要额外的光刻、蚀刻、遮罩和清洗步骤，因而提高生产成本。且凹陷是以时间模式进行蚀刻，其深度和轮廓在未使用接触孔蚀刻停止层的情况下都难以控制。此外，张应力覆盖层Si3N4可用来当作接触孔蚀刻停止层，但后续利用O2/H2和CF4去除光阻和底部抗反射层(BARC)的干式剥除中会被消耗掉约200埃厚度，且降低其均匀度。在后续去除接触孔蚀刻停止层的工艺中，等离子体工艺会造成接触孔底部或浅沟槽绝缘硅化物或氧化物的损失。在硅化物较薄弱的区域或浅沟槽绝缘交接处较弱的区域会造成短路或漏电流，严重影响后续浅接合工艺。
在另一方法中，张应力与压应力覆盖层Si3N4分别用来增加NMOS与PMOS沟道区域中的张应变和压应变。例如，在硅化工艺后，形成压应力Si3N4薄膜和薄缓冲氧化层，之后选择性地从NMOS器件区去除，同样的，形成张应力Si3N4薄膜和薄缓冲氧化层，之后选择性地从PMOS器件区。缓冲氧化层作为去除Si3N4的蚀刻停止层，避免蚀刻穿过漏极/源极、栅极和侧壁间隙壁。压应力薄膜Si3N4和张应力薄膜Si3N4都可作为接触孔蚀刻停止层。然而Si3N4为高介电常数材料，会在相邻电压瞬态间产生电容耦合噪声(capacitivecoupling noise)。由于接触孔蚀刻停止层靠近一般含有大量氢的栅极氧化层和Si3N4薄膜，因此晶体管性能，例如热载流子寿命和负偏压温度不稳定性等，会大幅衰退。除了上述在形成接触孔的蚀刻工艺中所产生的问题，压应力薄膜Si3N4和张应力薄膜Si3N4具有不同的蚀刻速率因此在蚀刻形成接触孔的工艺中会产生更多硅化物和氧化物的损耗，造成严重的漏电流。
因此业界急需要一种应变增强CMOS器件，以避免传统使用应力覆盖层Si3N4所产生的问题。
发明内容
有鉴于此，本发明的目的就在于提供一种使用无定形碳薄膜的应变增强CMOS器件及其制造方法。无定形碳薄膜，例如氟掺杂无定形碳薄膜，是作为PMOS器件区或NMOS器件区的张应力薄膜或压应力薄膜。无定形碳薄膜也可用来作为接触孔蚀刻工艺的接触孔蚀刻停止层。
为达到上述目的，本发明提供一种半导体器件，包括：一半导体衬底，具有一PMOS区域和一NMOS区域；一第一栅极结构，置于该PMOS区域上，和一第二栅极结构，置于该NMOS区域上，其中该第一栅极结构和该第二栅极结构各包括一栅极电极，置于该半导体衬底上；以及一源极/漏极，邻近该栅极电极两侧的该半导体衬底中；一硅化区，分别位于该第一栅极结构和该第二栅极结构的该栅极电极和该源极/漏极上；一具有张应力的无定形碳薄膜，置于该第一栅极结构、该第二栅极结构和该硅化区上；以及一介电层，置于该无定形碳薄膜上，且包括一接触孔，穿过该介电层和该无定形碳薄膜，并露出该第一和该第二栅极结构的该源极/漏极上的该硅化区。
本发明另外提供一半导体器件，包括：一半导体衬底，具有一PMOS区域和一NMOS区域；一第一栅极结构，置于该PMOS区域上，以及一第二栅极结构，置于该NMOS区域上，其中该第一栅极结构和该第二栅极结构各包括一栅极电极，置于该半导体衬底上；以及一源极/漏极，邻近该栅极电极两侧的该半导体衬底中；一硅化区，分别位于该第一栅极结构和该第二栅极结构的该栅极电极和该源极/漏极上；一具有压应力的第一无定形碳薄膜，置于该第一栅极结构和该PMOS区域的该硅化区上；一具有张应力的第二无定形碳薄膜，置于该第二栅极结构和该NMOS区域的该硅化区上；以及一介电层，置于该第一无定形碳薄膜和该第二无定形碳薄膜上，且包括一接触孔，穿过该介电层和该第一无定形碳薄膜和该第二无定形碳薄膜，分别露出该第一和该第二栅极结构的该源极/漏极上的该硅化区。
本发明提供一种制造半导体器件的方法，包括：提供一半导体衬底，具有一PMOS区域和一NMOS区域；在该PMOS区域上形成一第一栅极结构，以及在该NMOS区域上形成一第二栅极结构，其中该第一栅极结构和该第二栅极结构各包括一栅极电极，置于该半导体衬底上；以及一源极/漏极，邻近该栅极电极两侧的该半导体衬底中；在该第一栅极结构和该第二栅极结构的该栅极电极和该源极/漏极上形成一硅化区；形成一具有张应力的无定形碳薄膜覆盖该第一栅极结构、该第二栅极结构和该硅化区；形成一介电层，置于该无定形碳薄膜上；以及形成一接触孔，穿过该介电层和该无定形碳薄膜，分别露出该第一和该第二栅极结构的该源极/漏极上的该硅化区。
本发明另外提供一种制造半导体器件的方法，包括：提供一半导体衬底，具有一PMOS区域和一NMOS区域；在该PMOS区域上形成一第一栅极结构，以及在该NMOS区域上形成一第二栅极结构，其中该第一栅极结构和该第二栅极结构各包括一栅极电极，置于该半导体衬底上；以及一源极/漏极，邻近该栅极电极两侧的该半导体衬底中；在该第一栅极结构与该第二栅极结构的该栅极电极和该源极/漏极上分别形成一硅化区；形成一具有压应力的第一无定形碳薄膜覆盖该第一栅极结构和该PMOS区域的该硅化区；形成一具有张应力的第二无定形碳薄膜，覆盖该第二栅极结构和该NMOS区域的该硅化区；形成一介电层，置于该第一和该第二无定形碳薄膜上；以及形成一接触孔，穿过该介电层、该第一和该第二无定形碳薄膜，分别露出该第一和该第二栅极结构的该源极/漏极上的该硅化区。
本发明另外提供一种制造半导体器件的方法，包括：提供一半导体衬底，具有一PMOS区域和一NMOS区域；在该PMOS区域上形成一第一栅极结构，以及在该NMOS区域上形成一第二栅极结构，其中该第一栅极结构和该第二栅极结构各包括一栅极电极，置于该半导体衬底上；以及一源极/漏极，邻近该栅极电极两侧的该半导体衬底中；形成一具有张应力的第一无定形碳薄膜覆盖该NMOS区域的该第二栅极结构；进行退火工艺使该第二栅极结构的沟道产生张应力；去除该第一无定形碳薄膜；在该第一栅极结构和该第二栅极结构的该栅极电极的露出部分和该源极/漏极上分别形成一硅化区；在该半导体衬底上形成具有张应力的第二无定形碳薄膜，覆盖该第一栅极结构、该第二栅极结构和该硅化区；形成一介电层，置于该第二无定形碳薄膜上；以及形成一接触孔，穿过该介电层和该第二无定形碳薄膜，分别露出该第一和该第二栅极结构的该源极/漏极上的该硅化区。
本发明有利于65纳米工艺的CMOS晶体管，以工艺的观点来说，无定形碳薄膜可简化应变增强工艺和降低传统使用SiGe或Si3N4作为应力增强的工艺成本。由于可同时去除光阻、底部抗反射层(BARC，bottom anti-reflectivecoating)和接触孔蚀刻停止层，因此可简化接触孔蚀刻工艺，此外也可增加产率和工艺控制的精准度。从工艺整合的角度来看，相对于传统的应力增强薄膜Si3N4，无定形碳薄膜可利用低温沉积的方式形成，并同时作为应力覆盖薄膜和接触孔蚀刻停止层，其对于下层结构(例如：氧化物或硅化物、)具有很高的蚀刻选择性，其还具有良好的热稳定性、去除简单、可调整应力大小和低介电常数等优点。以晶体管设计的观点来说，无定形碳不具氢的特性确保了热载流子、CMOS的负偏压温度不稳定性(NBTI)的可靠度。
附图说明
图1A至图1D显示本发明实施例的应变增强CMOS结构的工艺剖面图，为利用无定形碳薄膜作为应力覆盖薄膜。
图2A至图2G显示本发明另一实施例的应变增强CMOS结构的工艺剖面图，为利用无定形碳薄膜分别在NMOS器件和PMOS器件上作为张应力覆盖薄膜和压应力覆盖薄膜。
图3A至图3E显示本发明另一实施例的应变增强CMOS结构的工艺剖面图，为利用无定形碳薄膜在NMOS器件上作为活化覆盖膜和张应力覆盖薄膜。其中，附图标记说明如下：
12：绝缘结构；
14A：第一器件区域；
14B：第二器件区域；
10：半导体衬底；
16A、16B：栅极结构；
17：栅极介电层；
20、24：源极和漏极区；
18：栅极电极；
21：凹陷；
22：外延区；
28：硅化区；
25：氧化层；
27：氮化层；
26：介电间隙壁；
30：碳无定形碳薄膜；
32：层间介电层；
34：接触开口；
30b、40b：第二无定形碳薄膜；
30a、40a：第一无定形碳薄膜；
36a：第一光阻层；
36b：第二光阻层；
36c：光阻层；
38：活化退火工艺；
39：沟道区域；
34”：接触开口；
31a：第一阻障层；
31b：第二阻障层
具体实施方式
本发明实施例提供一种应变增强CMOS器件及其制造方法，为利用无定形碳薄膜作为应力覆盖薄膜，来解决公知技术中使用Si3N4覆盖膜所产生的问题。无定形碳薄膜，例如氟掺杂无定形碳薄膜，是一种利用低温沉积工艺，例如化学气相沉积或物理气相沉积，所形成的材料。无定形碳具有相当低的介电常数。以氟掺杂无定形碳为例，其介电常数约低于2.8。无定形碳薄膜可由不同的沉积参数(例如能量、温度等)来形成张应力薄膜或压应力薄膜，作为应力覆盖薄膜，可选择性地在PMOS器件区或NMOS器件区形成。由于无定形碳薄膜相对于氧化物、氮化物或硅化物有很高的蚀刻选择性，也可用来作为接触孔蚀刻停止层，因此解决了应力覆盖薄膜在PMOS器件区和NMOS器件区蚀刻速率不同的问题，避免接触孔蚀刻工艺中硅化物和氧化物的损耗，同时省去了传统氧化缓冲层的使用。本发明提供一种简单且低成本的工艺以在CMOS器件的沟道中形成应变区。在应力记忆技术(stressmemorization technique)的应用中，可利用干式蚀刻法轻易去除无定形碳薄膜，而不伤害到下层结构。此外，由于无定形碳不含氢，因此能提高蚀刻工艺容许度，并简化后续接触孔的蚀刻工艺成为完全同步。
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合附图。图中相同的器件符号表示相同的器件，且特别针对本发明的部分器件或与本发明相关的器件，图中结构的形状或厚度为了绘图方便而有所夸大。本文中所述的“在基板上”、“在一层状结构上”都是描述与底层表面的相对位置，而不管两者之间是否还存在其他结构，由此可知，这种表达方式可解释为上下两结构直接接触，也可解释为两结构间还具有其他组成而没有直接接触。
图1A至图1D显示本发明实施例的无定形碳薄膜应变增强CMOS结构的工艺剖面图。如图1A所示，半导体衬底10包括绝缘结构12，用来隔绝第一器件区域14A和第二器件区域14B，第一器件区域14A用来形成PMOS器件，称之为PMOS器件区域14A，第二器件区域14B用来形成NMOS器件，称之为NMOS器件区域14B，其中NMOS和PMOS可在P型阱和N型阱上形成，也可直接在半导体衬底中或半导体衬底上形成。在本实施例中，NMOS和PMOS之间的绝缘结构12可利用传统的绝缘技术，例如：局部氧化工艺(LOCOS，local oxidation of silicon)、浅沟槽绝缘(STI，shallow trenchisolation)。半导体衬底10为一硅块材，也可以是其他常用的材料或结构，例如：绝缘层上硅(SOI)或硅锗上硅。被绝缘结构12分开的两栅极结构16A和16B分别在半导体衬底上的PMOS器件区域14A和NMOS器件区域14B中形成。栅极结构16A和16B都包括一栅极介电层17，图案化形成在衬底10上，栅极电极18图案化形成在栅极介电层17上，源极和漏极区20位于半导体衬底10中，并与栅极电极18横向相邻。栅极介电层17可为氧化硅或其他高介电常数材料。栅极电极18可为无定形硅、掺杂多晶硅、金属、单晶硅或其他导电材料。
在PMOS器件区中，通过杂质掺杂到衬底10中形成源极和漏极区20，并通过各向同性蚀刻工艺在源极和漏极区蚀刻形成凹陷21。通过外延生长工艺，使外延区22埋设在源极和漏极区中，例如SiGe外延区在PMOS器件中形成。SiGe外延区会在沟道中形成压应力，因此加强了PMOS器件的驱动电流。无论是PMOS或NMOS晶体管都取决于基板和源极及漏极区的导电型态。就PMOS晶体管而言源极和漏极区为p型而衬底为n型。就NMOS而言，源极和漏极区为n型，而衬底为p型。
通过沉积和各向异性蚀刻工艺在栅极电极18的侧壁形成介电间隙壁26。介电间隙壁26可为氧化物、氮化物、氮氧化物或上述材料的组合。例如，介电间隙壁可包括：氧化层25和氮化层27。接着通过硅化工艺在半导体衬底露出的部分，例如外延区22、栅极电极18和源极及漏极区24，形成硅化区28。硅化区28可为金属硅化层，其中金属材料包括：钛、钴、镍、钯、铂或铒。
如图1B所示，在图1A所示的结构上沉积具有张应力的无定形碳薄膜30。其中无定形碳薄膜30不只用来当作应力覆盖薄膜，提供NMOS器件张应变以加强电子迁移率，也可作为接触孔蚀刻停止层，用来控制蚀刻终点，以减少接触孔蚀刻工艺中硅化物的损失。无定形碳薄膜的沉积方法包括：物理气相沉积(PVD)、化学气相沉积(CVD)或其他等离子体辅助沉积法，例如：高密度等离子体化学气相沉积法(HDP-CVD)。无定形碳薄膜30具有0-10Gpa的张应力，其介电常数约小于2.8，且具有不含氢的特性，因此，可用来改善器件性能、可靠度和产率。无定形碳薄膜30的厚度约50埃至1000埃。无定形碳薄膜30可为未掺杂或氟掺杂无定形碳。例如通过等离子体辅助CVD法以氟靶材和碳靶材，例如石墨，在温度25摄氏度至400摄氏度下形成低介电常数约介于2-2.4的氟掺杂无定形碳薄膜，其中氟掺杂无定形碳薄膜中氟的原子重量百分比约介于10％至60％。
如图1C所示，在无定形碳薄膜30上毯覆性沉积层间介电层32，其中层间介电层的材料可为利用热化学气相沉积法或高密度等离子体工艺所形成的掺杂或未掺杂氧化硅，例如：未掺杂硅酸盐玻璃(USG)、磷掺杂硅酸盐玻璃(PSG)或硼掺杂硅酸盐玻璃。此外，层间介电层32可为掺杂或磷掺杂旋转涂布玻璃、磷掺杂四乙氧基硅烷、硼掺杂四乙氧基硅烷。后续在层间介电层32进行平坦化工艺，例如化学机械抛光工艺，但为了简化并未显示在图中。后续覆盖介电抗反射层(DARC，dielectric anti-reflective coating)/底部抗反射层(BARC)和图案化的光阻层。
接着进行干蚀刻工艺，蚀刻穿过层间介电层32并停止于无定形碳薄膜30，形成接触开口34。再以干蚀刻工艺去除部分无定形碳薄膜，并同步去除图案化的光阻和底部抗反射层，使接触开口34”延伸至源极和漏极区20、24上的硅化区28，如图1D所示。值得注意的是，接触开口也可露出栅极电极上的硅化区。
如图1C所示，在蚀刻层间介电层32的步骤中，其等离子体源为C4F6或C4F8与CF4的混合气体。此外，蚀刻的等离子体源也可为CH2F2混合O2以及氩等离子体源气体。如图1D所示，在去除工艺中利用干式去除工艺，以H2和O2混合CF4为等离子体源，800瓦至1200瓦的射频电源，30瓦至70瓦射频偏压源，以及约小于50毫托(mTorr)的等离子体工艺压力，同时去除光阻层、底部抗反射层和无定形碳薄膜，其优点在于不会损失无定形碳层下邻近绝缘结构12的硅化物或氧化物。在去除无定形碳薄膜30的工艺中可同步去除光阻、底部抗反射层和接触孔蚀刻停止层。接着在接触开口34”中填入导电材料，例如钨，作为层间介电层32中的接触插塞。
图2A至图2G显示本发明另一实施例的应变增强CMOS结构的工艺剖面图，为利用无定形碳薄膜分别在NMOS器件和PMOS器件上作为张应力覆盖薄膜和压应力覆盖薄膜。在此工艺中与图1A至图1D工艺类似或相同的部分则不再叙述。
如图2A所示，半导体衬底10上具有绝缘结构12用来隔绝PMOS器件区14A和NMOS器件区14B。两栅极结构16A和16B分别在PMOS器件区及NMOS器件区形成，每一栅极结构包括一栅极介电层17、一栅极电极18和源极和漏极区20、24，其中源极和漏极区与栅极电极18横向相邻。介电间隙壁26可包括氧化层25和氮化层27，依序在栅极电极18的侧壁形成。在半导体衬底露出的部分，例如：源极和漏极区20、24以及栅极电极18，进行硅化工艺。
如图2B所示，在图2A所示的结构上沉积第一无定形碳薄膜30a。第一无定形碳薄膜作为压应力覆盖薄膜，提供PMOS器件压应变以提高空穴的迁移率。第一无定形碳薄膜也可当作接触孔蚀刻停止层，用来控制蚀刻终点和减少后续接触孔蚀刻工艺中硅化物的损失。第一无定形碳薄膜30a的沉积方法包括：物理气相沉积(PVD)、化学气相沉积(CVD)或其他等离子体辅助沉积法，例如：高密度等离子体化学气相沉积法(HDP-CVD)。第一无定形碳薄膜30a具有0-10Gpa的压应力，其介电常数约小于2.8，且具有不含氢的特性，因此，可用来改善器件性能、可靠度和产率。第一无定形碳薄膜30a的厚度约50埃至1000埃。第一无定形碳薄膜30a可为未掺杂或氟掺杂无定形碳。
可在第一无定形碳薄膜30a上沉积第一阻障层31a，作为后续去除光阻的蚀刻停止层。第一阻障层的材料例如是氧化物、氮氧化物、氮化物、碳化物或上述材料的组合。虽然图中绘出第一阻障层31a，但本发明可在没有任何阻障层的条件下进行。接着，在PMOS器件区14A上形成图案化的第一光阻层36a。
图2C所示，利用第一光阻36a作为掩模，以干蚀刻工艺选择性地从NMOS器件区去除第一阻障层31a和第一无定形碳薄膜30a露出的部分。接着再以干式或湿式去除工艺去除第一光阻层36a。在去除位于NMOS器件区14B的无定形碳薄膜30a的工艺中，是以相对于下层结构，例如硅、氧化物或硅化物，具有高蚀刻选择性的干蚀刻工艺，以O2，N2及CxFy作为蚀刻气体进行蚀刻。
如图2D所示，在图2C所示的结构上沉积第二无定形碳薄膜30b。第二无定形碳薄膜作为张应力覆盖薄膜，提供NMOS器件张应变以提高电子的迁移率。第二无定形碳薄膜也可当作接触孔蚀刻停止层，用来控制蚀刻终点和减少后续接触孔蚀刻工艺中硅化物的损失。第二无定形碳薄膜30b的沉积方法包括：物理气相沉积(PVD)、化学气相沉积(CVD)或其他等离子体辅助沉积法，例如：高密度等离子体化学气相沉积法(HDP-CVD)。第二无定形碳薄膜30b具有0-10Gpa的张应力，其介电常数约小于2.8，且具有不含氢的特性，因此，可用来改善器件性能、可靠度和产率。第二无定形碳薄膜30b的厚度约50埃至1000埃。第二无定形碳薄膜30b可为未掺杂或氟掺杂无定形碳。
可在第二无定形碳薄膜30b上沉积第二阻障层31b，作为后续去除光阻的蚀刻停止层。第二阻障层的材料例如是氧化物、氮氧化物、氮化物、碳化物或上述材料的组合。虽然图中绘出第一阻障层31b但本发明可在没有任何阻障层的条件下进行。接着，在NMOS器件区14B上形成图案化的第二光阻层36b。
图2E所示，利用第二光阻36b作为掩模，以干蚀刻工艺选择性地从PMOS器件区去除第二阻障层31b和第二无定形碳薄膜30b露出的部分。接着再以干式或湿式去除工艺去除第二光阻层36b。在去除位于PMOS器件区14A的无定形碳薄膜30b的工艺中，是以相对于下层结构，例如硅、氧化物或硅化物，具有高蚀刻选择性(约大于10)的干蚀刻工艺，以O2，N2及CxFy作为蚀刻气体进行蚀刻。
如图2F所示，在图2E所示的结构上沉积层间介电层32。接着，在层间介电层32进行平坦化工艺，例如化学机械抛光工艺，后续覆盖介电抗反射层(DARC，dielectric anti-reflective coating)/底部抗反射层(BARC)和图案化的光阻层、接着进行干蚀刻工艺，蚀刻穿过层间介电层32并停止于无定形碳薄膜30a和30b，形成接触开口34。再以干蚀刻工艺去除部分无定形碳薄膜，并同时去除图案化的光阻和底部抗反射层，使接触开口34”延伸到源极和漏极区20、24上的硅化区28，如图2G所示。值得注意的是，接触开口也可露出栅极电极上的硅化区。
在上述同时去除光阻层、底部抗反射层和无定形碳薄膜的工艺，其优点在于不会损失无定形碳层下邻近绝缘结构12的硅化物或氧化物。在去除无定形碳薄膜30的工艺中可同步去除光阻、底部抗反射层和接触孔蚀刻停止层。接着，在接触开口34”中填入导电材料，例如钨，作为层间介电层32中的接触插塞。
图3A至图3G显示本发明另一实施例的应变增强CMOS结构的工艺剖面图，是利用无定形碳薄膜在NMOS器件上作为活化覆盖膜和张应力覆盖薄膜。在此工艺中与图1A至图1D工艺和图2A至图2D工艺类似或相同的部分则不再叙述。
如图3A所示，半导体衬底10上具有绝缘结构12用来隔绝PMOS器件区14A和NMOS器件区14B。两栅极结构16A和16B分别在PMOS器件区和NMOS器件区形成，每一栅极结构包括栅极介电层17、栅极电极18和源极及漏极区20、24，其中源极及漏极区与栅极电极18横向相邻。介电间隙壁26可包括氧化层25和氮化层27，在栅极电极18的侧壁形成。
在图3A所示的结构上沉积第一无定形碳薄膜40a。在后续退火工艺中，第一无定形碳薄膜作为活化覆盖薄膜。第一无定形碳薄膜40a的沉积方法包括：物理气相沉积(PVD)、化学气相沉积(CVD)或其他等离子体辅助沉积法，例如：高密度等离子体化学气相沉积法(HDP-CVD)。第一无定形碳薄膜40a具有0-10Gpa的压应力，其介电常数约小于2.8，且具有不含氢的特性，其中第一无定形碳薄膜40a的厚度约50埃至1000埃。第一无定形碳薄膜40a可为未掺杂或氟掺杂无定形碳。接着，在衬底10沉积并图案化形成光阻层36c覆盖NMOS器件区14B。
图3B所示，利用光阻层36c作为掩模，以干蚀刻工艺选择性地自PMOS器件区去除第一无定形碳薄膜40a露出的部分。接着再以干式或湿式去除工艺去除光阻层36c。在去除位于PMOS器件区14A的第一无定形碳薄膜40a的工艺中，是以相对于下层结构具有高蚀刻选择性(约大于10)的干蚀刻工艺，以O2，N2及CxFy作为蚀刻气体进行蚀刻。之后，进行活化退火工艺38，在NMOS器件区域的沟道区域39产生张应力，其中退火工艺可利用快速热退火(rapid thermal anneal)或突发式退火(spike anneal)，在炉温约800℃至1000℃下进行。如图3C所示，去除NMOS器件区14B的第一无定形碳薄膜40a。
如图3D所示，进行硅化工艺，在半导体材料上，例如：源极和漏极区20、24以及栅极电极，形成硅化区28。硅化区28可为金属硅化层，其中金属材料包括：钛、钴、镍、钯、铂或铒。接着在上述结构上形成具有张应力的第二无定形碳薄膜40b。第二无定形碳薄膜40b作为张应力覆盖薄膜，提供NMOS器件张应变以提高电子的迁移率。第二无定形碳薄膜也可当作接触孔蚀刻停止层，用来控制蚀刻终点和减少后续接触孔蚀刻工艺中硅化物的损失。第二无定形碳薄膜40b的沉积方法包括：物理气相沉积(PVD)、化学气相沉积(CVD)或其他等离子体辅助沉积法，例如：高密度等离子体化学气相沉积法(HDP-CVD)。第二无定形碳薄膜30b具有0-10Gpa的张应力，其介电常数约小于2.8，且具有不含氢的特性，因此，可用来改善器件性能、可靠度和产率。第二无定形碳薄膜30b的厚度约50埃至1000埃。第二无定形碳薄膜30b可为未掺杂或氟掺杂无定形碳。
如图3E所示，在图3D所示的结构上沉积层间介电层32，接着进行平坦化工艺，例如化学机械抛光工艺，后续覆盖介电抗反射层(DARC，dielectricanti-reflective coating)/底部抗反射层(BARC)或图案化的光阻层。接着，进行干蚀刻工艺，蚀刻穿过层间介电层32并停止于第二无定形碳薄膜40b。再以干蚀刻工艺去除部分第二无定形碳薄膜40b，形成接触开口34”，并同时去除图案化的光阻和底部抗反射层，使接触开口34”延伸至源极和漏极区20、24上的硅化区28。值得注意的是，接触开口也可露出栅极电极上的硅化区。
虽然本发明已通过较佳实施例作了如上的公开，但是这并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，应该可以作出各种等效、修饰和变化，因此本发明的保护范围应当以权利要求书所界定的为准。

Claims (15)

1.一种半导体器件，包括：
一半导体衬底，具有一PMOS区域和一NMOS区域；
一第一栅极结构，置于该PMOS区域上，和一第二栅极结构，置于该NMOS区域上，其中该第一栅极结构和该第二栅极结构各包括一栅极电极，置于该半导体衬底上；以及一源极/漏极，置于邻近该栅极电极两侧的该半导体衬底中；
一硅化区，分别位于该第一栅极结构和该第二栅极结构的该栅极电极和该源极/漏极上；
一具有张应力的无定形碳薄膜，置于该第一栅极结构、该第二栅极结构和该硅化区上；以及
一介电层，置于该无定形碳薄膜上，且包括一接触孔，穿过该介电层和该无定形碳薄膜，并露出该第一和该第二栅极结构的该源极/漏极上的该硅化区。
2.根据权利要求1所述的半导体器件，进一步包括：一外延区，位于该第一栅极结构的该源极/漏极的一凹陷区。
3.根据权利要求2所述的半导体器件，其中该硅化区形成在该外延区上。
4.根据权利要求1所述的半导体器件，其中该非晶硅薄膜包括氟掺杂无定形碳。
5.一种半导体器件，包括：
一半导体衬底，具有一PMOS区域和一NMOS区域；
一第一栅极结构，置于该PMOS区域上，以及一第二栅极结构，置于该NMOS区域上，其中该第一栅极结构和该第二栅极结构各包括一栅极电极，置于该半导体衬底上；以及一源极/漏极，置于邻近该栅极电极两侧的该半导体衬底中；
一硅化区，分别位于该第一栅极结构与该第二栅极结构的该栅极电极和该源极/漏极上；
一具有压应力的第一无定形碳薄膜，置于该第一栅极结构以及该PMOS区域的该硅化区上；
一具有张应力的第二无定形碳薄膜，置于该第二栅极结构以及该NMOS区域的该硅化区上；以及
一介电层，置于该第一无定形碳薄膜和该第二无定形碳薄膜上，且包括一接触孔，穿过该介电层和该第一无定形碳薄膜及该第二无定形碳薄膜，分别露出该第一和该第二栅极结构的该源极/漏极上的该硅化区。
6.根据权利要求5所述的半导体器件，其中该无定形碳薄膜包括氟掺杂无定形碳。
7.根据权利要求5所述的半导体器件，进一步包括：
一第一阻障层，位于该PMOS区域的该第一无定形碳薄膜与该介电层之间；以及
一第二阻障层，位于该NMOS区域的该第二无定形碳薄膜与该介电层之间。
8.一种半导体器件的制造方法，包括：
提供一半导体衬底，具有一PMOS区域和一NMOS区域；
在该PMOS区域上形成一第一栅极结构，以及在该NMOS区域上形成一第二栅极结构，其中该第一栅极结构和该第二栅极结构各包括一栅极电极，置于该半导体衬底上；以及一源极/漏极，置于邻近该栅极电极两侧的该半导体衬底中；
在该第一栅极结构与该第二栅极结构的该栅极电极和该源极/漏极上形成一硅化区；
形成一具有张应力的无定形碳薄膜，覆盖该第一栅极结构、该第二栅极结构和该硅化区；
形成一介电层，置于该无定形碳薄膜上；以及
形成一接触孔，穿过该介电层和该无定形碳薄膜，分别露出该第一和该第二栅极结构的该源极/漏极上的该硅化区。
9.根据权利要求8所述的半导体器件的制造方法，在形成该硅化区之前还包括：
在该第一栅极结构的该源极/漏极中形成一凹陷；以及
在该凹陷中形成外延区。
10.根据权利要求8所述的半导体器件的制造方法，其中该无定形碳薄膜包括：氟掺杂无定形碳。
11.一种半导体器件的制造方法，包括：
提供一半导体衬底，具有一PMOS区域和一NMOS区域；
在该PMOS区域上形成一第一栅极结构，以及在该NMOS区域之上形成一第二栅极结构，其中该第一栅极结构和该第二栅极结构各包括一栅极电极，置于该半导体衬底上；以及一源极/漏极，置于邻近该栅极电极两侧的该半导体衬底中；
分别在该第一栅极结构与该第二栅极结构的该栅极电极和该源极/漏极上形成一硅化区；
形成一具有压应力的第一无定形碳薄膜，覆盖该第一栅极结构和该PMOS区域的该硅化区；
形成一具有张应力的第二无定形碳薄膜，覆盖该第二栅极结构和该NMOS区域的该硅化区；
形成一介电层，置于该第一和该第二无定形碳薄膜上；以及
形成一接触孔，穿过该介电层、该第一和该第二无定形碳薄膜，分别露出该第一和该第二栅极结构的该源极/漏极上的该硅化区。
12.根据权利要求11所述的半导体器件的制造方法，其中该无定形碳薄膜包括氟掺杂无定形碳。
13.根据权利要求11所述的半导体器件的制造方法，在形成该介电层之前还包括：在该NMOS区域的该第二无定形碳层上形成一第二阻障层。
14.一种半导体器件的制造方法，包括：
提供一半导体衬底，具有一PMOS区域和一NMOS区域；
在该PMOS区域上形成一第一栅极结构，以及在该NMOS区域上形成一第二栅极结构，其中该第一栅极结构和该第二栅极结构各包括一栅极电极，置于该半导体衬底上；以及一源极/漏极，置于邻近该栅极电极两侧的该半导体衬底中；
形成一具有张应力的第一无定形碳薄膜，覆盖该NMOS区域的该第二栅极结构；
进行一退火工艺，使该第二栅极结构的沟道产生张应力；
去除该第一无定形碳薄膜；
分别在该第一栅极结构和该第二栅极结构的该栅极电极的露出部分和该源极/漏极上形成一硅化区；
在该半导体衬底上形成具有张应力的第二无定形碳薄膜，覆盖该第一栅极结构、该第二栅极结构和该硅化区；
形成一介电层，置于该第二无定形碳薄膜上；以及
形成一接触孔，穿过该介电层和该第二无定形碳薄膜，分别露出该第一和该第二栅极结构的该源极/漏极上的该硅化区。
15.根据权利要求14所述的半导体器件的制造方法，其中该无定形碳薄膜包括氟掺杂无定形碳。
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