JP5107027B2 - ダイアモンド状のカーボンチャネルを有する電界効果トランジスタの製造方法 - Google Patents
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Description
本発明は、ゲート絶縁膜によりチャネルから分離されたゲート電極により制御されるチャネルと接続されたソース及びドレインを含み、前記チャネルがダイアモンド状のカーボン層により形成されるような電界効果トランジスタの製造方法に関する。
電界効果トランジスタは、チャネルと接続されたソース及びドレインを含む。ゲート絶縁膜によりチャネルから分離されたゲート電極は、チャネルのオン状態又はオフ状態を制御可能にする。従来は、電界効果トランジスタのソース、ドレイン及びチャネルは半導体材料、例えば、シリコンから作られる。
ＣＭＯＳ型インバータを製造するためには、ＰＭＯＳ型トランジスタ及びＮＭＯＳ型トランジスタが組み合わせられる。インバータの最適な動作には、ＮＭＯＳトランジスタの飽和電流が等しいＰＭＯＳトランジスタの飽和電流が必要となる。ＮＭＯＳ型トランジスタでは、チャネルにおける電流の流れは電子の流れであり、ＰＭＯＳ型トランジスタでは、チャネルにおける電流の流れはホールの流れである。電流は、対応する電荷担体の移動度に比例する。シリコンにおける電子の移動度はシリコンにおけるホールの移動度より大きいので、ＮＭＯＳ型トランジスタ及びＰＭＯＳ型トランジスタにおける等しい飽和電流を得られるように、ＮＭＯＳ型トランジスタ及びＰＭＯＳ型トランジスタの寸法が合わせられる。従って、ＣＭＯＳインバータのＰＭＯＳ型トランジスタは、例えば、ＮＭＯＳ型トランジスタに関連するチャネル幅より大きなチャネル幅を有する。ＣＭＯＳインバータの小型化は、結果的には、ＰＭＯＳトランジスタの寸法により制限される。
ダイアモンド製のチャネルを含む電界効果トランジスタが公知である。文献ＵＳ５１０７３１５号は、例えば、シリコン基板上に形成されたダイアモンドの絶縁層上に配置された金属／絶縁膜／半導体（ＭＩＳ）型の電界効果トランジスタについて開示している。Ｐ型半導電ダイアモンドの層はチャネルを形成する。ソース及びドレインはＮ型半導電ダイアモンドの層により形成される。ダイアモンド製のゲート絶縁膜はチャネル上に配置され、ゲート電極はこのゲート絶縁膜上に配置される。文献ＵＳ５１０７３１５号は、Ｎ型チャネル、並びにＰ型ソース及びＰ型ドレインを有するトランジスタについても開示している。トランジスタの製造は、ソース及びドレイン、ゲート絶縁膜、並びにゲートを連続的に作ることにある。上記トランジスタは、トランジスタの性能を下げるようなドレインとゲートの間の浮遊容量及びソースとゲートの間の浮遊容量を与え得る。
本発明の目的は、これらの欠点を改善することであって、特に、小さな浮遊容量を与える小さい寸法のトランジスタ及び論理ゲートが製造されることを可能とすることである。
本発明によれば、この目的は、添付の特許請求の範囲により達成され、特に、その方法が、
−ダイアモンド状のカーボン層を基板上に堆積させ、
−前記ダイアモンド状のカーボン層上に絶縁ゲート層を堆積させ、
−前記絶縁ゲート層上に少なくとも１つの導電層を堆積させ、ゲート電極を形成するために前記絶縁ゲート層をエッチングし、
−側面の絶縁膜を形成するために前記ゲート電極の側面に絶縁材料を堆積させ、
−前記ゲート絶縁層をエッチングし、
−前記チャネルの輪郭を描くように前記ダイアモンド状のカーボン層をエッチングし、
−前記チャネルの両側にソースを形成するための半導体材料及びドレインを形成するための半導体材料を堆積させること
を含むという事実により達成される。
−ダイアモンド状のカーボン層を基板上に堆積させ、
−前記ダイアモンド状のカーボン層上に絶縁ゲート層を堆積させ、
−前記絶縁ゲート層上に少なくとも１つの導電層を堆積させ、ゲート電極を形成するために前記絶縁ゲート層をエッチングし、
−側面の絶縁膜を形成するために前記ゲート電極の側面に絶縁材料を堆積させ、
−前記ゲート絶縁層をエッチングし、
−前記チャネルの輪郭を描くように前記ダイアモンド状のカーボン層をエッチングし、
−前記チャネルの両側にソースを形成するための半導体材料及びドレインを形成するための半導体材料を堆積させること
を含むという事実により達成される。
さらに、本発明の目的は、本発明に係る方法により得られるトランジスタ及び上記トランジスタを含むＣＭＯＳ型論理ゲートを提供することである。
他の利点及び特徴は、非制限的な例としてのみ与えられ、添付の図面において説明される以下の本発明の詳細な実施例の記述から、より明確になるであろう。
本発明に係る電界効果トランジスタは、ダイアモンド状のカーボン層により形成されるチャネルを含む。チャネルは、ＰＭＯＳ型トランジスタを形成するためのＮ型ドーパント又はＮＭＯＳ型トランジスタを形成するためのＰ型ドーパントによりドープされ得る。１０１５ａｔｏｍｓ／ｃｍ３でのドーピングに関しては、ダイアモンド状のカーボンは、室温で１８００ｃｍ２／Ｖｓの電子移動度及び１８００ｃｍ２／Ｖｓのホール移動度を有する。それぞれが等しい幅のチャネルを有するＮＭＯＳ型トランジスタ及びＰＭＯＳ型トランジスタのような２つのトランジスタは、結果的に、等しい飽和電流を有する。このことは、例えば、同じ寸法と、シリコンベースＣＭＯＳインバータの表面より２８％だけ小さい表面とを有するＰＭＯＳ型トランジスタ及びＮＭＯＳ型トランジスタを含むＣＭＯＳインバータのような論理ゲートが構成されることを可能とする。
本発明によれば、図１に示されるように、ダイアモンド状のカーボン層１が基板２上に堆積される。基板は、基板表面上に薄い絶縁層、例えば、高い誘電率を有する酸化膜の層、例えば、アルミナを含んでも良い。次に、ゲート絶縁層３がダイアモンド状のカーボン層１上に堆積される。次に、導電層４がゲート絶縁層３上に堆積される。図１に示されるように、導電層４は、第１の導電層４ａと、導電層又は非導電層のどちらでも良いような第２の層４ｂとの重ね合わせにより形成されても良く、エッチング又は埋め込みのためのマスキング層として用いられ得る。導電層４ａは、定圧化学的気相成長法又はエピタキシーにより堆積し得る。エッチングステップは、ゲート電極５を形成するために、マスク（図示されない）を用いて導電層４が側面に輪郭を描かれることを可能とする。次に、ゲート電極５の側面への絶縁材料の堆積は、ゲート電極５の側面の絶縁膜６が形成されることを可能とする。側面の電気絶縁膜６は、ゲート電極５の周りの導電層４の厚さに対応する厚さを有する層を堆積させることにより達成され得るものであって、マスク（図示されない）を用いたエッチングが後に続く。
図２では、ゲート電極５及び絶縁膜６に覆われていない基板２の区域のゲート絶縁層３のエッチングが示される。このエッチングは、塩素混合物及びホットカソード型技術を用いて行われ得る。
図３に示されるダイアモンド状のカーボン層１のエッチングは、チャネル７が側面に輪郭を描かれることを可能とする。カーボンが酸化されるだけで、ダイアモンド状のカーボンをエッチングできる。２Ｃ＋Ｏ２＝２ＣＯ又はＣ＋Ｏ２＝ＣＯ２という反応が促進される。キャリアガスとして機能し、エッチングレートを精細に調整するために酸素が希釈されることを可能とするような酸素とアルゴンの混合物が用いられ得る。図３に示されるように、ダイアモンド状のカーボン層１は、異方性エッチング又は等方性エッチングによりエッチングされ得る。等方性エッチングにより、好ましくは、ゲート電極５の下部にまで伸びる陥没部分を形成するようなゲート絶縁層３の下部のダイアモンド状のカーボン層１の除去部分８が得られる。等方性エッチングは、低エネルギー酸素プラズマにより、又はダイアモンド状のカーボン層１方向に流れる酸素を用いて行われる。異方性エッチングは、酸素プラズマを用いた反応性イオンエッチングにより行われても良い。基板２は、ダイアモンド状のカーボン層１のエッチングの最後で酸素プラズマにより高密度化されても良い。
図４は、例えば、チャネル７の両側の基板２上のエピタキシーによるソース及びドレインをそれぞれ形成するための半導体材料９ａ及び９ｂの堆積を示す。
図５に示されるように、ゲート電極及び側面の絶縁膜６に覆われていない基板２の区域の半導体材料９ａ及び９ｂの異方性エッチングは、半導体材料９ａ及び９ｂが側面に輪郭を描かれることを可能とし、ソース１０及びドレイン１１が形成されることを可能とする。半導体材料のエッチングは、特に、小さいサイズのトランジスタが得られることを可能とする。トランジスタの製造は、ソース１０及びドレイン１１に接続されるコンタクト素子を形成し、基板２上へ金属１２を堆積させ、例えば、機械的化学手段により金属１２をエッチングする平坦化により完了する。
別の手段として、ソース１０及びドレイン１１が異なる材料から作られても良い。この場合には、例えば、ソース１０を形成するための半導体材料９ａを堆積させている間にドレイン１１に対応する区域のマスキングを行い、次に、マスクを除去し、次に、半導体材料９ｂを堆積させている間に半導体材料９ａをマスクし、次に、この２番目のマスクを除去することにより可能となる。材料９ａ及び９ｂは、次に、ソース１０及びドレイン１１のそれぞれの輪郭を描くために、前述のように異方性エッチングされ得る。
半導体材料９ａは、例えば、ＮＭＯＳ型トランジスタ又はＰＭＯＳ型トランジスタのソース１０を形成するダイアモンドであっても良い。半導体材料９ｂは、例えば、ＮＭＯＳ型トランジスタのドレイン１１を形成するダイアモンド、ゲルマニウム、ガリウム砒素又はインジウムアンチモンであっても良く、ＰＭＯＳ型トランジスタのドレイン１１を形成するダイアモンド又はゲルマニウムであっても良い。
上記の方法は、特に、ソース及びドレインをゲートに対して自動的に位置決めさせ得る。このことは、トランジスタの性能に悪い影響を与えるようなドレインとゲートの間及びソースとゲートの間の浮遊容量の形成を防ぐ。実際には、ゲートが作られる前にソース及びドレインが作られるような文献５１０７３１５による製造方法とは違って、上述の方法ではこれらのステップが逆順である。ゲート電極５、側面の絶縁膜６及びゲート絶縁膜３に対応する部分により形成される集合物は、チャネル７の輪郭を描くようにダイアモンド状のカーボン層１をエッチングするためのマスキングの目的を果たす。次に、ソース及びドレインが前記集合物の下のチャネルの周りに同レベルで配置される。
図６では、ＣＭＯＳインバータを形成するＰＭＯＳ型トランジスタ１３及びＮＭＯＳ型トランジスタ１４は、それぞれ、ソース１０、ドレイン１１及びゲート電極を含む。それらのゲート電極５は共通の導体１５と接続される。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、ほぼ同じ寸法を有し、特に、チャネル幅Ｌは完全に一致する。
Claims (3)
- ゲート絶縁層（３）によりチャネル（７）から分離されたゲート電極（５）により制御される単結晶チャネル（７）により接続される単結晶ソース（１０）及び単結晶ドレイン（１１）を含む電界効果トランジスタの製造方法であって、前記チャネル（７）はダイアモンド状のカーボン層（１）により形成され、前記方法は、
アルミナの層によって覆われた基板を用意し、
ダイアモンド状のカーボン層（１）を基板（２）上に堆積させ、
前記ダイアモンド状のカーボン層（１）上に前記ゲート絶縁層（３）を堆積させ、
前記ゲート絶縁層（３）上に少なくとも１つの導電層（４）を堆積させ、前記ゲート電極（５）を形成するように前記導電層（４）をエッチングし、
前記ゲート電極（５）の側面に絶縁材料を堆積させて側面の絶縁体（６）を形成し、
前記ゲート絶縁層（３）をエッチングし、
前記ダイアモンド状のカーボン層（１）をエッチングして前記チャネルを画定し、
前記単結晶ソース（１０）を形成するための半導体材料（９ａ）及び前記単結晶ドレイン（１１）を形成するための半導体材料（９ｂ）を前記チャネル（７）の両側にエピタキシーにより堆積させて、前記半導体材料（９ｂ）は、ＮＭＯＳタイプの前記単結晶ドレイン（１１）を形成する際には、ダイアモンド、ゲルマニウム、ガリウム砒素又はインジウムアンチモンを含む一群から選択され、ＰＭＯＳタイプの前記単結晶ドレイン（１１）を形成する際には、ダイアモンドおよびゲルマニウムを含む一群から選択されることを含むことを特徴とする方法。 - 請求項１に記載の方法であって、前記ダイアモンド状のカーボン層（１）のエッチングは、前記ゲート絶縁層（３）の下に前記ダイアモンド状のカーボン層（１）の陥没部分を得るための等方性エッチングであることを特徴とする方法。
- 請求項２に記載の方法であって、前記ゲート電極（５）及び前記側面の絶縁体（６）に覆われていない前記基板（２）の区域において、前記半導体材料（９ａ、９ｂ）を異方性エッチングすることを含むことを特徴とする方法。
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