JPH07142741A - Ｃ−ｍｏｓ薄膜トランジスタおよびその作製方法 - Google Patents
Ｃ−ｍｏｓ薄膜トランジスタおよびその作製方法Info
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- JPH07142741A JPH07142741A JP5314202A JP31420293A JPH07142741A JP H07142741 A JPH07142741 A JP H07142741A JP 5314202 A JP5314202 A JP 5314202A JP 31420293 A JP31420293 A JP 31420293A JP H07142741 A JPH07142741 A JP H07142741A
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Abstract
(57)【要約】
【目的】 レイアウト上、および電気的に対称性が良く
て設計の自由度が高く、高集積化が可能なＣ−ＭＯＳ薄
膜トランジスタを提供する。 【構成】 基板上に形成した単結晶Ｓｉ薄膜を活性層と
するＣ−ＭＯＳトランジスタにおいて、回路を形成して
いるＮｃｈ薄膜トランジスタのゲート酸化膜１０４の膜
厚を、Ｐｃｈ薄膜トランジスタのゲート酸化膜１０５の
膜厚より厚くする。これにより、回路設計の重要なパラ
メータである飽和ドレイン電流（Ｉｄｏ）を、レイアウ
ト上の対称性を損なうことなく、等しくすることができ
る。
て設計の自由度が高く、高集積化が可能なＣ−ＭＯＳ薄
膜トランジスタを提供する。 【構成】 基板上に形成した単結晶Ｓｉ薄膜を活性層と
するＣ−ＭＯＳトランジスタにおいて、回路を形成して
いるＮｃｈ薄膜トランジスタのゲート酸化膜１０４の膜
厚を、Ｐｃｈ薄膜トランジスタのゲート酸化膜１０５の
膜厚より厚くする。これにより、回路設計の重要なパラ
メータである飽和ドレイン電流（Ｉｄｏ）を、レイアウ
ト上の対称性を損なうことなく、等しくすることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は薄膜半導体装置および、
その作製方法に関し、詳しくは単結晶Ｓｉ薄膜を用いた
Ｃ−ＭＯＳ薄膜トランジスタ、該トランジスタを使用し
たシフトレジスタ回路および、前記Ｃ−ＭＯＳ薄膜トラ
ンジスタの作製方法に関する。
その作製方法に関し、詳しくは単結晶Ｓｉ薄膜を用いた
Ｃ−ＭＯＳ薄膜トランジスタ、該トランジスタを使用し
たシフトレジスタ回路および、前記Ｃ−ＭＯＳ薄膜トラ
ンジスタの作製方法に関する。
【０００２】
【従来の技術】帯域溶融再結晶化法により絶縁性基板上
に形成した、単結晶Ｓｉ薄膜を活性層とするＰｃｈ薄膜
トランジスタによりシフトレジスタを構成してＬＣＤデ
ィスプレイの駆動回路を作製することは公知である（IE
EE TRANSACTIONS ON ELECTRONDEVICES, VOL.35, NO.4,
APRIL 1988 ）。
に形成した、単結晶Ｓｉ薄膜を活性層とするＰｃｈ薄膜
トランジスタによりシフトレジスタを構成してＬＣＤデ
ィスプレイの駆動回路を作製することは公知である（IE
EE TRANSACTIONS ON ELECTRONDEVICES, VOL.35, NO.4,
APRIL 1988 ）。
【０００３】また、帯域溶融再結晶化法により石英基板
上に形成したＳｉ薄膜のホール移動度について再結晶化
膜中の引張り応力により、キャリヤが電子のときは上昇
し、逆に正孔のときは減少するという報告がみられる
（IEEE IEDM-81 P232 〜P235 1981 ）。
上に形成したＳｉ薄膜のホール移動度について再結晶化
膜中の引張り応力により、キャリヤが電子のときは上昇
し、逆に正孔のときは減少するという報告がみられる
（IEEE IEDM-81 P232 〜P235 1981 ）。
【０００４】さらに、絶縁性基板上に形成した単結晶Ｓ
ｉ薄膜を活性層とするＮｃｈ薄膜トランジスタ、Ｐｃｈ
薄膜トランジスタのＣ−ＭＯＳ回路により論理回路や駆
動回路を構成することも、よく知られている。
ｉ薄膜を活性層とするＮｃｈ薄膜トランジスタ、Ｐｃｈ
薄膜トランジスタのＣ−ＭＯＳ回路により論理回路や駆
動回路を構成することも、よく知られている。
【０００５】基板上に形成した単結晶Ｓｉ薄膜を活性層
とする薄膜トランジスタのＣ−ＭＯＳ回路を用いた電子
デバイスは、低消費電力、ラッチアップフリー、耐放射
線エラーフリー等の高信頼性をもち、更に絶縁性基板上
に形成することにより寄生容量が大幅に減少し、より高
速の動作が可能である。
とする薄膜トランジスタのＣ−ＭＯＳ回路を用いた電子
デバイスは、低消費電力、ラッチアップフリー、耐放射
線エラーフリー等の高信頼性をもち、更に絶縁性基板上
に形成することにより寄生容量が大幅に減少し、より高
速の動作が可能である。
【０００６】このような単結晶Ｓｉ薄膜を基板上に形成
する手法については、従来より数多くの提案がなされて
いる。これらの提案の多くは、絶縁性基板上に非晶質あ
るいは多結晶Ｓｉ薄膜を形成し、この非晶質あるいは多
結晶Ｓｉ薄膜を種々の熱源により溶融再結晶化させるも
のである。この場合の熱源としてはレーザー光、電子ビ
ーム、種々のランプ光、ワイヤー状のカーボンヒーター
等がある。
する手法については、従来より数多くの提案がなされて
いる。これらの提案の多くは、絶縁性基板上に非晶質あ
るいは多結晶Ｓｉ薄膜を形成し、この非晶質あるいは多
結晶Ｓｉ薄膜を種々の熱源により溶融再結晶化させるも
のである。この場合の熱源としてはレーザー光、電子ビ
ーム、種々のランプ光、ワイヤー状のカーボンヒーター
等がある。
【０００７】このような帯域溶融再結晶化法を用いたＳ
ＯＩ形成法によって得られる単結晶Ｓｉ薄膜には、再結
晶化時にＳｉ薄膜内部に引張り応力が存在する。そのよ
うな単結晶Ｓｉ薄膜においては、ホール移動度が引張り
応力によりキャリヤが電子の場合上昇し、正孔の場合に
は減少する。また、そのような単結晶Ｓｉ薄膜を活性層
とする薄膜トランジスタを作製したときにも、その引張
り応力によりその電界効果移動度（μ）は、バルクの単
結晶Ｓｉウエハーの電界効果移動度（μ）とは異なった
値を示す。つまり、Ｎｃｈ薄膜トランジスタにおいては
電子の電界効果移動度（μｅ）が上昇し、逆にＰｃｈ薄
膜トランジスタにおいては減少する。
ＯＩ形成法によって得られる単結晶Ｓｉ薄膜には、再結
晶化時にＳｉ薄膜内部に引張り応力が存在する。そのよ
うな単結晶Ｓｉ薄膜においては、ホール移動度が引張り
応力によりキャリヤが電子の場合上昇し、正孔の場合に
は減少する。また、そのような単結晶Ｓｉ薄膜を活性層
とする薄膜トランジスタを作製したときにも、その引張
り応力によりその電界効果移動度（μ）は、バルクの単
結晶Ｓｉウエハーの電界効果移動度（μ）とは異なった
値を示す。つまり、Ｎｃｈ薄膜トランジスタにおいては
電子の電界効果移動度（μｅ）が上昇し、逆にＰｃｈ薄
膜トランジスタにおいては減少する。
【０００８】通常、バルクの単結晶Ｓｉウエハーの場
合、Ｎｃｈトランジスタの電子の電界効果移動度（μ
ｅ）は６００（ｃｍ2 ／Ｖ・ｓ）前後、Ｐｃｈトランジ
スタのホールの電界効果移動度（μｈ）は２００（ｃｍ
2 ／Ｖ・ｓ）前後であり、３倍程度、電子の移動度の方
が高いのが普通である。それに対し、帯域溶融再結晶化
法により得られた単結晶Ｓｉ薄膜を活性層とするＮｃｈ
薄膜トランジスタの電子の移動度（μｅ）は９００（ｃ
ｍ2 ／Ｖ・ｓ）前後、Ｐｃｈ薄膜トランジスタのホール
の移動度（μｈ）は１５０（ｃｍ2 ／Ｖ・ｓ）前後であ
り、６倍程度の差がある。
合、Ｎｃｈトランジスタの電子の電界効果移動度（μ
ｅ）は６００（ｃｍ2 ／Ｖ・ｓ）前後、Ｐｃｈトランジ
スタのホールの電界効果移動度（μｈ）は２００（ｃｍ
2 ／Ｖ・ｓ）前後であり、３倍程度、電子の移動度の方
が高いのが普通である。それに対し、帯域溶融再結晶化
法により得られた単結晶Ｓｉ薄膜を活性層とするＮｃｈ
薄膜トランジスタの電子の移動度（μｅ）は９００（ｃ
ｍ2 ／Ｖ・ｓ）前後、Ｐｃｈ薄膜トランジスタのホール
の移動度（μｈ）は１５０（ｃｍ2 ／Ｖ・ｓ）前後であ
り、６倍程度の差がある。
【０００９】ここで、Ｎｃｈ薄膜トランジスタとＰｃｈ
薄膜トランジスタの電界効果移動度（μｅ）と（μｈ）
は回路設計のときに重要な量であり、下記［数１］〜
［数５］のように、各ｃｈの薄膜トランジスタの飽和ド
レイン電流（Ｉｄｏｎ）、（Ｉｄｏｐ）に直接影響を与
える。
薄膜トランジスタの電界効果移動度（μｅ）と（μｈ）
は回路設計のときに重要な量であり、下記［数１］〜
［数５］のように、各ｃｈの薄膜トランジスタの飽和ド
レイン電流（Ｉｄｏｎ）、（Ｉｄｏｐ）に直接影響を与
える。
【００１０】
【数１】
【００１１】
【数２】
【００１２】
【数３】
【００１３】
【数４】
【００１４】
【数５】
【００１５】ただし、［数１］〜［数５］における各記
号の意味は、次のとおりである。 Ｉｄｏｎ：Ｎｃｈ薄膜トランジスタの飽和ドレイン電流 Ｖｇ：ゲート電圧 Ｖｔｎ：Ｎｃｈ薄膜トランジスタのしきい値 βｎ：ドライバトランジスタのβ値 Ｃｏｘｎ：Ｎｃｈ薄膜トランジスタのゲート酸化膜容量 μｅ：Ｎｃｈ薄膜トランジスタの電界効果移動度 Ｗｎ：Ｎｃｈ薄膜トランジスタのゲート幅 Ｌｎ：Ｎｃｈ薄膜トランジスタのゲート長 Ｉｄｏｐ：Ｐｃｈ薄膜トランジスタの飽和ドレイン電流 Ｖｔｐ：Ｐｃｈ薄膜トランジスタのしきい値 βｐ：負荷トランジスタのβ値 Ｃｏｘｐ：Ｐｃｈ薄膜トランジスタのゲート酸化膜容量 μｈ：Ｐｃｈ薄膜トランジスタの電界効果移動度 Ｗｐ：Ｐｃｈ薄膜トランジスタのゲート幅 Ｌｐ：Ｐｃｈ薄膜トランジスタのゲート長 βＲ：ベータレシオ
号の意味は、次のとおりである。 Ｉｄｏｎ：Ｎｃｈ薄膜トランジスタの飽和ドレイン電流 Ｖｇ：ゲート電圧 Ｖｔｎ：Ｎｃｈ薄膜トランジスタのしきい値 βｎ：ドライバトランジスタのβ値 Ｃｏｘｎ：Ｎｃｈ薄膜トランジスタのゲート酸化膜容量 μｅ：Ｎｃｈ薄膜トランジスタの電界効果移動度 Ｗｎ：Ｎｃｈ薄膜トランジスタのゲート幅 Ｌｎ：Ｎｃｈ薄膜トランジスタのゲート長 Ｉｄｏｐ：Ｐｃｈ薄膜トランジスタの飽和ドレイン電流 Ｖｔｐ：Ｐｃｈ薄膜トランジスタのしきい値 βｐ：負荷トランジスタのβ値 Ｃｏｘｐ：Ｐｃｈ薄膜トランジスタのゲート酸化膜容量 μｈ：Ｐｃｈ薄膜トランジスタの電界効果移動度 Ｗｐ：Ｐｃｈ薄膜トランジスタのゲート幅 Ｌｐ：Ｐｃｈ薄膜トランジスタのゲート長 βＲ：ベータレシオ
【００１６】回路を設計する際には、Ｎｃｈ薄膜トラン
ジスタとＰｃｈ薄膜トランジスタの飽和ドレイン電流
［数１］と［数３］が等しくなるように、［数２］のβ
ｎと［数４］のβｐを等しくする。つまり、βＲ＝１に
する。このとき、電気的に対称性が最も良くＣ−ＭＯＳ
回路の入力電圧の１／２の点がしきい値となり、Ｃ−Ｍ
ＯＳ回路のＨｉｇｈレベル、Ｌｏｗレベルに対するノイ
ズマージンをほぼ等しくすることが可能である。
ジスタとＰｃｈ薄膜トランジスタの飽和ドレイン電流
［数１］と［数３］が等しくなるように、［数２］のβ
ｎと［数４］のβｐを等しくする。つまり、βＲ＝１に
する。このとき、電気的に対称性が最も良くＣ−ＭＯＳ
回路の入力電圧の１／２の点がしきい値となり、Ｃ−Ｍ
ＯＳ回路のＨｉｇｈレベル、Ｌｏｗレベルに対するノイ
ズマージンをほぼ等しくすることが可能である。
【００１７】
【発明が解決しようとする課題】しかしながら従来、帯
域溶融再結晶化法により絶縁性基板上に形成した単結晶
Ｓｉ薄膜を活性層とする薄膜トランジスタの場合、［数
２］のＮｃｈ薄膜トランジスタのβｎ値と［数４］のＰ
ｃｈ薄膜トランジスタのβｐ値を等しくするために、Ｎ
ｃｈ薄膜トランジスタのゲート幅（Ｗｎ）をＰｃｈトラ
ンジスタのゲート幅（Ｗｐ）の６倍程度大きくしなけれ
ばならなかった。なぜならば、前述のようにＮｃｈ薄膜
トランジスタの電界効果移動度（μｅ）がＰｃｈ薄膜ト
ランジスタの電界効果移動度（μｈ）よりも６倍程度大
きいからである。
域溶融再結晶化法により絶縁性基板上に形成した単結晶
Ｓｉ薄膜を活性層とする薄膜トランジスタの場合、［数
２］のＮｃｈ薄膜トランジスタのβｎ値と［数４］のＰ
ｃｈ薄膜トランジスタのβｐ値を等しくするために、Ｎ
ｃｈ薄膜トランジスタのゲート幅（Ｗｎ）をＰｃｈトラ
ンジスタのゲート幅（Ｗｐ）の６倍程度大きくしなけれ
ばならなかった。なぜならば、前述のようにＮｃｈ薄膜
トランジスタの電界効果移動度（μｅ）がＰｃｈ薄膜ト
ランジスタの電界効果移動度（μｈ）よりも６倍程度大
きいからである。
【００１８】このように、ゲート幅がＮｃｈとＰｃｈで
大きく異なることは、レイアウト上の対称性を悪化さ
せ、レイアウト設計の自由度を低減させていた。また、
ゲートの幅が６倍程度も違うので、Ｐｃｈ薄膜トランジ
スタの占有面積が大きく、高集積化には障害となってい
た。
大きく異なることは、レイアウト上の対称性を悪化さ
せ、レイアウト設計の自由度を低減させていた。また、
ゲートの幅が６倍程度も違うので、Ｐｃｈ薄膜トランジ
スタの占有面積が大きく、高集積化には障害となってい
た。
【００１９】逆に、［数２］のβｎと［数４］のβｐを
等しくするためにＮｃｈとＰｃｈ薄膜トランジスタのゲ
ート幅（Ｗ）を等しくし、Ｐｃｈのゲート長（Ｌｐ）を
Ｎｃｈの１／６の長さにすることは、レイアウト上の対
称性は良いものの微細加工が困難になるといった問題が
あった。
等しくするためにＮｃｈとＰｃｈ薄膜トランジスタのゲ
ート幅（Ｗ）を等しくし、Ｐｃｈのゲート長（Ｌｐ）を
Ｎｃｈの１／６の長さにすることは、レイアウト上の対
称性は良いものの微細加工が困難になるといった問題が
あった。
【００２０】高信頼性、高速動作が可能である電子デバ
イスを実現するための、基板上に形成した単結晶Ｓｉ薄
膜を活性層とする薄膜トランジスタにおいては、Ｎｃｈ
とＰｃｈの電界効果移動度の差が大きいので、従来βｎ
とβｐを等しくするためにレイアウト上の対称性が悪く
設計上の自由度も低下し、また高集積化の障害になって
いた。したがって本発明の目的は、以上の問題を解決す
ることにある。
イスを実現するための、基板上に形成した単結晶Ｓｉ薄
膜を活性層とする薄膜トランジスタにおいては、Ｎｃｈ
とＰｃｈの電界効果移動度の差が大きいので、従来βｎ
とβｐを等しくするためにレイアウト上の対称性が悪く
設計上の自由度も低下し、また高集積化の障害になって
いた。したがって本発明の目的は、以上の問題を解決す
ることにある。
【００２１】
【課題を解決するための手段】本発明（請求項１）のＣ
−ＭＯＳ薄膜トランジスタは、基板上に形成した単結晶
Ｓｉ薄膜を活性層とするＣ−ＭＯＳトランジスタにおい
て、回路を構成しているＮｃｈ薄膜トランジスタとＰｃ
ｈ薄膜トランジスタのゲート酸化膜の厚さは、Ｎｃｈ薄
膜トランジスタの方がＰｃｈ薄膜トランジスタより厚い
ことを特徴とする。すなわち本発明は、各ｃｈ薄膜トラ
ンジスタ間でゲート酸化膜の厚さに違いを設けることで
ゲート酸化膜容量（Ｃｏｘ）を変え、回路設計の重要な
パラメータである飽和ドレイン電流を等しくするもので
ある。
−ＭＯＳ薄膜トランジスタは、基板上に形成した単結晶
Ｓｉ薄膜を活性層とするＣ−ＭＯＳトランジスタにおい
て、回路を構成しているＮｃｈ薄膜トランジスタとＰｃ
ｈ薄膜トランジスタのゲート酸化膜の厚さは、Ｎｃｈ薄
膜トランジスタの方がＰｃｈ薄膜トランジスタより厚い
ことを特徴とする。すなわち本発明は、各ｃｈ薄膜トラ
ンジスタ間でゲート酸化膜の厚さに違いを設けることで
ゲート酸化膜容量（Ｃｏｘ）を変え、回路設計の重要な
パラメータである飽和ドレイン電流を等しくするもので
ある。
【００２２】
【作用】以下、本発明のＣ−ＭＯＳ薄膜トランジスタの
動作原理について［数６］〜［数１５］を用いて詳細に
説明する。一般にＮｃｈ薄膜トランジスタの飽和ドレイ
ン電流（Ｉｄｏｎ）は、［数６］のように示される。
動作原理について［数６］〜［数１５］を用いて詳細に
説明する。一般にＮｃｈ薄膜トランジスタの飽和ドレイ
ン電流（Ｉｄｏｎ）は、［数６］のように示される。
【００２３】
【数６】
【００２４】
【数７】
【００２５】
【数８】
【００２６】
【数９】
【００２７】
【数１０】
【００２８】ただし、［数６］〜［数１０］における各
記号の意味は次のとおりである。 εｏｘ：酸化膜の誘電率 Ｔｏｘｎ：Ｎｃｈ薄膜トランジスタのゲート酸化膜の厚
さ ＶFB：フラットバンド電圧 φMS：ゲートと活性層の仕事関数差 ｑ：単位電荷量 Ｎｓｓ：界面準位密度 φＦ：フェルミレベル Ｔ：絶対温度 ＮA ：Ｎｃｈ薄膜トランジスタの活性領域の不純物濃度 Ｎｉ：真性半導体の不純物濃度 なお、前出の記号と同一の記号の意味は、前述のとおり
である。
記号の意味は次のとおりである。 εｏｘ：酸化膜の誘電率 Ｔｏｘｎ：Ｎｃｈ薄膜トランジスタのゲート酸化膜の厚
さ ＶFB：フラットバンド電圧 φMS：ゲートと活性層の仕事関数差 ｑ：単位電荷量 Ｎｓｓ：界面準位密度 φＦ：フェルミレベル Ｔ：絶対温度 ＮA ：Ｎｃｈ薄膜トランジスタの活性領域の不純物濃度 Ｎｉ：真性半導体の不純物濃度 なお、前出の記号と同一の記号の意味は、前述のとおり
である。
【００２９】Ｐｃｈ薄膜トランジスタの飽和ドレイン電
流（Ｉｄｏｐ）は、下記［数１１］のように示される。
流（Ｉｄｏｐ）は、下記［数１１］のように示される。
【００３０】
【数１１】
【００３１】
【数１２】
【００３２】
【数１３】
【００３３】
【数１４】
【００３４】
【数１５】
【００３５】ただし、［数１１］〜［数１５］における
各記号の意味は次のとおりであり、前出の記号と同一の
記号の意味は、前述のとおりである。 Ｔｏｘｐ：Ｐｃｈ薄膜トランジスタのゲート酸化膜の厚
さ ｋ：ボルツマン定数 ＮD ：Ｐｃｈ薄膜トランジスタの活性領域の不純物濃度
各記号の意味は次のとおりであり、前出の記号と同一の
記号の意味は、前述のとおりである。 Ｔｏｘｐ：Ｐｃｈ薄膜トランジスタのゲート酸化膜の厚
さ ｋ：ボルツマン定数 ＮD ：Ｐｃｈ薄膜トランジスタの活性領域の不純物濃度
【００３６】前記酸化膜の誘電率（εｏｘ）、ゲート電
圧（Ｖｇ）、界面準位密度（Ｎｓｓ）、絶対温度
（Ｔ）、真性半導体の不純物濃度（Ｎｉ）の値は、各ｃ
ｈ薄膜トランジスタで等しい。また、帯域溶融再結晶化
法により形成したＳｉ薄膜を活性層とする薄膜トランジ
スタにおいて、電界効果移動度はＰｃｈよりＮｃｈの方
が６倍程度も大きいので、従来は［数６］と［数１１］
を等しくするために、ゲート幅をＮｃｈよりＰｃｈの方
を６倍程度大きくしていた。
圧（Ｖｇ）、界面準位密度（Ｎｓｓ）、絶対温度
（Ｔ）、真性半導体の不純物濃度（Ｎｉ）の値は、各ｃ
ｈ薄膜トランジスタで等しい。また、帯域溶融再結晶化
法により形成したＳｉ薄膜を活性層とする薄膜トランジ
スタにおいて、電界効果移動度はＰｃｈよりＮｃｈの方
が６倍程度も大きいので、従来は［数６］と［数１１］
を等しくするために、ゲート幅をＮｃｈよりＰｃｈの方
を６倍程度大きくしていた。
【００３７】そこで本発明では、レイアウト上の対称性
を良くするために、Ｎｃｈ薄膜トランジスタのゲート幅
（Ｗｎ）とＰｃｈ薄膜トランジスタのゲート幅（Ｗｐ）
を等しくし、更に微細加工上の困難さからゲート長（Ｌ
ｎ，Ｌｐ）も等しくするものである。
を良くするために、Ｎｃｈ薄膜トランジスタのゲート幅
（Ｗｎ）とＰｃｈ薄膜トランジスタのゲート幅（Ｗｐ）
を等しくし、更に微細加工上の困難さからゲート長（Ｌ
ｎ，Ｌｐ）も等しくするものである。
【００３８】［数６］〜［数１５］の中で上記のことを
考慮すると、各ｃｈ薄膜トランジスタのゲート酸化膜の
厚さは、Ｔｏｘｎ＞Ｔｏｘｐとなる。仮にＴｏｘｎ＜Ｔ
ｏｘｐとすると、ＮA を大きくする必要があり、ソース
ドレイン間の耐圧が低くなり信頼性に欠けるようにな
る。そのためＮA はあまり大きくできない。また、従来
のようにＴｏｘｎ＝Ｔｏｘｐの場合は、各薄膜トランジ
スタのゲート幅（Ｗｎ，Ｗｐ）をＷｎ＜Ｗｐとする必要
があり、レイアウト上の対称性が悪く、設計の自由度が
低下するので高集積化には適さない。このようなことを
踏まえて、Ｉｄｏｎ＝Ｉｄｏｐとなるように各ｃｈ薄膜
トランジスタのゲート酸化膜を選択すると、Ｔｏｘｎ＞
Ｔｏｘｐとなる。
考慮すると、各ｃｈ薄膜トランジスタのゲート酸化膜の
厚さは、Ｔｏｘｎ＞Ｔｏｘｐとなる。仮にＴｏｘｎ＜Ｔ
ｏｘｐとすると、ＮA を大きくする必要があり、ソース
ドレイン間の耐圧が低くなり信頼性に欠けるようにな
る。そのためＮA はあまり大きくできない。また、従来
のようにＴｏｘｎ＝Ｔｏｘｐの場合は、各薄膜トランジ
スタのゲート幅（Ｗｎ，Ｗｐ）をＷｎ＜Ｗｐとする必要
があり、レイアウト上の対称性が悪く、設計の自由度が
低下するので高集積化には適さない。このようなことを
踏まえて、Ｉｄｏｎ＝Ｉｄｏｐとなるように各ｃｈ薄膜
トランジスタのゲート酸化膜を選択すると、Ｔｏｘｎ＞
Ｔｏｘｐとなる。
【００３９】
【実施例】次に本発明のＣ−ＭＯＳ薄膜トランジスタの
構成について、図面を用いて説明する。図１はＮｃｈ、
Ｐｃｈ薄膜トランジスタの構造を示す断面図であり、図
２はその平面図である。
構成について、図面を用いて説明する。図１はＮｃｈ、
Ｐｃｈ薄膜トランジスタの構造を示す断面図であり、図
２はその平面図である。
【００４０】１０１は支持体としての基板である。すな
わち、鏡面研磨した厚さ３００μｍ〜２ｍｍ、好ましく
は４００μｍ〜１．５ｍｍの合成透明石英基板、または
鏡面研磨した厚さ４００μｍ〜１０００μｍ、好ましく
は４５０μｍ〜７００μｍ、面方位（１００）または
（１１１）、望ましくは（１００）、抵抗率０．１Ω・
ｃｍ〜３０００Ω・ｃｍ、好ましくは１Ω・ｃｍ〜１０
０Ω・ｃｍの単結晶Ｓｉウエハー上に、１００Å〜１μ
ｍ、好ましくは１０００Å〜６０００Åの酸化膜付きウ
エハー等の絶縁性基板である。
わち、鏡面研磨した厚さ３００μｍ〜２ｍｍ、好ましく
は４００μｍ〜１．５ｍｍの合成透明石英基板、または
鏡面研磨した厚さ４００μｍ〜１０００μｍ、好ましく
は４５０μｍ〜７００μｍ、面方位（１００）または
（１１１）、望ましくは（１００）、抵抗率０．１Ω・
ｃｍ〜３０００Ω・ｃｍ、好ましくは１Ω・ｃｍ〜１０
０Ω・ｃｍの単結晶Ｓｉウエハー上に、１００Å〜１μ
ｍ、好ましくは１０００Å〜６０００Åの酸化膜付きウ
エハー等の絶縁性基板である。
【００４１】１０２はＮｃｈ薄膜トランジスタの活性領
域であって、ＳｉＨ4 ，Ｓｉ2 Ｈ6，ＳｉＦ4 ，ＳｉＨ
2 Ｃｌ2 ，ＳｉＨＣｌ3 ，ＳｉＣｌ4 等のガスを用いて
熱ＣＶＤ，ＥＣＲ−ＣＶＤ，ＬＰＣＶＤ，プラズマＣＶ
Ｄ法などにより非晶質または多結晶Ｓｉの薄膜を形成
し、その後種々の熱源により帯域溶融再結晶化法によっ
て単結晶化した、厚さ１００Å〜１μｍ、好ましくは３
００Å〜５０００Åの単結晶Ｓｉ薄膜である。
域であって、ＳｉＨ4 ，Ｓｉ2 Ｈ6，ＳｉＦ4 ，ＳｉＨ
2 Ｃｌ2 ，ＳｉＨＣｌ3 ，ＳｉＣｌ4 等のガスを用いて
熱ＣＶＤ，ＥＣＲ−ＣＶＤ，ＬＰＣＶＤ，プラズマＣＶ
Ｄ法などにより非晶質または多結晶Ｓｉの薄膜を形成
し、その後種々の熱源により帯域溶融再結晶化法によっ
て単結晶化した、厚さ１００Å〜１μｍ、好ましくは３
００Å〜５０００Åの単結晶Ｓｉ薄膜である。
【００４２】１０２ａはＮｃｈ薄膜トランジスタのソー
ス領域であって、周期律表Ｖ族の原子であるＰ，Ａｓ等
の不純物原子を濃度１０18ｃｍ-3 〜１０21ｃｍ-3、好
ましくは１０19ｃｍ-3 〜１０20ｃｍ-3含むような領域
であって、イオン注入法や気相拡散法、塗布拡散法によ
って形成される領域である。１０２ｂはＮｃｈ薄膜トラ
ンジスタのドレイン領域であって、前記ソース領域と同
時に形成される周期律表Ｖ族の原子であるＰ，Ａｓ等の
不純物原子を濃度１０18ｃｍ-3 〜１０21ｃｍ-3、好ま
しくは１０19ｃｍ-3 〜１０20ｃｍ-3含むような領域で
あり、イオン注入法や気相拡散法、塗布拡散法によって
形成される領域である。
ス領域であって、周期律表Ｖ族の原子であるＰ，Ａｓ等
の不純物原子を濃度１０18ｃｍ-3 〜１０21ｃｍ-3、好
ましくは１０19ｃｍ-3 〜１０20ｃｍ-3含むような領域
であって、イオン注入法や気相拡散法、塗布拡散法によ
って形成される領域である。１０２ｂはＮｃｈ薄膜トラ
ンジスタのドレイン領域であって、前記ソース領域と同
時に形成される周期律表Ｖ族の原子であるＰ，Ａｓ等の
不純物原子を濃度１０18ｃｍ-3 〜１０21ｃｍ-3、好ま
しくは１０19ｃｍ-3 〜１０20ｃｍ-3含むような領域で
あり、イオン注入法や気相拡散法、塗布拡散法によって
形成される領域である。
【００４３】１０３はＰｃｈ薄膜トランジスタの活性領
域であって、ＳｉＨ4 ，Ｓｉ2 Ｈ6，ＳｉＦ4 ，ＳｉＨ
2 Ｃｌ2 ，ＳｉＨＣｌ3 ，ＳｉＣｌ4 等のガスを用いて
熱ＣＶＤ，ＥＣＲ−ＣＶＤ，ＬＰＣＶＤ，プラズマＣＶ
Ｄ法などにより非晶質または多結晶Ｓｉ薄膜を形成し、
その後種々の熱源により帯域溶融再結晶化法によって単
結晶化した、厚さ１００Å〜１μｍ、好ましくは３００
Å〜５０００Åの単結晶Ｓｉ薄膜である。
域であって、ＳｉＨ4 ，Ｓｉ2 Ｈ6，ＳｉＦ4 ，ＳｉＨ
2 Ｃｌ2 ，ＳｉＨＣｌ3 ，ＳｉＣｌ4 等のガスを用いて
熱ＣＶＤ，ＥＣＲ−ＣＶＤ，ＬＰＣＶＤ，プラズマＣＶ
Ｄ法などにより非晶質または多結晶Ｓｉ薄膜を形成し、
その後種々の熱源により帯域溶融再結晶化法によって単
結晶化した、厚さ１００Å〜１μｍ、好ましくは３００
Å〜５０００Åの単結晶Ｓｉ薄膜である。
【００４４】１０３ａはＰｃｈ薄膜トランジスタのドレ
イン領域であって、周期律表ＩＩＩ族の原子であるＢ，
Ｓｂ等の不純物原子を濃度１０18ｃｍ-3 〜１０21ｃｍ
-3、好ましくは１０19ｃｍ-3 〜１０20ｃｍ-3含むよう
な領域であり、イオン注入法や気相拡散法、塗布拡散法
によって形成される領域である。
イン領域であって、周期律表ＩＩＩ族の原子であるＢ，
Ｓｂ等の不純物原子を濃度１０18ｃｍ-3 〜１０21ｃｍ
-3、好ましくは１０19ｃｍ-3 〜１０20ｃｍ-3含むよう
な領域であり、イオン注入法や気相拡散法、塗布拡散法
によって形成される領域である。
【００４５】１０３ｂはＰｃｈ薄膜トランジスタのソー
ス領域であって、前記ドレインと同時に形成される周期
律表ＩＩＩ族の原子であるＢ，Ｓｂ等の不純物原子を、
濃度１０18ｃｍ-3 〜１０21ｃｍ-3、好ましくは１０19
ｃｍ-3 〜１０20ｃｍ-3含むような領域であり、イオン
注入法や気相拡散法、塗布拡散法によって形成される領
域である。
ス領域であって、前記ドレインと同時に形成される周期
律表ＩＩＩ族の原子であるＢ，Ｓｂ等の不純物原子を、
濃度１０18ｃｍ-3 〜１０21ｃｍ-3、好ましくは１０19
ｃｍ-3 〜１０20ｃｍ-3含むような領域であり、イオン
注入法や気相拡散法、塗布拡散法によって形成される領
域である。
【００４６】１０４はＮｃｈ薄膜トランジスタのゲート
酸化膜であって、厚さ１００Å〜２０００Å、好ましく
は２００Å〜１０００Åであり、ドライ酸化法またはパ
イロ酸化法等の熱酸化法や、ＳｉＨ4 ，ＳｉＨ2 Ｃ
ｌ2 ，Ｎ2 Ｏ，ＣＯ2 等のガスを用いた熱ＣＶＤ法等に
よって形成される。
酸化膜であって、厚さ１００Å〜２０００Å、好ましく
は２００Å〜１０００Åであり、ドライ酸化法またはパ
イロ酸化法等の熱酸化法や、ＳｉＨ4 ，ＳｉＨ2 Ｃ
ｌ2 ，Ｎ2 Ｏ，ＣＯ2 等のガスを用いた熱ＣＶＤ法等に
よって形成される。
【００４７】１０５はＰｃｈ薄膜トランジスタのゲート
酸化膜であって、厚さ１００Å〜２０００Å、好ましく
は２００Å〜１０００Åであり、ドライ酸化法またはパ
イロ酸化法等の熱酸化法や、ＳｉＨ4 ，ＳｉＨ2 Ｃ
ｌ2 ，Ｎ2 Ｏ，ＣＯ2 等のガスを用いた熱ＣＶＤ法等に
よって形成される。
酸化膜であって、厚さ１００Å〜２０００Å、好ましく
は２００Å〜１０００Åであり、ドライ酸化法またはパ
イロ酸化法等の熱酸化法や、ＳｉＨ4 ，ＳｉＨ2 Ｃ
ｌ2 ，Ｎ2 Ｏ，ＣＯ2 等のガスを用いた熱ＣＶＤ法等に
よって形成される。
【００４８】ここで、本発明の薄膜トランジスタにおい
て、１０４のＮｃｈ薄膜トランジスタの酸化膜の厚さ
（Ｔｏｘｎ）と１０５のＰｃｈ薄膜トランジスタの酸化
膜の厚さ（Ｔｏｘｐ）については、Ｔｏｘｎ＞Ｔｏｘｐ
の関係にある。このようにすることで、回路設計の重要
なパラメータである飽和ドレイン電流（Ｉｄｏ）を、レ
イアウト上の対称性を損なうことなく等しくすることが
できる。
て、１０４のＮｃｈ薄膜トランジスタの酸化膜の厚さ
（Ｔｏｘｎ）と１０５のＰｃｈ薄膜トランジスタの酸化
膜の厚さ（Ｔｏｘｐ）については、Ｔｏｘｎ＞Ｔｏｘｐ
の関係にある。このようにすることで、回路設計の重要
なパラメータである飽和ドレイン電流（Ｉｄｏ）を、レ
イアウト上の対称性を損なうことなく等しくすることが
できる。
【００４９】１０６はＮｃｈ薄膜トランジスタのゲート
電極であって、厚さ５００Å〜１μｍ、好ましくは１５
００Å〜５０００ÅのＰやＢ等の不純物原子を濃度１０
18ｃｍ-3 以上含むような多結晶Ｓｉ、またはＡｌ，
Ｗ，Ｔｉ，ＴｉＮ等の金属材料である。
電極であって、厚さ５００Å〜１μｍ、好ましくは１５
００Å〜５０００ÅのＰやＢ等の不純物原子を濃度１０
18ｃｍ-3 以上含むような多結晶Ｓｉ、またはＡｌ，
Ｗ，Ｔｉ，ＴｉＮ等の金属材料である。
【００５０】１０７はＰｃｈ薄膜トランジスタのゲート
電極であって、厚さ５００Å〜１μｍ、好ましくは１５
００Å〜５０００ÅのＰやＢ等の不純物原子を濃度１０
18ｃｍ-3 以上含むような多結晶Ｓｉ、またはＡｌ，
Ｗ，Ｔｉ，ＴｉＮ等の金属材料である。
電極であって、厚さ５００Å〜１μｍ、好ましくは１５
００Å〜５０００ÅのＰやＢ等の不純物原子を濃度１０
18ｃｍ-3 以上含むような多結晶Ｓｉ、またはＡｌ，
Ｗ，Ｔｉ，ＴｉＮ等の金属材料である。
【００５１】１０８はＳｉＨ4 ，Ｓｉ2 Ｈ6 ，Ｓｉ
Ｆ4 ，ＳｉＨ2 Ｃｌ2 ，ＳｉＨＣｌ3 ，ＳｉＣｌ4 ，Ｃ
Ｏ2 ，Ｎ2 Ｏ，Ｏ2 等のガスを用いて熱ＣＶＤ，ＥＣＲ
−ＣＶＤ，ＬＰＣＶＤ，プラズマＣＶＤ法などにより成
膜された厚さ５００Å〜２μｍ、好ましくは１５００Å
〜８０００ÅのＳｉ中に少なくともＮ原子、Ｏ原子を含
むような、望ましくはＳｉＯ2 の層間絶縁膜である。
Ｆ4 ，ＳｉＨ2 Ｃｌ2 ，ＳｉＨＣｌ3 ，ＳｉＣｌ4 ，Ｃ
Ｏ2 ，Ｎ2 Ｏ，Ｏ2 等のガスを用いて熱ＣＶＤ，ＥＣＲ
−ＣＶＤ，ＬＰＣＶＤ，プラズマＣＶＤ法などにより成
膜された厚さ５００Å〜２μｍ、好ましくは１５００Å
〜８０００ÅのＳｉ中に少なくともＮ原子、Ｏ原子を含
むような、望ましくはＳｉＯ2 の層間絶縁膜である。
【００５２】１０９は各ｃｈ薄膜トランジスタ間を電気
的に接続するＡｌ配線であってＣＶＤ法、真空蒸着法、
スパッタ法等によって厚さ２０００Å〜３μｍ、好まし
くは５０００Å〜１μｍに形成される。
的に接続するＡｌ配線であってＣＶＤ法、真空蒸着法、
スパッタ法等によって厚さ２０００Å〜３μｍ、好まし
くは５０００Å〜１μｍに形成される。
【００５３】１１０は層間絶縁膜を通してゲート電極や
各ｃｈ薄膜トランジスタとＡｌ配線をコンタクトするた
めのコンタクトホールである。
各ｃｈ薄膜トランジスタとＡｌ配線をコンタクトするた
めのコンタクトホールである。
【００５４】図２の平面図のＩＮはＣ−ＭＯＳ回路のデ
ータの入力端子であり、ＯＵＴはデータの出力端子であ
る。この場合、Ｃ−ＭＯＳ回路なので入力の反転が出力
される。
ータの入力端子であり、ＯＵＴはデータの出力端子であ
る。この場合、Ｃ−ＭＯＳ回路なので入力の反転が出力
される。
【００５５】次に図３を用いて、本発明のＣ−ＭＯＳ薄
膜トランジスタの作製フローについて説明する。図中、
２０１は支持体としての基板であり、鏡面研磨した厚さ
３００μｍ〜２ｍｍ、好ましくは４００μｍ〜１．５ｍ
ｍの合成基板、または鏡面研磨した厚さ４００μｍ〜１
０００μｍ、好ましくは４５０μｍ〜７００μｍ、面方
位（１００）または（１１１）、望ましくは（１０
０）、抵抗率０．１Ω・ｃｍ〜３０００Ω・ｃｍ、好ま
しくは１Ω・ｃｍ〜１００Ω・ｃｍの単結晶Ｓｉウエハ
ー上に１００Å〜１μｍ、好ましくは１０００Å〜６０
００Åの酸化膜付きウエハー等の絶縁性基板を準備する
〔図３（ａ）〕。
膜トランジスタの作製フローについて説明する。図中、
２０１は支持体としての基板であり、鏡面研磨した厚さ
３００μｍ〜２ｍｍ、好ましくは４００μｍ〜１．５ｍ
ｍの合成基板、または鏡面研磨した厚さ４００μｍ〜１
０００μｍ、好ましくは４５０μｍ〜７００μｍ、面方
位（１００）または（１１１）、望ましくは（１０
０）、抵抗率０．１Ω・ｃｍ〜３０００Ω・ｃｍ、好ま
しくは１Ω・ｃｍ〜１００Ω・ｃｍの単結晶Ｓｉウエハ
ー上に１００Å〜１μｍ、好ましくは１０００Å〜６０
００Åの酸化膜付きウエハー等の絶縁性基板を準備する
〔図３（ａ）〕。
【００５６】基板２０１上にＳｉＨ4 ，Ｓｉ2 Ｈ6 ，Ｓ
ｉＦ4 ，ＳｉＨ2 Ｃｌ2 ，ＳｉＨＣｌ3 ，ＳｉＣｌ4 等
のガスを用いて熱ＣＶＤ，ＥＣＲ−ＣＶＤ，ＬＰＣＶ
Ｄ，プラズマＣＶＤ法などにより非晶質または多結晶の
Ｓｉ薄膜２０２を形成する〔図３（ｂ）〕。
ｉＦ4 ，ＳｉＨ2 Ｃｌ2 ，ＳｉＨＣｌ3 ，ＳｉＣｌ4 等
のガスを用いて熱ＣＶＤ，ＥＣＲ−ＣＶＤ，ＬＰＣＶ
Ｄ，プラズマＣＶＤ法などにより非晶質または多結晶の
Ｓｉ薄膜２０２を形成する〔図３（ｂ）〕。
【００５７】引き続きＳｉＨ4 ，ＳｉＨ2 Ｃｌ2 ，
Ｏ2 ，Ｎ2 Ｏ，ＣＯ2 等のガスを用い熱ＣＶＤ，ＥＣＲ
−ＣＶＤ，ＬＰＣＶＤ，プラズマＣＶＤ法などにより帯
域溶融再結晶化を良好に行うために、ＳｉＯ2 の表面保
護層２０３を形成する〔図３（ｃ）〕。
Ｏ2 ，Ｎ2 Ｏ，ＣＯ2 等のガスを用い熱ＣＶＤ，ＥＣＲ
−ＣＶＤ，ＬＰＣＶＤ，プラズマＣＶＤ法などにより帯
域溶融再結晶化を良好に行うために、ＳｉＯ2 の表面保
護層２０３を形成する〔図３（ｃ）〕。
【００５８】次にレーザー光、電子ビーム、種々のラン
プ光、ワイヤー状のカーボンヒーター等の種々の熱源２
０４により帯域溶融再結晶化によって、厚さ１００Å〜
１μｍ、好ましくは３００Å〜５０００Åの非晶質また
は多結晶Ｓｉ薄膜を単結晶化する〔図３（ｄ）〕。この
ときのＳｉ溶融領域２０５は図中左から右へ移動し、広
い面積にわたって均一性の良い単結晶Ｓｉ薄膜２０６が
得られる。
プ光、ワイヤー状のカーボンヒーター等の種々の熱源２
０４により帯域溶融再結晶化によって、厚さ１００Å〜
１μｍ、好ましくは３００Å〜５０００Åの非晶質また
は多結晶Ｓｉ薄膜を単結晶化する〔図３（ｄ）〕。この
ときのＳｉ溶融領域２０５は図中左から右へ移動し、広
い面積にわたって均一性の良い単結晶Ｓｉ薄膜２０６が
得られる。
【００５９】次に表面保護層２０３を除去し、単結晶Ｓ
ｉ薄膜２０６を露出させ〔図３（ｅ）〕、この単結晶Ｓ
ｉ薄膜をホトリソエッチング工程によって処理し、本発
明のＣ−ＭＯＳ薄膜トランジスタの活性領域を規定する
〔図３（ｆ）〕。
ｉ薄膜２０６を露出させ〔図３（ｅ）〕、この単結晶Ｓ
ｉ薄膜をホトリソエッチング工程によって処理し、本発
明のＣ−ＭＯＳ薄膜トランジスタの活性領域を規定する
〔図３（ｆ）〕。
【００６０】２０７はＮｃｈ薄膜トランジスタ領域すな
わち、該トランジスタの活性層であり、２０８はＰｃｈ
薄膜トランジスタ領域すなわち、該トランジスタの活性
層である。このとき、Ｐｃｈ薄膜トランジスタ領域２０
８はＳｉＨ4 ，ＳｉＨ2 Ｃｌ2 ，Ｏ2 ，Ｎ2 Ｏ，Ｃ
Ｏ2 ，Ｎ2 ，ＮＨ3 等のガスを用い熱ＣＶＤ，ＥＣＲ−
ＣＶＤ，ＬＰＣＶＤ，プラズマＣＶＤ法などによって厚
さ１００Å〜１μｍ、好ましくは２００Å〜２０００Å
の、少なくとも酸素原子の透過を防止する膜、好ましく
は窒化Ｓｉ膜２１０で被覆する。このような状態にて１
回目のゲート酸化膜形成工程を行う〔図３（ｇ）〕。
わち、該トランジスタの活性層であり、２０８はＰｃｈ
薄膜トランジスタ領域すなわち、該トランジスタの活性
層である。このとき、Ｐｃｈ薄膜トランジスタ領域２０
８はＳｉＨ4 ，ＳｉＨ2 Ｃｌ2 ，Ｏ2 ，Ｎ2 Ｏ，Ｃ
Ｏ2 ，Ｎ2 ，ＮＨ3 等のガスを用い熱ＣＶＤ，ＥＣＲ−
ＣＶＤ，ＬＰＣＶＤ，プラズマＣＶＤ法などによって厚
さ１００Å〜１μｍ、好ましくは２００Å〜２０００Å
の、少なくとも酸素原子の透過を防止する膜、好ましく
は窒化Ｓｉ膜２１０で被覆する。このような状態にて１
回目のゲート酸化膜形成工程を行う〔図３（ｇ）〕。
【００６１】２０９は１回目のゲート酸化膜形成工程に
てＮｃｈ薄膜トランジスタ上に形成したゲート酸化膜で
あって、厚さ１００Å〜２０００Å、好ましくは２００
Å〜１０００Åであり、ドライ酸化法またはパイロ酸化
法等の熱酸化法や、ＳｉＨ4，ＳｉＨ2 Ｃｌ2 ，Ｎ
2 Ｏ，ＣＯ2 等のガスを用いた熱ＣＶＤ法等によって形
成される。このようにすることで、Ｐｃｈ薄膜トランジ
スタ領域においては酸素原子の透過がないので、酸化膜
は成長せずＮｃｈ薄膜トランジスタ領域にのみゲート酸
化膜を形成することが可能となる。
てＮｃｈ薄膜トランジスタ上に形成したゲート酸化膜で
あって、厚さ１００Å〜２０００Å、好ましくは２００
Å〜１０００Åであり、ドライ酸化法またはパイロ酸化
法等の熱酸化法や、ＳｉＨ4，ＳｉＨ2 Ｃｌ2 ，Ｎ
2 Ｏ，ＣＯ2 等のガスを用いた熱ＣＶＤ法等によって形
成される。このようにすることで、Ｐｃｈ薄膜トランジ
スタ領域においては酸素原子の透過がないので、酸化膜
は成長せずＮｃｈ薄膜トランジスタ領域にのみゲート酸
化膜を形成することが可能となる。
【００６２】次に、少なくとも酸素原子の透過を防止す
る膜、好ましくは窒化Ｓｉ膜２１０をエッチングにより
除去し、２回目のゲート酸化膜形成工程を行う〔図３
（ｈ）〕。２１１は２回目のゲート酸化膜形成工程にて
形成したＮｃｈ薄膜トランジスタのゲート酸化膜であっ
て、厚さ厚さ１００Å〜３０００Å、好ましくは２００
Å〜１５００Åであり、ドライ酸化法またはパイロ酸化
法等の熱酸化法や、ＳｉＨ4 ，ＳｉＨ2 Ｃｌ2 ，Ｎ
2 Ｏ，ＣＯ2 等のガスを用いた熱ＣＶＤ法等によって形
成される。２１２は２回目のゲート酸化膜形成工程にて
形成したＰｃｈ薄膜トランジスタのゲート酸化膜であ
る。ここで、このゲート酸化膜２１２は、膜厚が少なく
ともＮｃｈ薄膜トランジスタのゲート酸化膜２１１の膜
厚より小さいものである。
る膜、好ましくは窒化Ｓｉ膜２１０をエッチングにより
除去し、２回目のゲート酸化膜形成工程を行う〔図３
（ｈ）〕。２１１は２回目のゲート酸化膜形成工程にて
形成したＮｃｈ薄膜トランジスタのゲート酸化膜であっ
て、厚さ厚さ１００Å〜３０００Å、好ましくは２００
Å〜１５００Åであり、ドライ酸化法またはパイロ酸化
法等の熱酸化法や、ＳｉＨ4 ，ＳｉＨ2 Ｃｌ2 ，Ｎ
2 Ｏ，ＣＯ2 等のガスを用いた熱ＣＶＤ法等によって形
成される。２１２は２回目のゲート酸化膜形成工程にて
形成したＰｃｈ薄膜トランジスタのゲート酸化膜であ
る。ここで、このゲート酸化膜２１２は、膜厚が少なく
ともＮｃｈ薄膜トランジスタのゲート酸化膜２１１の膜
厚より小さいものである。
【００６３】上記のようにして、本発明のＣ−ＭＯＳ薄
膜トランジスタにおけるＮｃｈとＰｃｈ薄膜トランジス
タのゲート酸化膜に厚さの違いを形成し、［数２］〜
［数６］、［数７］〜［数１１］からＮｃｈ薄膜トラン
ジスタの飽和ドレイン電流（Ｉｄｏｎ）と、Ｐｃｈ薄膜
トランジスタの飽和ドレイン電流（Ｉｄｏｐ）が等しく
なるように、各薄膜トランジスタのゲート酸化膜の膜厚
を決定する。
膜トランジスタにおけるＮｃｈとＰｃｈ薄膜トランジス
タのゲート酸化膜に厚さの違いを形成し、［数２］〜
［数６］、［数７］〜［数１１］からＮｃｈ薄膜トラン
ジスタの飽和ドレイン電流（Ｉｄｏｎ）と、Ｐｃｈ薄膜
トランジスタの飽和ドレイン電流（Ｉｄｏｐ）が等しく
なるように、各薄膜トランジスタのゲート酸化膜の膜厚
を決定する。
【００６４】次に、全面に厚さ５００Å〜１μｍ、好ま
しくは１５００Å〜５０００ÅのＰやＢ等の不純物原子
を濃度１０18ｃｍ-3 以上含むような多結晶Ｓｉ、また
はＡｌ，Ｗ，Ｔｉ，ＴｉＮ等の金属材料を形成した後
に、ホトリソエッチング工程によってＮｃｈ薄膜トラン
ジスタのゲート電極２１３、Ｐｃｈ薄膜トランジスタの
ゲート電極２１４を規定する〔図３（ｉ）〕。
しくは１５００Å〜５０００ÅのＰやＢ等の不純物原子
を濃度１０18ｃｍ-3 以上含むような多結晶Ｓｉ、また
はＡｌ，Ｗ，Ｔｉ，ＴｉＮ等の金属材料を形成した後
に、ホトリソエッチング工程によってＮｃｈ薄膜トラン
ジスタのゲート電極２１３、Ｐｃｈ薄膜トランジスタの
ゲート電極２１４を規定する〔図３（ｉ）〕。
【００６５】次に、各薄膜トランジスタのソース、ドレ
イン領域を形成する〔図３（ｊ）〕。２１５はＮｃｈ薄
膜トランジスタのソース領域であって、周期律表Ｖ族の
原子であるＰ，Ａｓ等の不純物原子を濃度１０18ｃｍ-3
〜１０21ｃｍ-3、好ましくは１０19ｃｍ-3 〜１０20
ｃｍ-3含むような領域であり、イオン注入法や気相拡散
法、塗布拡散法によって形成される領域である。
イン領域を形成する〔図３（ｊ）〕。２１５はＮｃｈ薄
膜トランジスタのソース領域であって、周期律表Ｖ族の
原子であるＰ，Ａｓ等の不純物原子を濃度１０18ｃｍ-3
〜１０21ｃｍ-3、好ましくは１０19ｃｍ-3 〜１０20
ｃｍ-3含むような領域であり、イオン注入法や気相拡散
法、塗布拡散法によって形成される領域である。
【００６６】２１６はＮｃｈ薄膜トランジスタのドレイ
ン領域であって、前記ソース領域と同時に形成される、
周期律表Ｖ族の原子であるＰ，Ａｓ等の不純物原子を濃
度１０18ｃｍ-3 〜１０21ｃｍ-3、好ましくは１０19ｃ
ｍ-3 〜１０20ｃｍ-3含むような領域であり、イオン注
入法や気相拡散法、塗布拡散法によって形成される領域
である。
ン領域であって、前記ソース領域と同時に形成される、
周期律表Ｖ族の原子であるＰ，Ａｓ等の不純物原子を濃
度１０18ｃｍ-3 〜１０21ｃｍ-3、好ましくは１０19ｃ
ｍ-3 〜１０20ｃｍ-3含むような領域であり、イオン注
入法や気相拡散法、塗布拡散法によって形成される領域
である。
【００６７】２１７はＰｃｈ薄膜トランジスタのドレイ
ン領域であって、周期律表ＩＩＩ族の原子であるＢ，Ｓ
ｂ等の不純物原子を濃度１０18ｃｍ-3 〜１０21ｃ
ｍ-3、好ましくは１０19ｃｍ-3 〜１０20ｃｍ-3含むよ
うな領域であり、イオン注入法や気相拡散法、塗布拡散
法によって形成される領域である。
ン領域であって、周期律表ＩＩＩ族の原子であるＢ，Ｓ
ｂ等の不純物原子を濃度１０18ｃｍ-3 〜１０21ｃ
ｍ-3、好ましくは１０19ｃｍ-3 〜１０20ｃｍ-3含むよ
うな領域であり、イオン注入法や気相拡散法、塗布拡散
法によって形成される領域である。
【００６８】２１８はＰｃｈ薄膜トランジスタのソース
領域であって、前記ドレイン領域と同時に形成される、
周期律表ＩＩＩ族の原子であるＢ，Ｓｂ等の不純物原子
を濃度１０18ｃｍ-3 〜１０21ｃｍ-3、好ましくは１０
19ｃｍ-3 〜１０20ｃｍ-3含むような領域であり、イオ
ン注入法や気相拡散法、塗布拡散法によって形成される
領域である。
領域であって、前記ドレイン領域と同時に形成される、
周期律表ＩＩＩ族の原子であるＢ，Ｓｂ等の不純物原子
を濃度１０18ｃｍ-3 〜１０21ｃｍ-3、好ましくは１０
19ｃｍ-3 〜１０20ｃｍ-3含むような領域であり、イオ
ン注入法や気相拡散法、塗布拡散法によって形成される
領域である。
【００６９】次に、ＳｉＨ4 ，Ｓｉ2 Ｈ6 ，ＳｉＦ4 ，
ＳｉＨ2 Ｃｌ2 ，ＳｉＨＣｌ3 ，ＳｉＣｌ4 ，ＣＯ2 ，
Ｎ2 Ｏ，Ｏ2 等のガスを用いて熱ＣＶＤ，ＥＣＲ−ＣＶ
Ｄ，ＬＰＣＶＤ，プラズマＣＶＤ法などにより成膜され
た厚さ５００Å〜２μｍ、好ましくは１５００Å〜８０
００ÅのＳｉ中に少なくともＮ原子、Ｏ原子を含むよう
な、望ましくはＳｉＯ2 の層間絶縁膜２１９を形成する
〔図３（ｋ）〕。
ＳｉＨ2 Ｃｌ2 ，ＳｉＨＣｌ3 ，ＳｉＣｌ4 ，ＣＯ2 ，
Ｎ2 Ｏ，Ｏ2 等のガスを用いて熱ＣＶＤ，ＥＣＲ−ＣＶ
Ｄ，ＬＰＣＶＤ，プラズマＣＶＤ法などにより成膜され
た厚さ５００Å〜２μｍ、好ましくは１５００Å〜８０
００ÅのＳｉ中に少なくともＮ原子、Ｏ原子を含むよう
な、望ましくはＳｉＯ2 の層間絶縁膜２１９を形成する
〔図３（ｋ）〕。
【００７０】次に、ホトリソエッチング工程によって層
間絶縁膜２１９を通してゲート電極や各薄膜トランジス
タとＡｌ配線をコンタクトするためのコンタクトホール
２２０を形成する〔図３（ｌ）〕。
間絶縁膜２１９を通してゲート電極や各薄膜トランジス
タとＡｌ配線をコンタクトするためのコンタクトホール
２２０を形成する〔図３（ｌ）〕。
【００７１】次に、全面にわたってＡｌ金属をＣＶＤ
法、真空蒸着法、スパッタ法等により厚さ２０００Å〜
３μｍ、好ましくは５０００Å〜１μｍに形成し、ホト
リソエッチング工程によって各ｃｈ薄膜トランジスタ間
を電気的に接続するＡｌ配線２２１を形成する〔図３
（ｍ）〕。以上のようにして、本発明のＣ−ＭＯＳ薄膜
トランジスタは完成する。
法、真空蒸着法、スパッタ法等により厚さ２０００Å〜
３μｍ、好ましくは５０００Å〜１μｍに形成し、ホト
リソエッチング工程によって各ｃｈ薄膜トランジスタ間
を電気的に接続するＡｌ配線２２１を形成する〔図３
（ｍ）〕。以上のようにして、本発明のＣ−ＭＯＳ薄膜
トランジスタは完成する。
【００７２】以下、具体的な実施例を、図４および図５
を用いて説明する。 実施例１ 図３（ａ）〜（ｍ）の作製工程によって実際に作製した
Ｃ−ＭＯＳ薄膜トランジスタの構造断面図を図４に示
し、平面図を図５に示す。基板３０１としては、厚さ５
００μｍの透明合成石英ウエハーを用いた。この透明合
成石英ウエハー上にＳｉＨ4 ガスを用いＬＰＣＶＤ法に
よってＳｉＨ4 流量２００ｓｃｃｍ、圧力１Ｔｏｒｒ、
基板温度６３０℃にて厚さ３０００Åの多結晶Ｓｉを形
成した。この上に表面保護層であるＳｉＯ2 をＬＰＣＶ
Ｄ法によってＳｉＨ4 ，Ｎ2 Ｏガスを用いＳｉＨ4 流量
２０ｓｃｃｍ、Ｎ2 Ｏ流量１ＳＬＭ、圧力２Ｔｏｒｒ、
基板温度７５０℃にて、厚さ１．５μｍ成膜した。
を用いて説明する。 実施例１ 図３（ａ）〜（ｍ）の作製工程によって実際に作製した
Ｃ−ＭＯＳ薄膜トランジスタの構造断面図を図４に示
し、平面図を図５に示す。基板３０１としては、厚さ５
００μｍの透明合成石英ウエハーを用いた。この透明合
成石英ウエハー上にＳｉＨ4 ガスを用いＬＰＣＶＤ法に
よってＳｉＨ4 流量２００ｓｃｃｍ、圧力１Ｔｏｒｒ、
基板温度６３０℃にて厚さ３０００Åの多結晶Ｓｉを形
成した。この上に表面保護層であるＳｉＯ2 をＬＰＣＶ
Ｄ法によってＳｉＨ4 ，Ｎ2 Ｏガスを用いＳｉＨ4 流量
２０ｓｃｃｍ、Ｎ2 Ｏ流量１ＳＬＭ、圧力２Ｔｏｒｒ、
基板温度７５０℃にて、厚さ１．５μｍ成膜した。
【００７３】その後、ヤイヤーストリップ法により走査
速度１ｍｍ／ｓｅｃにて、多結晶Ｓｉの帯域溶融再結晶
化を行い、全面にわたって厚さ３０００Åの単結晶Ｓｉ
薄膜を形成した。
速度１ｍｍ／ｓｅｃにて、多結晶Ｓｉの帯域溶融再結晶
化を行い、全面にわたって厚さ３０００Åの単結晶Ｓｉ
薄膜を形成した。
【００７４】その後、表面保護層であるＳｉＯ2 膜をウ
エットエッチングにより除去しホト・リソによってＮｃ
ｈ、Ｐｃｈ薄膜トランジスタの位置を規定した。規定さ
れた単結晶Ｓｉ薄膜にＲＩＥを行い、Ｎｃｈ薄膜トラン
ジスタの活性領域３０２と、Ｎｃｈ薄膜トランジスタの
活性領域３０３を形成した。
エットエッチングにより除去しホト・リソによってＮｃ
ｈ、Ｐｃｈ薄膜トランジスタの位置を規定した。規定さ
れた単結晶Ｓｉ薄膜にＲＩＥを行い、Ｎｃｈ薄膜トラン
ジスタの活性領域３０２と、Ｎｃｈ薄膜トランジスタの
活性領域３０３を形成した。
【００７５】次に、全面に窒化Ｓｉ膜をＳｉＨ4 ガス、
ＮＨ3 ガスを用いＳｉＨ4 流量１５ｓｃｃｍ、ＮＨ3 流
量３００ｓｃｃｍ、圧力０．３Ｔｏｒｒ、基板温度８５
０℃にて厚さ７００Åに形成した。
ＮＨ3 ガスを用いＳｉＨ4 流量１５ｓｃｃｍ、ＮＨ3 流
量３００ｓｃｃｍ、圧力０．３Ｔｏｒｒ、基板温度８５
０℃にて厚さ７００Åに形成した。
【００７６】その後、ホトリソエッチング工程によっ
て、Ｐｃｈ薄膜トランジスタの活性領域にのみ窒化Ｓｉ
薄膜を残し、基板温度１０００℃で大気圧の乾燥酸素中
にて２０ｍｉｎ間、１回目のゲート酸化を行った。この
とき、モニターウエハーの膜厚の計測結果から、Ｎｃｈ
薄膜トランジスタ上に成長した酸化膜の膜厚は４００Å
であった。
て、Ｐｃｈ薄膜トランジスタの活性領域にのみ窒化Ｓｉ
薄膜を残し、基板温度１０００℃で大気圧の乾燥酸素中
にて２０ｍｉｎ間、１回目のゲート酸化を行った。この
とき、モニターウエハーの膜厚の計測結果から、Ｎｃｈ
薄膜トランジスタ上に成長した酸化膜の膜厚は４００Å
であった。
【００７７】次に、Ｐｃｈ薄膜トランジスタの活性領域
にある窒化Ｓｉ膜をＲＩＥにより除去し、２回目のゲー
ト酸化を基板温度１０００℃、大気圧の乾燥酸素中にて
４０ｍｉｎ間行った。このときのモニターウエハーの膜
厚の計測結果から、Ｎｃｈ薄膜トランジスタのゲート酸
化膜３０４は７００Åであって、Ｐｃｈ薄膜トランジス
タのゲート酸化膜３０５の膜厚は５５０Åであった（下
記［表１］中の試料Ａ）。
にある窒化Ｓｉ膜をＲＩＥにより除去し、２回目のゲー
ト酸化を基板温度１０００℃、大気圧の乾燥酸素中にて
４０ｍｉｎ間行った。このときのモニターウエハーの膜
厚の計測結果から、Ｎｃｈ薄膜トランジスタのゲート酸
化膜３０４は７００Åであって、Ｐｃｈ薄膜トランジス
タのゲート酸化膜３０５の膜厚は５５０Åであった（下
記［表１］中の試料Ａ）。
【００７８】比較のため、同時に上記方法によりＮｃｈ
薄膜トランジスタのゲート酸化膜３０４の膜厚が１００
０Å、Ｐｃｈ薄膜トランジスタのゲート酸化膜３０５の
膜厚が８００Åである試料Ｂと、Ｎｃｈ薄膜トランジス
タのゲート酸化膜３０４の膜厚が９００Å、Ｐｃｈ薄膜
トランジスタのゲート酸化膜３０５の膜厚が６００Åで
ある試料Ｃと、従来の作製方法によりＮｃｈ薄膜トラン
ジスタのゲート酸化膜３０４の膜厚が７００Å、Ｐｃｈ
薄膜トランジスタのゲート酸化膜３０５の膜厚が７００
Åである試料Ｄと、上記の方法とは逆にＮｃｈ薄膜トラ
ンジスタの領域のみを窒化Ｓｉ膜で被覆することで作製
した、Ｎｃｈ薄膜トランジスタのゲート酸化膜３０４の
膜厚が８００Å、Ｐｃｈ薄膜トランジスタのゲート酸化
膜３０５の膜厚が１０００Åである試料Ｅとを作製し
た。
薄膜トランジスタのゲート酸化膜３０４の膜厚が１００
０Å、Ｐｃｈ薄膜トランジスタのゲート酸化膜３０５の
膜厚が８００Åである試料Ｂと、Ｎｃｈ薄膜トランジス
タのゲート酸化膜３０４の膜厚が９００Å、Ｐｃｈ薄膜
トランジスタのゲート酸化膜３０５の膜厚が６００Åで
ある試料Ｃと、従来の作製方法によりＮｃｈ薄膜トラン
ジスタのゲート酸化膜３０４の膜厚が７００Å、Ｐｃｈ
薄膜トランジスタのゲート酸化膜３０５の膜厚が７００
Åである試料Ｄと、上記の方法とは逆にＮｃｈ薄膜トラ
ンジスタの領域のみを窒化Ｓｉ膜で被覆することで作製
した、Ｎｃｈ薄膜トランジスタのゲート酸化膜３０４の
膜厚が８００Å、Ｐｃｈ薄膜トランジスタのゲート酸化
膜３０５の膜厚が１０００Åである試料Ｅとを作製し
た。
【００７９】次に、Ｎｃｈ薄膜トランジスタの活性領域
３０２にのみイオン注入装置にてＢイオンを濃度１０16
ｃｍ- 3 になるまでイオン注入し、伝導のタイプをＮ型
からＰ型へ変えた。次に、全面に厚さ３０００Åの多結
晶ＳｉをＬＰＣＶＤ法により形成し、Ｂイオンをイオン
注入装置により濃度１０20ｃｍ- 3 になるまで注入した
後、ホトリソエッチング工程によってＮｃｈ薄膜トラン
ジスタのゲート電極３０６、Ｐｃｈ薄膜トランジスタの
ゲート電極３０７を規定した。
３０２にのみイオン注入装置にてＢイオンを濃度１０16
ｃｍ- 3 になるまでイオン注入し、伝導のタイプをＮ型
からＰ型へ変えた。次に、全面に厚さ３０００Åの多結
晶ＳｉをＬＰＣＶＤ法により形成し、Ｂイオンをイオン
注入装置により濃度１０20ｃｍ- 3 になるまで注入した
後、ホトリソエッチング工程によってＮｃｈ薄膜トラン
ジスタのゲート電極３０６、Ｐｃｈ薄膜トランジスタの
ゲート電極３０７を規定した。
【００８０】その後、イオン注入装置にて、Ｐイオンを
濃度１０20ｃｍ- 3 になるまで注入し、Ｎｃｈ薄膜トラ
ンジスタのソース領域３０２ａ、ドレイン領域３０２ｂ
を同時に形成し、更にイオン注入装置にてＢイオンを濃
度１０20ｃｍ- 3 になるまで注入し、Ｐｃｈ薄膜トラン
ジスタのドレイン領域３０３ａ、ソース領域３０３ｂを
同時に形成した。その後全面に、層間絶縁膜であるＳｉ
ＯＮ膜３０８を厚さ６０００Åで、ＳｉＨ4 ，ＣＯ2 ，
Ｎ2 ガスを用いプラズマＣＶＤ法によって形成した。
濃度１０20ｃｍ- 3 になるまで注入し、Ｎｃｈ薄膜トラ
ンジスタのソース領域３０２ａ、ドレイン領域３０２ｂ
を同時に形成し、更にイオン注入装置にてＢイオンを濃
度１０20ｃｍ- 3 になるまで注入し、Ｐｃｈ薄膜トラン
ジスタのドレイン領域３０３ａ、ソース領域３０３ｂを
同時に形成した。その後全面に、層間絶縁膜であるＳｉ
ＯＮ膜３０８を厚さ６０００Åで、ＳｉＨ4 ，ＣＯ2 ，
Ｎ2 ガスを用いプラズマＣＶＤ法によって形成した。
【００８１】次に、ホトリソ、エッチング工程によって
層間絶縁膜を通してゲート電極や各薄膜トランジスタと
Ａｌ配線をコンタクトするためのコンタクトホール３１
０を形成した。
層間絶縁膜を通してゲート電極や各薄膜トランジスタと
Ａｌ配線をコンタクトするためのコンタクトホール３１
０を形成した。
【００８２】次に、全面にわたってＡｌ金属を、スパッ
タ法によって厚さ１μｍ形成し、ホトリソエッチング工
程によって各ｃｈ薄膜トランジスタ間を電気的に接続す
るＡｌ配線３０９を形成した。このようにして本発明の
Ｃ−ＭＯＳ薄膜トランジスタが完成した。
タ法によって厚さ１μｍ形成し、ホトリソエッチング工
程によって各ｃｈ薄膜トランジスタ間を電気的に接続す
るＡｌ配線３０９を形成した。このようにして本発明の
Ｃ−ＭＯＳ薄膜トランジスタが完成した。
【００８３】作製した各トランジスタサイズは以下のと
おりであり、ゲート酸化膜の膜厚（Ｔｏｘｎ）、（Ｔｏ
ｘｐ）は［表１］に示したとおりである。 Ｎｃｈ薄膜トランジスタゲート幅（Ｗｎ）：４０μｍ Ｎｃｈ薄膜トランジスタゲート長（Ｌｎ）： ５μｍ Ｐｃｈ薄膜トランジスタゲート幅（Ｗｐ）：４０μｍ Ｐｃｈ薄膜トランジスタゲート長（Ｌｐ）： ５μｍ
おりであり、ゲート酸化膜の膜厚（Ｔｏｘｎ）、（Ｔｏ
ｘｐ）は［表１］に示したとおりである。 Ｎｃｈ薄膜トランジスタゲート幅（Ｗｎ）：４０μｍ Ｎｃｈ薄膜トランジスタゲート長（Ｌｎ）： ５μｍ Ｐｃｈ薄膜トランジスタゲート幅（Ｗｐ）：４０μｍ Ｐｃｈ薄膜トランジスタゲート長（Ｌｐ）： ５μｍ
【００８４】作製した各薄膜トランジスタのゲート酸化
膜厚に対する評価項目は、Ｃ−ＭＯＳインバータ回路の
しきい値（Ｖｄｄ＝５Ｖ，Ｖｓｓ＝０Ｖのとき）、従来
のＣ−ＭＯＳ回路１個当たりの占有面積を１００とした
ときの、本発明のＣ−ＭＯＳ回路１個当たりの占有面積
である。評価結果を［表１］に示す。
膜厚に対する評価項目は、Ｃ−ＭＯＳインバータ回路の
しきい値（Ｖｄｄ＝５Ｖ，Ｖｓｓ＝０Ｖのとき）、従来
のＣ−ＭＯＳ回路１個当たりの占有面積を１００とした
ときの、本発明のＣ−ＭＯＳ回路１個当たりの占有面積
である。評価結果を［表１］に示す。
【００８５】
【表１】
【００８６】ただし、［表１］において各項目の意味は
次のとおりである。 （Ｔｏｘｎ）（Å）：Ｎｃｈ薄膜トランジスタのゲート
酸化膜厚 （Ｔｏｘｐ）（Å）：Ｐｃｈ薄膜トランジスタのゲート
酸化膜厚 しきい値（Ｖ）：Ｃ−ＭＯＳ回路のしきい値 占有面積：従来のＣ−ＭＯＳ回路１個当たりの占有面積
を１００としたときの本発明のＣ−ＭＯＳ１個当たりの
占有面積
次のとおりである。 （Ｔｏｘｎ）（Å）：Ｎｃｈ薄膜トランジスタのゲート
酸化膜厚 （Ｔｏｘｐ）（Å）：Ｐｃｈ薄膜トランジスタのゲート
酸化膜厚 しきい値（Ｖ）：Ｃ−ＭＯＳ回路のしきい値 占有面積：従来のＣ−ＭＯＳ回路１個当たりの占有面積
を１００としたときの本発明のＣ−ＭＯＳ１個当たりの
占有面積
【００８７】Ｃ−ＭＯＳインバータ回路のしきい値は、
Ｖｄｄ／２のときが電気特性上、最も対称性がよい。つ
まり、Ｖｄｄ＝５Ｖであるので、しきい値＝２．５ｖの
ときが最も電気的に対称性がよい。このことを考慮する
と、Ｎｃｈ薄膜トランジスタのゲート酸化膜厚（Ｔｏｘ
ｎ）がＰｃｈ薄膜トランジスタのゲート酸化膜厚（Ｔｏ
ｘｐ）よりも厚いときに対称性がよいことがわかる。こ
れは、Ｎｃｈ薄膜トランジスタのゲート酸化膜厚（Ｔｏ
ｘｎ）がＰｃｈ薄膜トランジスタのゲート酸化膜厚（Ｔ
ｏｘｐ）よい厚いことにより、飽和ドレイン電流（Ｉｄ
ｏ）が等しくなったためであり、逆にＮｃｈ薄膜トラン
ジスタのゲート酸化膜厚（Ｔｏｘｎ）がＰｃｈ薄膜トラ
ンジスタのゲート酸化膜厚（Ｔｏｘｐ）より薄くなる
と、Ｎｃｈの飽和ドレイン電流（Ｉｄｏｎ）がＰｃｈの
飽和ドレイン電流（Ｉｄｏｐ）より大きくなるため、Ｃ
−ＭＯＳ回路のしきい値は低下し対称性が悪くなる。ま
た、Ｃ−ＭＯＳ回路１個当たりの占有面積も、本発明の
Ｃ−ＭＯＳ回路においては、Ｐｃｈのゲート幅（Ｗｐ）
を狭くすることができるので、従来の６０％程度にな
り、高集積化が図れる。
Ｖｄｄ／２のときが電気特性上、最も対称性がよい。つ
まり、Ｖｄｄ＝５Ｖであるので、しきい値＝２．５ｖの
ときが最も電気的に対称性がよい。このことを考慮する
と、Ｎｃｈ薄膜トランジスタのゲート酸化膜厚（Ｔｏｘ
ｎ）がＰｃｈ薄膜トランジスタのゲート酸化膜厚（Ｔｏ
ｘｐ）よりも厚いときに対称性がよいことがわかる。こ
れは、Ｎｃｈ薄膜トランジスタのゲート酸化膜厚（Ｔｏ
ｘｎ）がＰｃｈ薄膜トランジスタのゲート酸化膜厚（Ｔ
ｏｘｐ）よい厚いことにより、飽和ドレイン電流（Ｉｄ
ｏ）が等しくなったためであり、逆にＮｃｈ薄膜トラン
ジスタのゲート酸化膜厚（Ｔｏｘｎ）がＰｃｈ薄膜トラ
ンジスタのゲート酸化膜厚（Ｔｏｘｐ）より薄くなる
と、Ｎｃｈの飽和ドレイン電流（Ｉｄｏｎ）がＰｃｈの
飽和ドレイン電流（Ｉｄｏｐ）より大きくなるため、Ｃ
−ＭＯＳ回路のしきい値は低下し対称性が悪くなる。ま
た、Ｃ−ＭＯＳ回路１個当たりの占有面積も、本発明の
Ｃ−ＭＯＳ回路においては、Ｐｃｈのゲート幅（Ｗｐ）
を狭くすることができるので、従来の６０％程度にな
り、高集積化が図れる。
【００８８】実施例２ 本発明のＣ−ＭＯＳ回路を用いたシフトレジスタ回路の
具体的な実施例を図６により説明する。
具体的な実施例を図６により説明する。
【００８９】図６は、前記の実施例１と同様の工程にて
作製した本発明のＣ−ＭＯＳ薄膜トランジスタを用いた
ダイナミックシフトレジスタの１ビット分の回路図であ
る。なお、作製したシフトレジスタは全ビットで１０２
８ビットである。
作製した本発明のＣ−ＭＯＳ薄膜トランジスタを用いた
ダイナミックシフトレジスタの１ビット分の回路図であ
る。なお、作製したシフトレジスタは全ビットで１０２
８ビットである。
【００９０】４０１はシフトレジスタの出力ラインであ
って、シフトレジスタの動作を確認するためのものであ
る。４０２は主電源ラインであって、＋５（Ｖ）が印加
されている。４０３，４０５はＣ−ＭＯＳ動作させるた
めのＶｄｄラインであって、＋５（Ｖ）が印加されてい
る。４０４，４０７はＣ−ＭＯＳ動作させるためのＶｓ
ｓラインであって、０（Ｖ）が印加されている。
って、シフトレジスタの動作を確認するためのものであ
る。４０２は主電源ラインであって、＋５（Ｖ）が印加
されている。４０３，４０５はＣ−ＭＯＳ動作させるた
めのＶｄｄラインであって、＋５（Ｖ）が印加されてい
る。４０４，４０７はＣ−ＭＯＳ動作させるためのＶｓ
ｓラインであって、０（Ｖ）が印加されている。
【００９１】４０６は次ビットへのデータ転送ラインで
あって、次ビットのシフトレジスタに接続されている。
４０８はシフトレジスタを動作させるためのクロックラ
インである。４０９は４０８の反転のクロックラインで
ある。４１０は前ビットからのデータ転送ラインであ
る。４１１は本発明のＣ−ＭＯＳ薄膜トランジスタ領域
である。
あって、次ビットのシフトレジスタに接続されている。
４０８はシフトレジスタを動作させるためのクロックラ
インである。４０９は４０８の反転のクロックラインで
ある。４１０は前ビットからのデータ転送ラインであ
る。４１１は本発明のＣ−ＭＯＳ薄膜トランジスタ領域
である。
【００９２】作製したＣ−ＭＯＳ薄膜トランジスタの構
造は［表２］に示すとおりであって、実施例１と同様の
５種類（いずれも単結晶Ｓｉ薄膜）と、活性層の結晶性
が多結晶のもの（多結晶Ｓｉ薄膜）である。
造は［表２］に示すとおりであって、実施例１と同様の
５種類（いずれも単結晶Ｓｉ薄膜）と、活性層の結晶性
が多結晶のもの（多結晶Ｓｉ薄膜）である。
【００９３】また、各トランジスタサイズは以下のとお
りであり、ゲート酸化膜の膜厚（Ｔｏｘｎ）、（Ｔｏｘ
ｐ）は［表２］に示したとおりである。 Ｎｃｈ薄膜トランジスタゲート幅（Ｗｎ）：４０μｍ Ｎｃｈ薄膜トランジスタゲート長（Ｌｎ）： ５μｍ Ｐｃｈ薄膜トランジスタゲート幅（Ｗｐ）：４０μｍ Ｐｃｈ薄膜トランジスタゲート長（Ｌｐ）： ５μｍ
りであり、ゲート酸化膜の膜厚（Ｔｏｘｎ）、（Ｔｏｘ
ｐ）は［表２］に示したとおりである。 Ｎｃｈ薄膜トランジスタゲート幅（Ｗｎ）：４０μｍ Ｎｃｈ薄膜トランジスタゲート長（Ｌｎ）： ５μｍ Ｐｃｈ薄膜トランジスタゲート幅（Ｗｐ）：４０μｍ Ｐｃｈ薄膜トランジスタゲート長（Ｌｐ）： ５μｍ
【００９４】作製した各薄膜トランジスタのゲート酸化
膜厚に対する評価項目は、Ｃ−ＭＯＳインバータ回路の
しきい値（Ｖｄｄ＝５Ｖ，Ｖｓｓ＝０Ｖのとき）、従来
のシフトレジスタ回路の占有面積を１００としたとき
の、本発明のＣ−ＭＯＳを用いたシフトレジスタの占有
面積、全シフトレジスタビット数に対する動作したシフ
トレジスタビット数の割合および、最大動作クロック周
波数である。評価結果を［表２］に示す。
膜厚に対する評価項目は、Ｃ−ＭＯＳインバータ回路の
しきい値（Ｖｄｄ＝５Ｖ，Ｖｓｓ＝０Ｖのとき）、従来
のシフトレジスタ回路の占有面積を１００としたとき
の、本発明のＣ−ＭＯＳを用いたシフトレジスタの占有
面積、全シフトレジスタビット数に対する動作したシフ
トレジスタビット数の割合および、最大動作クロック周
波数である。評価結果を［表２］に示す。
【００９５】
【表２】
【００９６】ただし、［表２］において（Ｔｏｘｎ）
（Å）、（Ｔｏｘｐ）（Å）、しきい値（Ｖ）および占
有面積の意味は前述のとおりであり、他の項目の意味は
次のとおりである。 動作ビット（％）：全ビットシフトレジスタに対する動
作ビットの割合 周波数（ＭＨｚ）：最大動作クロック周波数 結晶性：活性層の結晶性
（Å）、（Ｔｏｘｐ）（Å）、しきい値（Ｖ）および占
有面積の意味は前述のとおりであり、他の項目の意味は
次のとおりである。 動作ビット（％）：全ビットシフトレジスタに対する動
作ビットの割合 周波数（ＭＨｚ）：最大動作クロック周波数 結晶性：活性層の結晶性
【００９７】Ｃ−ＭＯＳインバータ回路のしきい値は
（Ｖｄｄ／２）のときが電気特性上、最も対称性がよ
い。つまり、Ｖｄｄ＝５Ｖであるので、しきい値＝２．
５Ｖのときが最も電気的に対称性がよい。このことを考
慮すると、薄膜トランジスタの活性層が単結晶であるも
のにおいては、Ｎｃｈ薄膜トランジスタのゲート酸化膜
厚（Ｔｏｘｎ）がＰｃｈ薄膜トランジスタのゲート酸化
膜厚（Ｔｏｘｐ）よりも厚いときに対称性がよいことが
わかる。薄膜トランジスタの活性層が多結晶であるもの
においては、Ｎｃｈ薄膜トランジスタのゲート酸化膜厚
（Ｔｏｘｎ）とＰｃｈ薄膜トランジスタのゲート酸化膜
厚（Ｔｏｘｐ）が等しいときに対称性がよい。これは、
活性層が多結晶であるためにＮｃｈ、Ｐｃｈ薄膜トラン
ジスタの電界効果移動度が、単結晶のときより大きな差
とはならずにほぼ等しいため、［数６］〜［数１０］お
よび［数１１］〜［数１５］から、飽和ドレイン電流が
ＮｃｈとＰｃｈでほぼ等しくなったためである。
（Ｖｄｄ／２）のときが電気特性上、最も対称性がよ
い。つまり、Ｖｄｄ＝５Ｖであるので、しきい値＝２．
５Ｖのときが最も電気的に対称性がよい。このことを考
慮すると、薄膜トランジスタの活性層が単結晶であるも
のにおいては、Ｎｃｈ薄膜トランジスタのゲート酸化膜
厚（Ｔｏｘｎ）がＰｃｈ薄膜トランジスタのゲート酸化
膜厚（Ｔｏｘｐ）よりも厚いときに対称性がよいことが
わかる。薄膜トランジスタの活性層が多結晶であるもの
においては、Ｎｃｈ薄膜トランジスタのゲート酸化膜厚
（Ｔｏｘｎ）とＰｃｈ薄膜トランジスタのゲート酸化膜
厚（Ｔｏｘｐ）が等しいときに対称性がよい。これは、
活性層が多結晶であるためにＮｃｈ、Ｐｃｈ薄膜トラン
ジスタの電界効果移動度が、単結晶のときより大きな差
とはならずにほぼ等しいため、［数６］〜［数１０］お
よび［数１１］〜［数１５］から、飽和ドレイン電流が
ＮｃｈとＰｃｈでほぼ等しくなったためである。
【００９８】また、Ｃ−ＭＯＳ回路１個当たりの占有面
積も、本発明のＣ−ＭＯＳ薄膜トランジスタを用いたシ
フトレジスタ回路においてはＰｃｈのゲート幅（Ｗｐ）
を狭くすることができるので従来の６０％程度になり、
高集積化が図れる。全シフトレジスタ１０２８ビットの
うち動作ビットの割合については、薄膜トランジスタの
活性層が単結晶であるものはＮｃｈ薄膜トランジスタの
ゲート酸化膜厚（Ｔｏｘｎ）がＰｃｈ薄膜トランジスタ
のゲート酸化膜厚（Ｔｏｘｐ）よりも厚いときに良好な
値となっている。これは、Ｃ−ＭＯＳ回路の対称性がよ
いためである。また、最大動作クロック周波数において
は、薄膜トランジスタの活性層が単結晶であるものにつ
いて１０ＭＨｚ程度の大きな値となっており、逆に多結
晶のものについては１ＭＨｚ程度にとどまっている。こ
のように、活性層を単結晶化することで、多結晶よりも
電界効果移動度が高くなり、より高速な動作が可能とな
った。
積も、本発明のＣ−ＭＯＳ薄膜トランジスタを用いたシ
フトレジスタ回路においてはＰｃｈのゲート幅（Ｗｐ）
を狭くすることができるので従来の６０％程度になり、
高集積化が図れる。全シフトレジスタ１０２８ビットの
うち動作ビットの割合については、薄膜トランジスタの
活性層が単結晶であるものはＮｃｈ薄膜トランジスタの
ゲート酸化膜厚（Ｔｏｘｎ）がＰｃｈ薄膜トランジスタ
のゲート酸化膜厚（Ｔｏｘｐ）よりも厚いときに良好な
値となっている。これは、Ｃ−ＭＯＳ回路の対称性がよ
いためである。また、最大動作クロック周波数において
は、薄膜トランジスタの活性層が単結晶であるものにつ
いて１０ＭＨｚ程度の大きな値となっており、逆に多結
晶のものについては１ＭＨｚ程度にとどまっている。こ
のように、活性層を単結晶化することで、多結晶よりも
電界効果移動度が高くなり、より高速な動作が可能とな
った。
【００９９】実施例３ 図３（ａ）〜（ｍ）の作製工程によって実際に作製した
Ｃ−ＭＯＳ薄膜トランジスタの構造断面図を図７に示
し、平面図を図８に示す。基板５０１は、厚さ５２５μ
ｍ、伝導型はＮ型、抵抗率１０Ω・ｃｍ、面配向（１０
０）の単結晶Ｓｉウエハーである。５０２は酸化膜であ
って、基板５０１上にパイロ酸化法により厚さ６０００
Åに成長させたものである。
Ｃ−ＭＯＳ薄膜トランジスタの構造断面図を図７に示
し、平面図を図８に示す。基板５０１は、厚さ５２５μ
ｍ、伝導型はＮ型、抵抗率１０Ω・ｃｍ、面配向（１０
０）の単結晶Ｓｉウエハーである。５０２は酸化膜であ
って、基板５０１上にパイロ酸化法により厚さ６０００
Åに成長させたものである。
【０１００】この酸化膜付きウエハー上にＳｉＨ4 ガス
を用いＬＰＣＶＤ法によってＳｉＨ4 流量２００ｓｃｃ
ｍ、圧力１Ｔｏｒｒ、基板温度６３０℃にて厚さ４００
０Åの多結晶Ｓｉを形成した。その上に表面保護層であ
るＳｉＯ2 膜をＬＰＣＶＤ法によってＳｉＨ4 ，Ｎ2 Ｏ
ガスを用いＳｉＨ4 流量２０ｓｃｃｍ、Ｎ2 Ｏ流量１Ｓ
ＬＭ、圧力２Ｔｏｒｒ、基板温度７５０℃にて、厚さ
１．５μｍ成膜した。その後、Ａｒレーザーを用い走査
速度１００ｍｍ／ｓｅｃ、レーザー出力２０Ｗで多結晶
Ｓｉの帯域溶融再結晶化を行い、全面にわたって厚さ４
０００Åの単結晶Ｓｉ薄膜を形成した。
を用いＬＰＣＶＤ法によってＳｉＨ4 流量２００ｓｃｃ
ｍ、圧力１Ｔｏｒｒ、基板温度６３０℃にて厚さ４００
０Åの多結晶Ｓｉを形成した。その上に表面保護層であ
るＳｉＯ2 膜をＬＰＣＶＤ法によってＳｉＨ4 ，Ｎ2 Ｏ
ガスを用いＳｉＨ4 流量２０ｓｃｃｍ、Ｎ2 Ｏ流量１Ｓ
ＬＭ、圧力２Ｔｏｒｒ、基板温度７５０℃にて、厚さ
１．５μｍ成膜した。その後、Ａｒレーザーを用い走査
速度１００ｍｍ／ｓｅｃ、レーザー出力２０Ｗで多結晶
Ｓｉの帯域溶融再結晶化を行い、全面にわたって厚さ４
０００Åの単結晶Ｓｉ薄膜を形成した。
【０１０１】その後、表面保護層であるＳｉＯ2 膜をウ
エットエッチングにより除去しホトリソによってＮｃ
ｈ、Ｐｃｈ薄膜トランジスタの位置を規定した。規定さ
れた単結晶Ｓｉ薄膜にＲＩＥを行い、Ｎｃｈ薄膜トラン
ジスタの活性領域５０３と、Ｐｃｈ薄膜トランジスタの
活性領域５０４を形成した。
エットエッチングにより除去しホトリソによってＮｃ
ｈ、Ｐｃｈ薄膜トランジスタの位置を規定した。規定さ
れた単結晶Ｓｉ薄膜にＲＩＥを行い、Ｎｃｈ薄膜トラン
ジスタの活性領域５０３と、Ｐｃｈ薄膜トランジスタの
活性領域５０４を形成した。
【０１０２】次に、全面にＳｉＯＮ膜をＳｉＨ4 ガス、
ＣＯ2 ガス、Ｎ2 ガスを用いＳｉＨ4 流量１１ｓｃｃ
ｍ、ＣＯ2 流量３００ｓｃｃｍ、Ｎ2 流量３００ｓｃｃ
ｍ、圧力１．０Ｔｏｒｒ、基板温度２５０℃にて厚さ１
０００Åに形成した。その後、ホトリソエッチング工程
によって、Ｐｃｈ薄膜トランジスタの活性領域にのみＳ
ｉＯＮ膜をを残し、基板温度１０００℃で大気圧の乾燥
酸素中にて３０ｍｉｎ間、１回目のゲート酸化を行っ
た。このとき、モニターウエハーの膜厚の計測結果か
ら、Ｎｃｈ薄膜トランジスタ上に成長した酸化膜の膜厚
は５００Åであった。
ＣＯ2 ガス、Ｎ2 ガスを用いＳｉＨ4 流量１１ｓｃｃ
ｍ、ＣＯ2 流量３００ｓｃｃｍ、Ｎ2 流量３００ｓｃｃ
ｍ、圧力１．０Ｔｏｒｒ、基板温度２５０℃にて厚さ１
０００Åに形成した。その後、ホトリソエッチング工程
によって、Ｐｃｈ薄膜トランジスタの活性領域にのみＳ
ｉＯＮ膜をを残し、基板温度１０００℃で大気圧の乾燥
酸素中にて３０ｍｉｎ間、１回目のゲート酸化を行っ
た。このとき、モニターウエハーの膜厚の計測結果か
ら、Ｎｃｈ薄膜トランジスタ上に成長した酸化膜の膜厚
は５００Åであった。
【０１０３】次に、Ｐｃｈ薄膜トランジスタの活性領域
であるＳｉＯＮ膜をＲＩＥにより除去し、２回目のゲー
ト酸化を基板温度１０００℃、大気圧の乾燥酸素中にて
２０ｍｉｎ間行った。このときのモニターウエハーの膜
厚の計測結果から、Ｎｃｈ薄膜トランジスタのゲート酸
化膜５０５の膜厚は６５０Åであって、Ｐｃｈ薄膜トラ
ンジスタのゲート酸化膜５０６の膜厚は３８０Åであっ
た（下記［表３］中の試料Ａ）。
であるＳｉＯＮ膜をＲＩＥにより除去し、２回目のゲー
ト酸化を基板温度１０００℃、大気圧の乾燥酸素中にて
２０ｍｉｎ間行った。このときのモニターウエハーの膜
厚の計測結果から、Ｎｃｈ薄膜トランジスタのゲート酸
化膜５０５の膜厚は６５０Åであって、Ｐｃｈ薄膜トラ
ンジスタのゲート酸化膜５０６の膜厚は３８０Åであっ
た（下記［表３］中の試料Ａ）。
【０１０４】比較のため、同時に上記方法によりＮｃｈ
薄膜トランジスタのゲート酸化膜５０５の膜厚が７００
Å、Ｐｃｈ薄膜トランジスタのゲート酸化膜５０６の膜
厚が４００Åである試料Ｂと、Ｎｃｈ薄膜トランジスタ
のゲート酸化膜５０５の膜厚が８００Å、Ｐｃｈ薄膜ト
ランジスタのゲート酸化膜５０６の膜厚が６５０Åであ
る試料Ｃと、従来の作製方法によりＮｃｈ薄膜トランジ
スタのゲート酸化膜５０５の膜厚が９００Å、Ｐｃｈ薄
膜トランジスタのゲート酸化膜５０６の膜厚が９００Å
である試料Ｄと、上記の方法とは逆にＮｃｈ薄膜トラン
ジスタの領域のみをＳｉＯＮ膜で被覆することで作製し
た、Ｎｃｈ薄膜トランジスタのゲート酸化膜５０５の膜
厚が７００Å、Ｐｃｈ薄膜トランジスタのゲート酸化膜
５０６の膜厚が８００Åである試料Ｅとを作製した。
薄膜トランジスタのゲート酸化膜５０５の膜厚が７００
Å、Ｐｃｈ薄膜トランジスタのゲート酸化膜５０６の膜
厚が４００Åである試料Ｂと、Ｎｃｈ薄膜トランジスタ
のゲート酸化膜５０５の膜厚が８００Å、Ｐｃｈ薄膜ト
ランジスタのゲート酸化膜５０６の膜厚が６５０Åであ
る試料Ｃと、従来の作製方法によりＮｃｈ薄膜トランジ
スタのゲート酸化膜５０５の膜厚が９００Å、Ｐｃｈ薄
膜トランジスタのゲート酸化膜５０６の膜厚が９００Å
である試料Ｄと、上記の方法とは逆にＮｃｈ薄膜トラン
ジスタの領域のみをＳｉＯＮ膜で被覆することで作製し
た、Ｎｃｈ薄膜トランジスタのゲート酸化膜５０５の膜
厚が７００Å、Ｐｃｈ薄膜トランジスタのゲート酸化膜
５０６の膜厚が８００Åである試料Ｅとを作製した。
【０１０５】次に、Ｎｃｈ薄膜トランジスタの活性領域
５０３にのみイオン注入装置にてＢイオンを濃度１０16
ｃｍ- 3 になるまでイオン注入し、伝導のタイプをＮ型
からＰ型へ変えた。次に、全面に厚さ３０００Åの多結
晶ＳｉをＬＰＣＶＤ法により形成し、Ｂ原子をイオン注
入装置により濃度１０20ｃｍ- 3 になるまで注入した
後、ホトリソエッチング工程によってＮｃｈ薄膜トラン
ジスタのゲート電極５０７、Ｐｃｈ薄膜トランジスタの
ゲート電極５０８を規定した。
５０３にのみイオン注入装置にてＢイオンを濃度１０16
ｃｍ- 3 になるまでイオン注入し、伝導のタイプをＮ型
からＰ型へ変えた。次に、全面に厚さ３０００Åの多結
晶ＳｉをＬＰＣＶＤ法により形成し、Ｂ原子をイオン注
入装置により濃度１０20ｃｍ- 3 になるまで注入した
後、ホトリソエッチング工程によってＮｃｈ薄膜トラン
ジスタのゲート電極５０７、Ｐｃｈ薄膜トランジスタの
ゲート電極５０８を規定した。
【０１０６】その後、イオン注入装置にて、Ｐイオンを
濃度１０20ｃｍ- 3 になるまで注入し、Ｎｃｈ薄膜トラ
ンジスタのソース領域５０３ａ、ドレイン領域５０３ｂ
を同時に形成し、更にイオン注入装置にてＢイオンを濃
度１０20ｃｍ- 3 になるまで注入し、Ｐｃｈ薄膜トラン
ジスタのドレイン領域５０４ａ、ソース領域５０４ｂを
同時に形成した。その後全面に、層間絶縁膜であるＳｉ
ＯＮ膜５０９を厚さ６０００Åで、ＳｉＨ4 ，ＣＯ2 ，
Ｎ2 ガスを用いプラズマＣＶＤ法によって形成した。
濃度１０20ｃｍ- 3 になるまで注入し、Ｎｃｈ薄膜トラ
ンジスタのソース領域５０３ａ、ドレイン領域５０３ｂ
を同時に形成し、更にイオン注入装置にてＢイオンを濃
度１０20ｃｍ- 3 になるまで注入し、Ｐｃｈ薄膜トラン
ジスタのドレイン領域５０４ａ、ソース領域５０４ｂを
同時に形成した。その後全面に、層間絶縁膜であるＳｉ
ＯＮ膜５０９を厚さ６０００Åで、ＳｉＨ4 ，ＣＯ2 ，
Ｎ2 ガスを用いプラズマＣＶＤ法によって形成した。
【０１０７】次に、ホトリソエッチング工程によって層
間絶縁膜を通してゲート電極や各薄膜トランジスタとＡ
ｌ配線をコンタクトするためのコンタクトホール５１１
を形成した。次に、全面にわたってＡｌ金属を、スパッ
タ法によって厚さ１μｍ形成し、ホトリソエッチング工
程によって各ｃｈ薄膜トランジスタ間を電気的に接続す
るＡｌ配線５１０を形成した。このようにして本発明の
Ｃ−ＭＯＳ薄膜トランジスタが完成した。
間絶縁膜を通してゲート電極や各薄膜トランジスタとＡ
ｌ配線をコンタクトするためのコンタクトホール５１１
を形成した。次に、全面にわたってＡｌ金属を、スパッ
タ法によって厚さ１μｍ形成し、ホトリソエッチング工
程によって各ｃｈ薄膜トランジスタ間を電気的に接続す
るＡｌ配線５１０を形成した。このようにして本発明の
Ｃ−ＭＯＳ薄膜トランジスタが完成した。
【０１０８】作製した各トランジスタサイズは以下のと
おりであり、ゲート酸化膜の膜厚（Ｔｏｘｎ）、（Ｔｏ
ｘｐ）は［表３］に示したとおりである。 Ｎｃｈ薄膜トランジスタゲート幅（Ｗｎ）：３０μｍ Ｎｃｈ薄膜トランジスタゲート長（Ｌｎ）： ３μｍ Ｐｃｈ薄膜トランジスタゲート幅（Ｗｐ）：３０μｍ Ｐｃｈ薄膜トランジスタゲート長（Ｌｐ）： ３μｍ
おりであり、ゲート酸化膜の膜厚（Ｔｏｘｎ）、（Ｔｏ
ｘｐ）は［表３］に示したとおりである。 Ｎｃｈ薄膜トランジスタゲート幅（Ｗｎ）：３０μｍ Ｎｃｈ薄膜トランジスタゲート長（Ｌｎ）： ３μｍ Ｐｃｈ薄膜トランジスタゲート幅（Ｗｐ）：３０μｍ Ｐｃｈ薄膜トランジスタゲート長（Ｌｐ）： ３μｍ
【０１０９】作製した各薄膜トランジスタのゲート酸化
膜厚に対する評価項目は、Ｃ−ＭＯＳインバータ回路の
しきい値（Ｖｄｄ＝５Ｖ，Ｖｓｓ＝０Ｖのとき）、従来
のＣ−ＭＯＳ回路１個当たりの占有面積を１００とした
ときの、本発明のＣ−ＭＯＳ回路１個当たりの占有面積
である。
膜厚に対する評価項目は、Ｃ−ＭＯＳインバータ回路の
しきい値（Ｖｄｄ＝５Ｖ，Ｖｓｓ＝０Ｖのとき）、従来
のＣ−ＭＯＳ回路１個当たりの占有面積を１００とした
ときの、本発明のＣ−ＭＯＳ回路１個当たりの占有面積
である。
【０１１０】評価結果を［表３］に示す。ただし、［表
３］において（Ｔｏｘｎ）（Å）、（Ｔｏｘｐ）
（Å）、しきい値（Ｖ）および占有面積の意味は前述の
とおりである。
３］において（Ｔｏｘｎ）（Å）、（Ｔｏｘｐ）
（Å）、しきい値（Ｖ）および占有面積の意味は前述の
とおりである。
【０１１１】
【表３】
【０１１２】Ｃ−ＭＯＳインバータ回路のしきい値は
（Ｖｄｄ／２）のときが電気特性上、最も対称性がよ
い。つまり、Ｖｄｄ＝５Ｖであるので、しきい値＝２．
５Ｖのときが最も電気的に対称性がよい。このことを考
慮すると、Ｎｃｈ薄膜トランジスタのゲート酸化膜厚
（Ｔｏｘｎ）がＰｃｈ薄膜トランジスタのゲート酸化膜
厚（Ｔｏｘｐ）よりも厚いときに対称性がよいことがわ
かる。このことは、Ｎｃｈ薄膜トランジスタのゲート酸
化膜厚（Ｔｏｘｎ）がＰｃｈ薄膜トランジスタのゲート
酸化膜厚（Ｔｏｘｐ）より厚いことで飽和ドレイン電流
（Ｉｄｏ）が等しくなったためであり、逆にＮｃｈ薄膜
トランジスタのゲート酸化膜厚（Ｔｏｘｎ）がＰｃｈ薄
膜トランジスタのゲート酸化膜厚（Ｔｏｘｐ）より薄く
なると、Ｎｃｈの飽和ドレイン電流（Ｉｄｏｎ）がＰｃ
ｈの飽和ドレイン電流（Ｉｄｏｐ）より大きくなるた
め、Ｃ−ＭＯＳのしきい値は低下し、対称性が悪くな
る。また、Ｃ−ＭＯＳ回路１個当たりの占有面積も、本
発明のＣ−ＭＯＳ回路においてはＰｃｈのゲート幅（Ｗ
ｐ）を狭くすることができるので、従来の６０％程度に
なり、高集積化が図れる。
（Ｖｄｄ／２）のときが電気特性上、最も対称性がよ
い。つまり、Ｖｄｄ＝５Ｖであるので、しきい値＝２．
５Ｖのときが最も電気的に対称性がよい。このことを考
慮すると、Ｎｃｈ薄膜トランジスタのゲート酸化膜厚
（Ｔｏｘｎ）がＰｃｈ薄膜トランジスタのゲート酸化膜
厚（Ｔｏｘｐ）よりも厚いときに対称性がよいことがわ
かる。このことは、Ｎｃｈ薄膜トランジスタのゲート酸
化膜厚（Ｔｏｘｎ）がＰｃｈ薄膜トランジスタのゲート
酸化膜厚（Ｔｏｘｐ）より厚いことで飽和ドレイン電流
（Ｉｄｏ）が等しくなったためであり、逆にＮｃｈ薄膜
トランジスタのゲート酸化膜厚（Ｔｏｘｎ）がＰｃｈ薄
膜トランジスタのゲート酸化膜厚（Ｔｏｘｐ）より薄く
なると、Ｎｃｈの飽和ドレイン電流（Ｉｄｏｎ）がＰｃ
ｈの飽和ドレイン電流（Ｉｄｏｐ）より大きくなるた
め、Ｃ−ＭＯＳのしきい値は低下し、対称性が悪くな
る。また、Ｃ−ＭＯＳ回路１個当たりの占有面積も、本
発明のＣ−ＭＯＳ回路においてはＰｃｈのゲート幅（Ｗ
ｐ）を狭くすることができるので、従来の６０％程度に
なり、高集積化が図れる。
【０１１３】実施例１においては支持体である基板とし
て鏡面研磨した合成石英を用いたが、本実施例では熱酸
化膜付き単結晶Ｓｉウエハーを用いた。熱酸化膜付き単
結晶Ｓｉウエハーを用いた場合でも、実施例１と同様の
効果が得られた。
て鏡面研磨した合成石英を用いたが、本実施例では熱酸
化膜付き単結晶Ｓｉウエハーを用いた。熱酸化膜付き単
結晶Ｓｉウエハーを用いた場合でも、実施例１と同様の
効果が得られた。
【０１１４】実施例４ 本発明のＣ−ＭＯＳ回路を用いたシフトレジスタ回路の
具体的な実施例を図９により説明する。図９は、前記の
実施例３と同様の工程にて作製した本発明のＣ−ＭＯＳ
薄膜トランジスタを用いたダイナミックシフトレジスタ
の１ビット分の回路図である。なお、作製したシフトレ
ジスタは全ビットで１０２８ビットである。
具体的な実施例を図９により説明する。図９は、前記の
実施例３と同様の工程にて作製した本発明のＣ−ＭＯＳ
薄膜トランジスタを用いたダイナミックシフトレジスタ
の１ビット分の回路図である。なお、作製したシフトレ
ジスタは全ビットで１０２８ビットである。
【０１１５】６０１はシフトレジスタの出力ラインであ
って、シフトレジスタの動作を確認するためのものであ
る。６０２は主電源ラインであって、＋５（Ｖ）が印加
されている。６０３，６０５はＣ−ＭＯＳ動作させるた
めのＶｄｄラインであって、＋５（Ｖ）が印加されてい
る。６０４，６０７はＣ−ＭＯＳ動作させるためのＶｓ
ｓラインであって、０（Ｖ）が印加されている。
って、シフトレジスタの動作を確認するためのものであ
る。６０２は主電源ラインであって、＋５（Ｖ）が印加
されている。６０３，６０５はＣ−ＭＯＳ動作させるた
めのＶｄｄラインであって、＋５（Ｖ）が印加されてい
る。６０４，６０７はＣ−ＭＯＳ動作させるためのＶｓ
ｓラインであって、０（Ｖ）が印加されている。
【０１１６】６０６は次ビットへのデータ転送ラインで
あって、次ビットのシフトレジスタに接続されている。
６０８はシフトレジスタを動作させるためのクロックラ
インである。６０９は６０８の反転のクロックラインで
ある。６１０は前ビットからのデータ転送ラインであ
る。６１１は本発明のＣ−ＭＯＳ薄膜トランジスタ領域
である。
あって、次ビットのシフトレジスタに接続されている。
６０８はシフトレジスタを動作させるためのクロックラ
インである。６０９は６０８の反転のクロックラインで
ある。６１０は前ビットからのデータ転送ラインであ
る。６１１は本発明のＣ−ＭＯＳ薄膜トランジスタ領域
である。
【０１１７】作製したＣ−ＭＯＳ薄膜トランジスタの構
造は［表４］に示すとおりであって、実施例３と同様の
５種類（いずれも単結晶Ｓｉ薄膜）と、活性層の結晶性
が多結晶のもの（多結晶Ｓｉ薄膜）である。また、各ト
ランジスタサイズはゲート幅（Ｗｎ）および（Ｗｐ）が
３０μｍ、ゲート長（Ｌｎ）および（Ｌｐ）が３μｍで
あり、ゲート酸化膜の膜厚（Ｔｏｘｎ）、（Ｔｏｘｐ）
は［表４］に示したとおりである。
造は［表４］に示すとおりであって、実施例３と同様の
５種類（いずれも単結晶Ｓｉ薄膜）と、活性層の結晶性
が多結晶のもの（多結晶Ｓｉ薄膜）である。また、各ト
ランジスタサイズはゲート幅（Ｗｎ）および（Ｗｐ）が
３０μｍ、ゲート長（Ｌｎ）および（Ｌｐ）が３μｍで
あり、ゲート酸化膜の膜厚（Ｔｏｘｎ）、（Ｔｏｘｐ）
は［表４］に示したとおりである。
【０１１８】作製した各薄膜トランジスタのゲート酸化
膜厚に対する評価項目は、Ｃ−ＭＯＳインバータ回路の
しきい値（Ｖｄｄ＝５Ｖ，Ｖｓｓ＝０Ｖのとき）、従来
のシフトレジスタ回路の占有面積を１００としたとき
の、本発明のＣ−ＭＯＳを用いたシフトレジスタの占有
面積、全シフトレジスタビット数に対する動作したシフ
トレジスタビット数の割合および、最大動作クロック周
波数である。
膜厚に対する評価項目は、Ｃ−ＭＯＳインバータ回路の
しきい値（Ｖｄｄ＝５Ｖ，Ｖｓｓ＝０Ｖのとき）、従来
のシフトレジスタ回路の占有面積を１００としたとき
の、本発明のＣ−ＭＯＳを用いたシフトレジスタの占有
面積、全シフトレジスタビット数に対する動作したシフ
トレジスタビット数の割合および、最大動作クロック周
波数である。
【０１１９】評価結果を［表４］に示す。ただし、［表
４］において（Ｔｏｘｎ）（Å）、（Ｔｏｘｐ）
（Å）、しきい値（Ｖ）、占有面積、動作ビット
（％）、周波数（ＭＨｚ）、および結晶性の意味は前述
のとおりである。
４］において（Ｔｏｘｎ）（Å）、（Ｔｏｘｐ）
（Å）、しきい値（Ｖ）、占有面積、動作ビット
（％）、周波数（ＭＨｚ）、および結晶性の意味は前述
のとおりである。
【０１２０】
【表４】
【０１２１】Ｃ−ＭＯＳインバータ回路のしきい値は
（Ｖｄｄ／２）のときが電気特性上、最も対称性がよ
い。つまり、Ｖｄｄ＝５Ｖであるので、しきい値＝２．
５Ｖのときが最も電気的に対称性がよい。このことを考
慮すると、薄膜トランジスタの活性層が単結晶であるも
のにおいては、Ｎｃｈ薄膜トランジスタのゲート酸化膜
厚（Ｔｏｘｎ）がＰｃｈ薄膜トランジスタのゲート酸化
膜厚（Ｔｏｘｐ）よりも厚いときに対称性がよいことが
わかる。薄膜トランジスタの活性層が多結晶であるもの
においては、Ｎｃｈ薄膜トランジスタのゲート酸化膜厚
（Ｔｏｘｎ）とＰｃｈ薄膜トランジスタのゲート酸化膜
厚（Ｔｏｘｐ）が等しいときに対称性がよい。これは、
活性層が多結晶であるためにＮｃｈ、Ｐｃｈ薄膜トラン
ジスタの電界効果移動度が単結晶のときより大きな差と
はならずにほぼ等しいため、［数６］〜［数１０］およ
び［数１１］〜［数１５］から、飽和ドレイン電流がＮ
ｃｈとＰｃｈでほぼ等しくなったためである。
（Ｖｄｄ／２）のときが電気特性上、最も対称性がよ
い。つまり、Ｖｄｄ＝５Ｖであるので、しきい値＝２．
５Ｖのときが最も電気的に対称性がよい。このことを考
慮すると、薄膜トランジスタの活性層が単結晶であるも
のにおいては、Ｎｃｈ薄膜トランジスタのゲート酸化膜
厚（Ｔｏｘｎ）がＰｃｈ薄膜トランジスタのゲート酸化
膜厚（Ｔｏｘｐ）よりも厚いときに対称性がよいことが
わかる。薄膜トランジスタの活性層が多結晶であるもの
においては、Ｎｃｈ薄膜トランジスタのゲート酸化膜厚
（Ｔｏｘｎ）とＰｃｈ薄膜トランジスタのゲート酸化膜
厚（Ｔｏｘｐ）が等しいときに対称性がよい。これは、
活性層が多結晶であるためにＮｃｈ、Ｐｃｈ薄膜トラン
ジスタの電界効果移動度が単結晶のときより大きな差と
はならずにほぼ等しいため、［数６］〜［数１０］およ
び［数１１］〜［数１５］から、飽和ドレイン電流がＮ
ｃｈとＰｃｈでほぼ等しくなったためである。
【０１２２】また、Ｃ−ＭＯＳ回路１個当たりの占有面
積も、本発明のＣ−ＭＯＳ薄膜トランジスタを用いたシ
フトレジスタ回路においてはＰｃｈのゲート幅（Ｗｐ）
を狭くすることができるので従来の６０％程度になり、
高集積化が図れる。全シフトレジスタ１０２８ビットの
うち動作ビットの割合については、薄膜トランジスタの
活性層が単結晶であるものについてはＮｃｈ薄膜トラン
ジスタのゲート酸化膜厚（Ｔｏｘｎ）がＰｃｈ薄膜トラ
ンジスタのゲート酸化膜厚（Ｔｏｘｐ）よりも厚いとき
に良好な値となっている。これは、Ｃ−ＭＯＳ回路の対
称性がよいためである。また、最大動作クロック周波数
においては、薄膜トランジスタの活性層が単結晶である
ものについて１２ＭＨｚ程度の大きな値となっており、
逆に多結晶のものについては１ＭＨｚ程度にとどまって
いる。このように、活性層を単結晶化することで、多結
晶よりも電界効果移動度が高くなり、より高速の動作が
可能となった。
積も、本発明のＣ−ＭＯＳ薄膜トランジスタを用いたシ
フトレジスタ回路においてはＰｃｈのゲート幅（Ｗｐ）
を狭くすることができるので従来の６０％程度になり、
高集積化が図れる。全シフトレジスタ１０２８ビットの
うち動作ビットの割合については、薄膜トランジスタの
活性層が単結晶であるものについてはＮｃｈ薄膜トラン
ジスタのゲート酸化膜厚（Ｔｏｘｎ）がＰｃｈ薄膜トラ
ンジスタのゲート酸化膜厚（Ｔｏｘｐ）よりも厚いとき
に良好な値となっている。これは、Ｃ−ＭＯＳ回路の対
称性がよいためである。また、最大動作クロック周波数
においては、薄膜トランジスタの活性層が単結晶である
ものについて１２ＭＨｚ程度の大きな値となっており、
逆に多結晶のものについては１ＭＨｚ程度にとどまって
いる。このように、活性層を単結晶化することで、多結
晶よりも電界効果移動度が高くなり、より高速の動作が
可能となった。
【０１２３】実施例３においては、支持体である基板と
して鏡面研磨した合成石英を用いたが、本実施例では熱
酸化膜付き単結晶Ｓｉウエハーを用いた。熱酸化膜付き
単結晶Ｓｉウエハーを用いた場合でも、実施例３と同様
の結果が得られた。
して鏡面研磨した合成石英を用いたが、本実施例では熱
酸化膜付き単結晶Ｓｉウエハーを用いた。熱酸化膜付き
単結晶Ｓｉウエハーを用いた場合でも、実施例３と同様
の結果が得られた。
【０１２４】
【発明の効果】以上の説明で明らかなように、請求項１
に記載のＣ−ＭＯＳ薄膜トランジスタによれば、基板上
に形成した単結晶Ｓｉ薄膜を活性層とするＣ−ＭＯＳト
ランジスタにおいて、回路を構成しているＮｃｈ薄膜ト
ランジスタとＰｃｈ薄膜トランジスタのゲート酸化膜の
厚さが、Ｎｃｈ薄膜トランジスタの方がＰｃｈ薄膜トラ
ンジスタより厚いことで、Ｎｃｈ薄膜トランジスタのゲ
ート酸化膜容量（Ｃｏｘｎ）を、Ｐｃｈ薄膜トランジス
タのゲート酸化膜容量（Ｃｏｘｐ）より小さくすること
ができるので、Ｃ−ＭＯＳ回路を形成したときにレイア
ウトの対称性がよく、かつ、Ｎｃｈ薄膜トランジスタと
Ｐｃｈ薄膜トランジスタの飽和ドレイン電流（Ｉｄｏｎ
とＩｄｏｐ）を等しすることができる。つまり、レイア
ウト上も電気的にも対称性の良いＣ−ＭＯＳ回路が形成
できる。また、Ｐｃｈ薄膜トランジスタのゲート幅（Ｗ
ｐ）をＮｃｈ薄膜トランジスタのゲート幅（Ｗｎ）と等
しくすることが可能なので、従来よりも高集積化が可能
となる。請求項２に記載のＣ−ＭＯＳ薄膜トランジスタ
によれば、単結晶Ｓｉ薄膜である薄膜トランジスタの活
性層が、帯域溶融再結晶化法により形成されていること
で、多結晶を含まずに大面積にわたって均一な単結晶Ｓ
ｉ薄膜が得られ、Ｎｃｈ薄膜トランジスタの電界効果移
動度が大きく、高速の動作が可能となる。請求項３に記
載のＣ−ＭＯＳ薄膜トランジスタによれば、薄膜トラン
ジスタが絶縁性基板上に形成されていることにより、完
全な素子分離が可能なので、寄生容量による影響がなく
なり、高速の動作が可能となる。また、完全な素子分離
が可能なのでラッチアップやアルファ線エラーがなくな
り、回路の信頼性も飛躍的に向上する。請求項４に記載
のＣ−ＭＯＳ回路では、請求項１に記載のＣ−ＭＯＳ薄
膜トランジスタにより構成したので、レイアウト上も電
気的にも対称性が良いので自由度が大きく、かつ、より
高集積のシフトレジスタ回路の設計が可能となる。請求
項５に記載のＣ−ＭＯＳ薄膜トランジスタの作製方法に
よれば、請求項１に記載のＣ−ＭＯＳ薄膜トランジスタ
の作製工程の一つであるゲート酸化工程においてＰｃｈ
薄膜トランジスタ部を、少なくとも酸素原子の透過を防
止する薄膜で被覆することで、酸化膜が成長することな
くＮｃｈ薄膜トランジスタ部のみの酸化が進み、酸素原
子の透過を防止する膜を除去し再度酸化することで、Ｐ
ｃｈ薄膜トランジスタのゲート酸化膜厚をＮｃｈ薄膜ト
ランジスタのゲート酸化膜厚より厚くすることができ
る。このようにして、両ｃｈ薄膜トランジスタで酸化膜
厚の違いを正確に作り出すことができる。請求項６に記
載のＣ−ＭＯＳ薄膜トランジスタの作製方法によれば、
酸素原子の透過を防止する薄膜として窒化Ｓｉ膜を用い
ることで、完全に酸素原子の透過を防止することができ
る。なお本発明は、ＬＣＤ等のフラットパネルディスプ
レイの駆動回路、イメージセンサの駆動回路に有効に応
用することができるものである。
に記載のＣ−ＭＯＳ薄膜トランジスタによれば、基板上
に形成した単結晶Ｓｉ薄膜を活性層とするＣ−ＭＯＳト
ランジスタにおいて、回路を構成しているＮｃｈ薄膜ト
ランジスタとＰｃｈ薄膜トランジスタのゲート酸化膜の
厚さが、Ｎｃｈ薄膜トランジスタの方がＰｃｈ薄膜トラ
ンジスタより厚いことで、Ｎｃｈ薄膜トランジスタのゲ
ート酸化膜容量（Ｃｏｘｎ）を、Ｐｃｈ薄膜トランジス
タのゲート酸化膜容量（Ｃｏｘｐ）より小さくすること
ができるので、Ｃ−ＭＯＳ回路を形成したときにレイア
ウトの対称性がよく、かつ、Ｎｃｈ薄膜トランジスタと
Ｐｃｈ薄膜トランジスタの飽和ドレイン電流（Ｉｄｏｎ
とＩｄｏｐ）を等しすることができる。つまり、レイア
ウト上も電気的にも対称性の良いＣ−ＭＯＳ回路が形成
できる。また、Ｐｃｈ薄膜トランジスタのゲート幅（Ｗ
ｐ）をＮｃｈ薄膜トランジスタのゲート幅（Ｗｎ）と等
しくすることが可能なので、従来よりも高集積化が可能
となる。請求項２に記載のＣ−ＭＯＳ薄膜トランジスタ
によれば、単結晶Ｓｉ薄膜である薄膜トランジスタの活
性層が、帯域溶融再結晶化法により形成されていること
で、多結晶を含まずに大面積にわたって均一な単結晶Ｓ
ｉ薄膜が得られ、Ｎｃｈ薄膜トランジスタの電界効果移
動度が大きく、高速の動作が可能となる。請求項３に記
載のＣ−ＭＯＳ薄膜トランジスタによれば、薄膜トラン
ジスタが絶縁性基板上に形成されていることにより、完
全な素子分離が可能なので、寄生容量による影響がなく
なり、高速の動作が可能となる。また、完全な素子分離
が可能なのでラッチアップやアルファ線エラーがなくな
り、回路の信頼性も飛躍的に向上する。請求項４に記載
のＣ−ＭＯＳ回路では、請求項１に記載のＣ−ＭＯＳ薄
膜トランジスタにより構成したので、レイアウト上も電
気的にも対称性が良いので自由度が大きく、かつ、より
高集積のシフトレジスタ回路の設計が可能となる。請求
項５に記載のＣ−ＭＯＳ薄膜トランジスタの作製方法に
よれば、請求項１に記載のＣ−ＭＯＳ薄膜トランジスタ
の作製工程の一つであるゲート酸化工程においてＰｃｈ
薄膜トランジスタ部を、少なくとも酸素原子の透過を防
止する薄膜で被覆することで、酸化膜が成長することな
くＮｃｈ薄膜トランジスタ部のみの酸化が進み、酸素原
子の透過を防止する膜を除去し再度酸化することで、Ｐ
ｃｈ薄膜トランジスタのゲート酸化膜厚をＮｃｈ薄膜ト
ランジスタのゲート酸化膜厚より厚くすることができ
る。このようにして、両ｃｈ薄膜トランジスタで酸化膜
厚の違いを正確に作り出すことができる。請求項６に記
載のＣ−ＭＯＳ薄膜トランジスタの作製方法によれば、
酸素原子の透過を防止する薄膜として窒化Ｓｉ膜を用い
ることで、完全に酸素原子の透過を防止することができ
る。なお本発明は、ＬＣＤ等のフラットパネルディスプ
レイの駆動回路、イメージセンサの駆動回路に有効に応
用することができるものである。
【図１】本発明のＮｃｈ薄膜トランジスタ、およびＰｃ
ｈ薄膜トランジスタの構造を示す断面図である。
ｈ薄膜トランジスタの構造を示す断面図である。
【図２】図１の平面図である。
【図３】本発明に係るＣ−ＭＯＳ薄膜トランジスタの作
製フローを説明する断面図であって、（ａ）は基板準備
工程、（ｂ）はＳｉ薄膜形成工程、（ｃ）は表面保護層
形成工程、（ｄ）はＳｉ薄膜の単結晶化工程、（ｅ）は
表面保護層除去工程、（ｆ）は活性領域の規定工程、
（ｇ）は１回目のゲート酸化膜形成工程、（ｈ）は２回
目のゲート酸化膜形成工程、（ｉ）はゲート電極の規定
工程、（ｊ）はソース、ドレイン領域の形成工程、
（ｋ）は層間絶縁膜形成工程、（ｌ）はコンタクトホー
ル形成工程、（ｍ）はＡｌ配線形成工程を、それぞれ示
すものである。
製フローを説明する断面図であって、（ａ）は基板準備
工程、（ｂ）はＳｉ薄膜形成工程、（ｃ）は表面保護層
形成工程、（ｄ）はＳｉ薄膜の単結晶化工程、（ｅ）は
表面保護層除去工程、（ｆ）は活性領域の規定工程、
（ｇ）は１回目のゲート酸化膜形成工程、（ｈ）は２回
目のゲート酸化膜形成工程、（ｉ）はゲート電極の規定
工程、（ｊ）はソース、ドレイン領域の形成工程、
（ｋ）は層間絶縁膜形成工程、（ｌ）はコンタクトホー
ル形成工程、（ｍ）はＡｌ配線形成工程を、それぞれ示
すものである。
【図４】本発明に係るＣ−ＭＯＳ薄膜トランジスタの実
施例を示す断面図である。
施例を示す断面図である。
【図５】図４の平面図である。
【図６】本発明のＣ−ＭＯＳ薄膜トランジスタを用いた
ダイナミックシフトレジスタの１ビット分の回路図であ
る。
ダイナミックシフトレジスタの１ビット分の回路図であ
る。
【図７】本発明に係るＣ−ＭＯＳ薄膜トランジスタの別
の実施例を示す断面図である。
の実施例を示す断面図である。
【図８】図７の平面図である。
【図９】本発明のＣ−ＭＯＳ薄膜トランジスタを用いた
スタティックシフトレジスタの１ビット分の回路図であ
る。
スタティックシフトレジスタの１ビット分の回路図であ
る。
１０１，２０１，３０１，５０１ 基板 １０２，３０２，５０３ Ｎｃｈ薄膜トランジスタの活
性領域 １０２ａ，２１５，３０２ａ，５０３ａ Ｎｃｈ薄膜ト
ランジスタのソース領域 １０２ｂ，２１６，３０２ｂ，５０３ｂ Ｎｃｈ薄膜ト
ランジスタのドレイン領域 １０３，３０３，５０４ Ｐｃｈ薄膜トランジスタの活
性領域 １０３ａ，２１７，３０３ａ，５０４ａ Ｐｃｈ薄膜ト
ランジスタのドレイン領域 １０３ｂ，２１８，３０３ｂ，５０４ｂ Ｐｃｈ薄膜ト
ランジスタのソース領域 １０４，３０４，５０５ Ｎｃｈ薄膜トランジスタのゲ
ート酸化膜 １０５，３０５，５０６ Ｐｃｈ薄膜トランジスタのゲ
ート酸化膜 １０６，２１３，３０６，５０７ Ｎｃｈ薄膜トランジ
スタのゲート電極 １０７，２１４，３０７，５０８ Ｐｃｈ薄膜トランジ
スタのゲート電極 １０８，２１９，３０８，５０９ 層間絶縁膜 １０９，２２１，３０９，５１０ Ａｌ配線 １１０，２２０，３１０，５１１ コンタクトホール ２０２ 多結晶または非晶質Ｓｉ薄膜 ２０３ 表面保護層 ２０４ 帯域溶融再結晶化するための種々の熱源 ２０５ Ｓｉ溶融領域 ２０６ 単結晶Ｓｉ薄膜 ２０７ Ｎｃｈ薄膜トランジスタの活性層 ２０８ Ｐｃｈ薄膜トランジスタの活性層 ２０９ １回目の酸化工程で形成したＮｃｈ薄膜トラン
ジスタのゲート酸化膜 ２１０ 酸素原子の透過を防止する膜（窒化Ｓｉ膜） ２１１ ２回目の酸化工程で形成したＮｃｈ薄膜トラン
ジスタのゲート酸化膜 ２１２ ２回目の酸化工程で形成したＰｃｈ薄膜トラン
ジスタのゲート酸化膜 ４０１，６０１ シフトレジスタの出力ライン ４０２，６０２ 主電源ライン（＋５Ｖ） ４０３，６０３ Ｖｄｄライン（＋５Ｖ） ４０４，６０４ Ｖｓｓライン（０Ｖ） ４０５，６０５ Ｖｄｄライン（＋５Ｖ） ４０６，６０６ 次ビットへのデータ転送ライン ４０７，６０７ Ｖｓｓライン（０Ｖ） ４０８，４０９，６０８，６０９ クロックφ ４１０，６１０ 前ビットからのデータ転送ライン ４１１，６１１ 本発明のＣ−ＭＯＳ薄膜トランジスタ
領域 ５０２ 酸化膜
性領域 １０２ａ，２１５，３０２ａ，５０３ａ Ｎｃｈ薄膜ト
ランジスタのソース領域 １０２ｂ，２１６，３０２ｂ，５０３ｂ Ｎｃｈ薄膜ト
ランジスタのドレイン領域 １０３，３０３，５０４ Ｐｃｈ薄膜トランジスタの活
性領域 １０３ａ，２１７，３０３ａ，５０４ａ Ｐｃｈ薄膜ト
ランジスタのドレイン領域 １０３ｂ，２１８，３０３ｂ，５０４ｂ Ｐｃｈ薄膜ト
ランジスタのソース領域 １０４，３０４，５０５ Ｎｃｈ薄膜トランジスタのゲ
ート酸化膜 １０５，３０５，５０６ Ｐｃｈ薄膜トランジスタのゲ
ート酸化膜 １０６，２１３，３０６，５０７ Ｎｃｈ薄膜トランジ
スタのゲート電極 １０７，２１４，３０７，５０８ Ｐｃｈ薄膜トランジ
スタのゲート電極 １０８，２１９，３０８，５０９ 層間絶縁膜 １０９，２２１，３０９，５１０ Ａｌ配線 １１０，２２０，３１０，５１１ コンタクトホール ２０２ 多結晶または非晶質Ｓｉ薄膜 ２０３ 表面保護層 ２０４ 帯域溶融再結晶化するための種々の熱源 ２０５ Ｓｉ溶融領域 ２０６ 単結晶Ｓｉ薄膜 ２０７ Ｎｃｈ薄膜トランジスタの活性層 ２０８ Ｐｃｈ薄膜トランジスタの活性層 ２０９ １回目の酸化工程で形成したＮｃｈ薄膜トラン
ジスタのゲート酸化膜 ２１０ 酸素原子の透過を防止する膜（窒化Ｓｉ膜） ２１１ ２回目の酸化工程で形成したＮｃｈ薄膜トラン
ジスタのゲート酸化膜 ２１２ ２回目の酸化工程で形成したＰｃｈ薄膜トラン
ジスタのゲート酸化膜 ４０１，６０１ シフトレジスタの出力ライン ４０２，６０２ 主電源ライン（＋５Ｖ） ４０３，６０３ Ｖｄｄライン（＋５Ｖ） ４０４，６０４ Ｖｓｓライン（０Ｖ） ４０５，６０５ Ｖｄｄライン（＋５Ｖ） ４０６，６０６ 次ビットへのデータ転送ライン ４０７，６０７ Ｖｓｓライン（０Ｖ） ４０８，４０９，６０８，６０９ クロックφ ４１０，６１０ 前ビットからのデータ転送ライン ４１１，６１１ 本発明のＣ−ＭＯＳ薄膜トランジスタ
領域 ５０２ 酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｇ
Claims (6)
- 【請求項１】 基板上に形成した単結晶Ｓｉ薄膜を活性
層とするＣ−ＭＯＳトランジスタにおいて、回路を構成
するＮｃｈ薄膜トランジスタとＰｃｈ薄膜トランジスタ
のゲート酸化膜の厚さは、Ｎｃｈ薄膜トランジスタの方
がＰｃｈ薄膜トランジスタより厚いことを特徴とするＣ
−ＭＯＳ薄膜トランジスタ。 - 【請求項２】 前記単結晶Ｓｉ薄膜である薄膜トランジ
スタの活性層は、帯域溶融再結晶化法により形成されて
いることを特徴とする請求項１に記載のＣ−ＭＯＳ薄膜
トランジスタ。 - 【請求項３】 前記Ｃ−ＭＯＳ薄膜トランジスタは絶縁
性基板上に形成されていることを特徴とする請求項１に
記載のＣ−ＭＯＳ薄膜トランジスタ。 - 【請求項４】 請求項１に記載のＣ−ＭＯＳ薄膜トラン
ジスタを用いたことを特徴とするシフトレジスタ回路。 - 【請求項５】 請求項１に記載のＣ−ＭＯＳ薄膜トラン
ジスタの作製方法であって、ゲート酸化工程が、Ｐｃｈ
薄膜トランジスタ部を酸素原子の透過を防止する薄膜で
被覆する工程と、この酸素原子透過防止薄膜を除去する
工程と、その後の再酸化工程とを含むことを特徴とする
Ｃ−ＭＯＳ薄膜トランジスタの作製方法。 - 【請求項６】 前記酸素原子透過防止薄膜が、窒化Ｓｉ
膜であることを特徴とする請求項５に記載のＣ−ＭＯＳ
薄膜トランジスタの作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5314202A JPH07142741A (ja) | 1993-11-20 | 1993-11-20 | Ｃ−ｍｏｓ薄膜トランジスタおよびその作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5314202A JPH07142741A (ja) | 1993-11-20 | 1993-11-20 | Ｃ−ｍｏｓ薄膜トランジスタおよびその作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142741A true JPH07142741A (ja) | 1995-06-02 |
Family
ID=18050505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5314202A Pending JPH07142741A (ja) | 1993-11-20 | 1993-11-20 | Ｃ−ｍｏｓ薄膜トランジスタおよびその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142741A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001351989A (ja) * | 2000-06-05 | 2001-12-21 | Nec Corp | 半導体装置の製造方法 |
| JP2007531257A (ja) * | 2004-03-25 | 2007-11-01 | コミサリア、ア、レネルジ、アトミク | ダイアモンド状のカーボンチャネルを有する電界効果トランジスタの製造方法、及び該製造方法により製造されるトランジスタ |
-
1993
- 1993-11-20 JP JP5314202A patent/JPH07142741A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001351989A (ja) * | 2000-06-05 | 2001-12-21 | Nec Corp | 半導体装置の製造方法 |
| JP2007531257A (ja) * | 2004-03-25 | 2007-11-01 | コミサリア、ア、レネルジ、アトミク | ダイアモンド状のカーボンチャネルを有する電界効果トランジスタの製造方法、及び該製造方法により製造されるトランジスタ |
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