JP4153984B2 - トランジスタ - Google Patents
トランジスタ Download PDFInfo
- Publication number
- JP4153984B2 JP4153984B2 JP2000266325A JP2000266325A JP4153984B2 JP 4153984 B2 JP4153984 B2 JP 4153984B2 JP 2000266325 A JP2000266325 A JP 2000266325A JP 2000266325 A JP2000266325 A JP 2000266325A JP 4153984 B2 JP4153984 B2 JP 4153984B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- semiconductor
- diamond
- concentration
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Led Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Thyristors (AREA)
- Thin Film Transistor (AREA)
Description
【発明の属する技術分野】
本発明は、短波長発光用デバイス、高温用デバイス、大電力用デバイス及び高周波電子デバイス等に使用されるワイドバンドギャップ半導体の電子素子並びにこの電子素子を使用したダイオード、トランジスタ及びサイリスタに関し、特に、オーミック電流が少なく、キャリア移動障壁が小さく、空間電荷制限電流を流すために必要な電界が小さく低電界でより多くのキャリアを移動させることができる高効率な電子素子に関する。
【0002】
【従来の技術】
ダイヤモンドは、その熱伝導率(20W/cm・K)、バンドギャップ(5.47eV)、飽和電子移動度(2000cm2/V・s)及びホール移動度(2100cm2/V・s)といったデバイス特性並びに耐熱性、耐放射線性が優れているため、高温及び放射線下で動作する電子デバイス、ハイパワーデバイス及び高周波デバイス等への応用が期待されている。
【0003】
ダイヤモンド薄膜を使用する電界効果トランジスタの1例として、例えば、特開平1−158774号公報に、ゲート電極と動作層、即ちチャネル層との間に絶縁層を挿入したMISFET(Metal Insulator Semiconductor Field Effect Transistor:絶縁ゲート型電界効果トランジスタ)が提案されている。特開平1−158774号公報におけるMISFETは、ノーマリーオン型であり、ゲート電位をソース電位に対して正にとることによって、ドレイン電流が抑制される構成となっている。相互コンダクタンスを大きくし、僅かなゲート電位の入力によりドレイン電流を大きく変化させるためには、ゲート電位の影響をチャネル中の深い領域まで及ぼさせ、キャリアの空乏領域を大きく広げる必要がある。そのためには、ドナ又はアクセプタ濃度をある程度低く抑えると共に、チャネル層の厚さがゲート電位の影響が及ぶ厚さ以下になるように薄くしなければならない。しかしながら、ドレイン電流を増大させるためには、ドナ又はアクセプタ不純物の濃度を高くし、キャリア濃度を増加させなければならず、相互コンダクタンスの向上とドレイン電流の増加はキャリア濃度の設定において互いに相反するという問題点がある。
【0004】
前述の理由により、通常のMISFETにおいて使用されるチャネル層のドーパント濃度は、原子比で数十ppmから数百ppmの範囲とすることが一般的である。例えば、特開平1−158774号公報の実施例では、p型ダイヤモンド薄膜層の合成条件に基づき、ホウ素(B)と炭素(C)の原子比は、B/C=200ppmと計算できる。
【0005】
また、特開平3−263872号公報には、金属/絶縁性ダイヤモンド/半導体ダイヤモンド構造をゲート部に持つ電界効果トランジスタが提案されている。図9はこのMISFETを示す断面図である。Si基板41上にダイヤモンド絶縁体下地層42が形成され、ダイヤモンド絶縁体下地層42上にp型ダイヤモンド半導体層43とその両側のn型ダイヤモンド半導体層44a及び44bが同一平面上に形成されている。また、n型ダイヤモンド半導体層44a及び44bにおけるp型ダイヤモンド半導体層43に接続されていない側の端部には、これらの端部を覆うように夫々ソース電極46S及びドレイン電極46Dが形成されている。p型ダイヤモンド半導体層43上にはダイヤモンド絶縁体層45が設けられ、ダイヤモンド絶縁体層45上にはゲート電極46Gが設けられている。ダイヤモンド絶縁体層45は、チャネル層であるp型ダイヤモンド半導体層43とゲート電極46Gとの間を絶縁する。
【0006】
このMISFETにおいても、相互コンダクタンスを大きくし、僅かなゲート電位の入力によりドレイン電流を大きく変化させるためには、アクセプタ濃度を低く抑えると共に、p型ダイヤモンド半導体層43の厚さをゲート電位の影響が及ぶ厚さ以下になるように薄くしなければならない。しかしながら、ドレイン電流を増大させるためには、アクセプタ濃度を高くし、キャリア濃度を増加させなければならず、相互コンダクタンスの向上とドレイン電流の増加はアクセプタ濃度の設定において互いに相反するという問題点がある。
【0007】
ダイヤモンドが本来持つ高い電子及び正孔の移動度は、不純物及び結晶欠陥を極力低減させることにより実現するものである。しかしながら、前述のMISFETのように、チャネル層のキャリア源を確保するためにドナ又はアクセプタをある程度の濃度でドーピングする必要がある構造では、不純物濃度に依存してキャリア移動度が低くなるため、高周波応答性等が悪化することは免れない。
【0008】
これに対し、チャネル層の不純物濃度を極力低くして高周波用トランジスタへの応用を可能にした構造として、チャネル層として高抵抗率ダイヤモンド層を使用する電界効果トランジスタが特開平6−232388号公報に開示されている。図10はこの電界効果トランジスタの構成を示す模式的断面図である。図10に示す電界効果トランジスタにおいては、第1の半導体ダイヤモンド層51、高抵抗率ダイヤモンド層52及び第1の半導体ダイヤモンド層51と同一伝導型の第2の半導体ダイヤモンド層53がこの順に一列に配置され、高抵抗率ダイヤモンド層52は第1の半導体ダイヤモンド層51及び第2の半導体ダイヤモンド層53に接続されている。チャネル層57は第1の半導体ダイヤモンド層51、高抵抗率ダイヤモンド層52及び第2の半導体ダイヤモンド層53により構成されている。また、第1の半導体ダイヤモンド層51、高抵抗率ダイヤモンド層52及び第2の半導体ダイヤモンド層53上には、夫々ソース電極54、ゲート電極55及びドレイン電極56が設けられている。高抵抗率ダイヤモンド層52の抵抗率は102Ω・cm以上であり、ゲート電極55の電位によりキャリア濃度が変化する。
【0009】
このトランジスタの場合、図10に示すように、ソース電極54からドレイン電極56に到達するキャリアは半導体ダイヤモンド層51、高抵抗率ダイヤモンド層52及び半導体ダイヤモンド層53をこの順に流れる。そして、ゲート電極55に印加する電圧を変化させることにより、高抵抗率ダイヤモンド層52のポテンシャルを変化させ、ソース電極54が接触する半導体ダイヤモンド層51から高抵抗率ダイヤモンド層52へのキャリアの注入量を制御する。従って、図9に示したMISFETのように、チャネル層57に空乏層を拡げてドレイン電流を制御するものではないので、ドーパント濃度を低くしてチャネル層57を薄くする必要はない。
【0010】
また、図10に示すトランジスタの特徴は、高抵抗率ダイヤモンド層52を所謂空間電荷制限電流が流れ得ることである。文献(犬石等、「半導体物性1」、朝倉書店、第158頁〜第162頁)に記載されているように、理想的な無欠陥の絶縁性材料中においては、印加される電界に対する電流の挙動は、ある閾値電界以下では電界に比例するオーミック電流となる。閾値電界以上になると、外部からのキャリア注入により、熱励起キャリア濃度を超えたキャリアが流れ、電界の2乗に比例する空間電荷制限電流となる。
【0011】
【発明が解決しようとする課題】
しかしながら、実際に図10に示すような構造の電界効果トランジスタを作製すると、しばしばゲート電極に印加する電圧を100V以上という極めて大きな値にしないと高抵抗率ダイヤモンド層52へのキャリアの注入が起こらないという問題点がある。
【0012】
この原因を詳しく調べた結果、半導体ダイヤモンド層51と高抵抗率ダイヤモンド層52との間のポテンシャル段差が、結晶成長条件によっては極めて大きくなるためであることが判明した。即ち、ダイヤモンドが持つバンドギャップが5.47eVと大きいため、理想的に全く不純物及び欠陥がないダイヤモンドでも、その約半分の2.5eVのポテンシャル段差が発生する。しかも実際には、ダイヤモンド層中に不純物及び欠陥が少ないながらもある程度含まれることが避けられない。例えば、窒素はダイヤモンドに最もよく混入する不純物であるが、これは1.7eVという深いドナ準位を形成することが知られている。窒素混入ダイヤモンドはn型半導体であるが、ドナ準位が深いため高抵抗率となり、前述の「高抵抗率ダイヤモンド」の要件を満たす。
【0013】
高抵抗率ダイヤモンド層52の形成においては、微量な窒素が混入する可能性が高く、この場合、1.7eVのドナ準位が形成される。このドナ準位は室温では活性化されないため、この高抵抗率ダイヤモンド層52は102Ω・cm以下の低抵抗率になることはない。
【0014】
文献(犬石等、「半導体物性1」、朝倉書店、第108頁〜第112頁)にあるように、半導体の理論に基づけば、εDをドナ準位、εCを伝導帯底のエネルギ、kBをボルツマン定数、Tを絶対温度、NDをドナ密度、NCを伝導帯の電子に対する実効状態密度とすると、n型半導体の場合、フェルミ準位εFは次式1で求められる。
【0015】
【数1】
【0016】
式1に示すように、フェルミ準位はドナ準位及び温度の影響を受けて変化する。ダイヤモンドのようにバンドギャップが広い半導体においては、室温では(εC−εD)/kBT≫1であるから、前記式1は下式2のように近似できる。式2より、フェルミ準位は伝導帯底とドナ準位の間に存在する。
【0017】
【数2】
【0018】
前記フェルミ準位についての議論はn型半導体について行ったが、p型半導体の場合にも、ドナをアクセプタに、伝導帯を価電子帯に、電子を正孔に夫々置き換えることにより同様に議論できる。即ち、p型半導体のフェルミ準位は価電子帯頂上とアクセプタ準位との間に存在する。
【0019】
窒素が混入したn型高抵抗率ダイヤモンドでは、例えドナ濃度が0.1原子ppm以下と微少であっても、フェルミ準位は伝導帯底の下0.9eV付近に存在する。一方、半導体ダイヤモンド層にホウ素をドーピングしてp型半導体ダイヤモンドとする場合、ホウ素がアクセプタとなり、このアクセプタ準位は価電子帯頂上の上0.37eVに存在する。このとき、フェルミ準位は価電子帯頂上の上0.2eV付近に存在することになる。ダイヤモンドのバンドギャップ、即ち伝導帯底と価電子帯頂上とのエネルギ差は、前述の通り5.47eVであるから、両ダイヤモンドのフェルミ準位の差は、約5.47−0.9−0.2=4.37eVと計算できる。このように、窒素含有高抵抗率ダイヤモンドをホウ素含有半導体ダイヤモンドに接合すると、フェルミ準位の差がエネルギポテンシャルの不連続段差となり、その段差の高さは、4.37eVということになる。
【0020】
ところで、半導体ダイヤモンドから高抵抗率ダイヤモンドにキャリアを注入させるには、ポテンシャル段差をゲート電極により引き下げる必要がある。ポテンシャル段差が大きければそれだけゲート電位を大きくしないとキャリアが注入されず、電流が流れない。単純に考えれば、ソース電位に対しゲート電位を−4.37Vにすればキャリアの注入が起こることになるが、実際には、ソース電位とゲート電位との電位差は、ゲート絶縁膜及び高抵抗率ダイヤモンドの双方に印加されるので、高抵抗率ダイヤモンドに印加される電位差はその分減少することになる。したがって、実際に高抵抗率ダイヤモンドと半導体ダイヤモンドとの界面のポテンシャル段差を引き下げるために必要なゲート電位は、ゲート絶縁膜及び高抵抗率ダイヤモンド層の厚さにもよるが、数十乃至数百Vという極めて大きなゲート電位が必要となる。そのため、図10に示すような電界効果トランジスタは実用的ではない。
【0021】
より一般的には、高濃度ドープダイヤモンドと高抵抗率ダイヤモンドを接合する構造の電子素子では、それらが異なる伝導型である場合又は同じ伝導型であってもアクセプタ若しくはドナが異なった準位を持つ場合には、接合界面にエネルギポテンシャルの段差が生じる。このような場合、キャリアを高濃度ドープダイヤモンド側から高抵抗率ダイヤモンド側へ注入するためには、その間の電位差を極めて大きくしなければならないという問題点がある。
【0022】
本発明はかかる問題点に鑑みてなされたものであって、耐熱性、耐放射線性及び高周波応答性が優れ、高温用デバイス、大電力用デバイス及び高周波電子デバイスに適した電子素子において、オーミック電流を抑制し、高濃度にドープされた半導体からチャネルへのキャリア注入の障壁エネルギを低減して空間電荷制限電流の立ち上がり電界を小さくした高効率な電子素子及びこの電子素子を使用したダイオード、高増幅率なトランジスタ及びサイリスタを提供することを目的とする。
【0023】
【課題を解決するための手段】
本発明に係るトランジスタは、電流チャネルとなる第1の半導体領域と、この第1の半導体領域に接合し第1の半導体領域と同じ伝導型で前記第1の半導体領域よりも抵抗率が低い第2の半導体領域と、前記第1の半導体領域上に絶縁膜を介して形成されたゲート電極と、前記第2の半導体領域上に形成されたソース電極及びドレイン電極と、を有し、前記第1の半導体領域は、その動作温度での平衡状態におけるキャリア濃度が1015cm−3以下であり、前記第2の半導体領域は、その動作温度での平衡状態におけるキャリア濃度が1020cm−3以上であって、前記第1の半導体領域を挟むようにして配置されており、前記第1の半導体領域及び前記第2の半導体領域はダイヤモンドからなり、それらのバンドギャップが2eV以上であることを特徴とする。
【0024】
本発明においては、第1の半導体領域のキャリア濃度を1015cm-3以下とすることにより、オーミック電流が抑制され、低電界でキャリア注入による電流、即ち、空間電荷制限電流が支配的となる状態に移行することができる。これにより、電子素子の効率を向上させることができる。理想的には、オーミック電流が0であることが望ましいが、実用的な条件でそれを実現することは不可能である。キャリア濃度は温度によっても変化するが、電子素子を動作させる温度での平衡状態におけるキャリア濃度を1015cm-3以下とすれば、オーミック電流を実用上問題ない水準まで低下させることができる。キャリア濃度を1013cm-3以下とすれば、オーミック電流を測定限界付近まで低減できるため、より好ましい。
【0025】
また、第2の半導体領域の伝導型を第1の半導体領域と同じにして第1の半導体領域よりも抵抗率を低くすることにより、第2の半導体領域から第1の半導体領域へキャリア(n型半導体の場合は電子、p型半導体の場合は正孔)を注入する際の障壁エネルギを低減できる。その結果、空間電荷制限電流の立ち上がり電界を小さくすることができる。例えば、この立ち上がり電界(閾値電界)を1×105V/cm以下とすることができる。このとき、前記第1及び第2の半導体領域に印加される電界がこの閾値電界以下では、第2の半導体領域から第1の半導体領域に流れる電流の電界に対する増加係数がほぼ1となり、電界が前記閾値電界を超えると、前記増加係数が1を超える。なお、増加係数とは、電流が電界の増加係数乗に比例するような数値である。理想的なオーム則では増加係数が厳密に1になり電流は電界に比例し、理想的な空間電荷制限電流は増加係数が厳密に2になり電流は電界の2乗に比例する。しかしながら、実際には他の様々な要因、即ち、結晶欠陥及び電極と半導体との接触抵抗等により、増加係数は整数にはならない。オーム則から前記閾値電界を超えて空間電荷制限電流へ移行する電界付近では、増加係数は1から1より大きく2より小さい値に増加し、その後多くの場合、更に2以上に増加し、最終的にほぼ2になる(文献(犬石等、「半導体物性1」、朝倉書店、第162頁))。
【0026】
また、本発明においては、第1の半導体領域に電極を形成すれば、その電極と第2の半導体領域又は第3の半導体領域との間の印加電圧が、第1の半導体領域に実質的にかかる電界を主に支配することになる。更に、第3の半導体領域を有する2端子素子を作製する場合、必ずしも第1の半導体領域に電極を形成する必要はなく、その場合には、第2の半導体領域と第3の半導体領域との間に印加する電圧が第1の半導体領域に実質的にかかる電界を支配する。
【0027】
図1(a)及び(b)は、第2の半導体領域から第1の半導体領域へキャリア(n型半導体の場合は電子、p型半導体の場合は正孔)を注入する際の障壁エネルギの大きさを示す模式図であり、図1(a)は従来の電子素子における障壁エネルギの大きさを示し、図1(b)は本発明の電子素子における障壁エネルギの大きさを示す。図1(a)に示すように、半導体、絶縁体又は金属が相互に接合するとき、同じエネルギ準位においては電子密度が等しくなるように電子及び正孔の移動が起こる。電子及び正孔の相互の移動により、接合界面付近に遷移領域15が形成される。また、遷移領域の両側の領域ではフェルミ準位が一致する。従って、接合界面においてフェルミ準位の差により伝導帯又は荷電子帯のエネルギ障壁が生じる。伝導帯又は荷電子帯とフェルミ準位との差が大きければ、伝導帯又は荷電子帯のエネルギ障壁が大きくなり、この差が小さければエネルギ障壁も小さくなる。本発明においては、図1(b)に示すように、伝導帯又は荷電子帯とフェルミ準位との差を小さくすることによりエネルギ障壁を小さくし、空間電荷制限電流の立ち上がり電界を小さくすることができる。
【0028】
また、前記第1及び第2の半導体領域のバンドギャップは2eV以上であることが好ましく、前記第1及び第2の半導体領域は、ダイヤモンド、炭化ケイ素、窒化ガリウム、窒化ホウ素、窒化アルミニウム、窒化インジウム、酸化亜鉛、酸化チタン、酸化スズ及び酸化インジウムからなる群から選択された1種以上の材料又はその混合材料であることが好ましい。
【0029】
第1及び第2の半導体領域のバンドギャップを2eV以上のワイドバンドギャップ半導体とすることにより、本発明の電子素子を、高温用デバイス及び大電力用デバイス等に好適な電子素子にすることができる。第1及び第2の半導体領域のバンドギャップが2eV未満である場合、不純物及び欠陥によるフェルミ準位の変化が少ないため本発明の効果が小さい。しかしながら、少なくとも一方にバンドギャップが大きい半導体を選ぶことにより、フェルミ準位の変化量が大きくなるのでより大きな効果が得られる。バンドギャップが大きいワイドバンドギャップである半導体の例としては、ダイヤモンド、炭化ケイ素、窒化ガリウム、窒化ホウ素、窒化アルミニウム、窒化インジウム、酸化亜鉛、酸化チタン、酸化スズ及び酸化インジウム等がある。なお、第1の半導体領域と第2の半導体領域は、必ずしも同じ材料で構成される必要はない。
【0030】
更に、前記第1の半導体領域のドーパント濃度は、母体となる結晶中の原子比で10ppm以下であることが好ましく、より好ましくは0.1ppm以下である。
【0031】
第1の半導体領域のキャリア濃度は、ドナとアクセプタの相互補償によっても低く抑えることができる。しかしながら、相互に補償されたドナ−アクセプタ対は、キャリアは発生させないがキャリアの散乱中心となりうる。そのため、キャリアの移動度を低下させる要因となる。従って、補償された不純物及び欠陥の濃度が低いほど、キャリアは高い移動度を実現することができ、電子素子の高周波応答性を向上させることができる。また、欠陥及び不純物によるトラップ濃度が低いほど空間電荷制限電流モードへ移行する閾値電界が低くなり、移行後の電流が大きくなる。その意味でも、欠陥及び不純物によるトラップ濃度は低い方が望ましい。ドーパント濃度が10ppm以下であれば、前記悪影響はほとんど見られない。より好ましくは、二次イオン質量分光(Secondary Ion Mass Spectroscopy)の検出限界に近い0.1ppm以下である。
【0032】
なお、第1及び第2の半導体領域のドーピング不純物(ドーパント)は、必ずしも同じ元素である必要はない。例えば、第1の半導体領域がリンドープのn型ダイヤモンド、第2の半導体領域が硫黄ドープのn型ダイヤモンドであってもよい。また、第1の半導体領域が不純物ではない何らかの結晶欠陥がアクセプタとなっているp型ダイヤモンド、第2の半導体領域がホウ素ドープのp型ダイヤモンドであってもよい。
【0033】
更にまた、前記第2の半導体領域のドーパント濃度は、Mott濃度以上であることが好ましい。
【0034】
第2の半導体領域から第1の半導体領域へ注入されるキャリア量は、主に、第1の半導体領域と第2の半導体領域との界面に印加する電界及び第2の半導体領域のキャリア濃度に依存する。従って、印加する電界が同じであれば、第2の半導体領域のキャリア濃度が高いほど、より多くのキャリアが第1の半導体領域へ注入される。キャリア濃度を上げるには、ドーパント濃度を上げ、補償率を下げればよい。Mott濃度とは、半導体が金属的な挙動に移行するドーパント濃度である。ドーパント濃度をMott濃度以上にすることにより、キャリアの活性化率をほぼ100%とすることができる。また、第2の半導体領域に接する金属電極を設ける場合は、第2の半導体領域のキャリア濃度又はドーパント濃度を上げることにより、第2の半導体領域と金属電極との接触抵抗を低減できる。
【0035】
更にまた、前記第1の半導体領域及び前記第2の半導体領域は、ダイヤモンドからなることができ、ホウ素ドープしたp型ダイヤモンド又は硫黄、リン、窒素、酸素及びリチウムからなる群から選択される1種以上の元素をドープしたn型ダイヤモンドからなることができる。
【0036】
第1及び第2の半導体領域を共にダイヤモンドとすることにより、キャリア移動度、耐熱性、安定性、耐放射線性及び絶縁破壊電界等に優れた電子素子を実現できる。また、ダイヤモンドにホウ素をドープするとp型半導体となる。現在のところ、ダイヤモンドについては、n型よりp型の方が作製が容易で低抵抗率化が容易であるが、勿論、用途によっては第1及び第2の半導体領域を、硫黄、リン、窒素、酸素及びリチウムのうち少なくとも1種をドープしたn型ダイヤモンドとすることも可能である。
【0037】
更にまた、本発明に係る電子素子は、前記第1の半導体領域に接続され前記第1の半導体領域に電流を流す第1の金属電極と、前記第2の半導体領域に接続され前記第2の半導体領域に電流を流す第2の金属電極と、を有することができる。
【0038】
これにより、第1及び第2の半導体領域に電流を供給又は電流を取り出す場合の接触抵抗を低減でき、電子素子の安定性が増加する。
【0041】
前述の条件を満たす限りにおいて、前記第1の半導体領域、前記第2の半導体領域及び前記第3の半導体領域は、ダイヤモンドからなることができ、特に、ホウ素ドープしたp型ダイヤモンド又は硫黄、リン、窒素、酸素及びリチウムからなる群から選択される1種以上の元素をドープしたn型ダイヤモンドからなることができる。
【0042】
更にまた、本発明に係る電子素子は、前記第2の半導体領域に接続され前記第2の半導体領域に電流を流す第2の金属電極と、前記第3の半導体領域に接続され前記第3の半導体領域に電流を流す第3の金属電極と、を有することができる。
【0043】
これにより、第2及び第3の半導体領域に電流を供給又は電流を取り出す場合の接触抵抗の低減と安定性を兼ね備えた3端子素子を作製できる。
【0044】
更にまた、前記第1の半導体領域上に設けられた絶縁膜と、前記絶縁膜上に設けられた電極と、を有することができる。
【0045】
これにより、キャパシタ構造が形成することができ、電界効果トランジスタ等の電子素子を形成することが可能となる。
【0049】
前記電子素子は、整流ダイオード及び発光ダイオード等の各種ダイオード、光センサ、熱センサ、イオンセンサ及びガスセンサ等の各種センサ並びにスイッチング素子、トランジスタ及びサイリスタ等の各種電流制御素子等様々な電子部品に応用可能である。
【0050】
【発明の実施の形態】
以下、本発明の実施例について添付の図面を参照して具体的に説明する。先ず、本発明の第1実施例について説明する。図2(a)乃至(d)、図3(a)乃至(c)、図4(a)乃至(d)、図5(a)乃至(c)及び図6は本実施例に係る電子素子の製造方法を工程順に示す断面図である。本実施例はトランジスタを作製する例を示す。
【0051】
先ず、図2(a)に示すように、絶縁体ダイヤモンド結晶基板1上に、マイクロ波プラズマCVD法(Chemical Vapor Deposition法:化学的気相成長法)により第2及び第3の半導体領域となるBドープp型半導体ダイヤモンド薄膜2を0.1μmの厚さに成膜する。成膜条件は以下の通りである。原料ガスとして水素希釈のメタンガスを使用する。その組成はCH4が0.5体積%、H2が99.5体積%である。ドーピングガスはB2H6ガスを使用し、ガス中のB/C比を200原子ppmとする。ガスの総流量を100ミリリットル/分(標準状態)、成膜時のガス圧力を6.67kPa、基板温度を800℃とする。この条件により堆積される半導体ダイヤモンドのキャリア濃度は1020cm-3以上であり、抵抗率が十分低いp型半導体ダイヤモンド薄膜2が得られる。
【0052】
次に、図2(b)に示すように、半導体ダイヤモンド薄膜2上に厚さ0.3μmのシリコン酸化膜3を堆積させる。
【0053】
次に、図2(c)に示すように、シリコン酸化膜3上にレジスト4を形成し、電子ビームリソグラフィによりレジスト4をパターニングする。
【0054】
次に、図2(d)に示すように、レジスト4をマスクとしてシリコン酸化膜3をエッチングし、シリコン酸化膜3に開口部3aを形成する。エッチングは、エッチングガスをCF4とArの混合ガスとし、プラズマ源として誘電結合プラズマ(ICP:Inductively Coupled Plasma)を使用して反応性イオンエッチングにより行う。
【0055】
次に、図3(a)に示すように、レジスト4を除去し、エッチングされたシリコン酸化膜3をマスクとしてp型半導体ダイヤモンド薄膜2のエッチングを行い、半導体ダイヤモンド薄膜2をパターニングする。このとき、半導体ダイヤモンド薄膜2は半導体ダイヤモンド薄膜2a及び2bの2つの薄膜に分離される(第2の半導体領域及び第3の半導体領域)。このエッチングでは酸化シリコン膜3のエッチングと同様、ICPをプラズマ源に使用する。また、エッチングガスには酸素を使用し、酸素の流量を50ミリリットル/分(標準状態)、圧力を2.67Pa、基板バイアス電圧を2000Vとする。このとき、マスクとするシリコン酸化膜3は酸素プラズマに対してはほとんどエッチングされないため、そのまま残存する。
【0056】
次に、図3(b)に示すように、絶縁体ダイヤモンド結晶基板1の露出部及びシリコン酸化膜3上に、第1の半導体領域であるBドープp型半導体ダイヤモンド薄膜5を0.1μmの厚さに成膜する。このとき、原料ガスとして水素希釈のメタンガスを使用する。この原料ガスの組成はCH4が0.5体積%、H2が99.5体積%である。ドーピングガスはB2H6ガスを使用し、ガス中のB/C比を0.1原子ppmとする。ガスの総流量を100ミリリットル/分(標準状態)、成膜時のガス圧力を6.67kPa、基板温度を800℃とする。この条件により堆積されるBドープp型半導体ダイヤモンド薄膜5のキャリア濃度は1015cm-3以下であり、半導体ダイヤモンド薄膜5は半導体ダイヤモンド薄膜2a及び2bと比較して抵抗率が高い。
【0057】
半導体ダイヤモンド薄膜5を成膜後、図3(c)に示すように、HF水溶液によりシリコン酸化膜3をエッチングするリフトオフプロセスにより、シリコン酸化膜3と共にシリコン酸化膜3上に形成された半導体ダイヤモンド薄膜5を除去する。このとき、キャリア濃度が1015cm-3以下の高抵抗率の半導体ダイヤモンド薄膜5は、低抵抗率の半導体ダイヤモンド薄膜2がエッチングされた部分にのみ形成される。以上の方法により、絶縁体ダイヤモンド結晶基板1上に、低抵抗率の半導体ダイヤモンド薄膜2a及び2b並びに半導体ダイヤモンド薄膜2a及び2bに挟まれ、これらに接続するように配置された高抵抗率の半導体ダイヤモンド薄膜5形成された電子素子6を得ることができる。
【0058】
次に、図4(a)に示すように、電子素子6上全面に絶縁膜としてシリコン酸化膜7を0.05μmの厚さに成膜する。
【0059】
次に、図4(b)に示すように、シリコン酸化膜7上にレジスト8を形成し、高抵抗率の半導体ダイヤモンド薄膜5の上方に開口部8aが形成されるようにレジスト8をパターニングする。
【0060】
次に、図4(c)に示すように、シリコン酸化膜7の露出部及びレジスト8上に金属Al膜9をスパッタリング法により0.2μmの厚さに堆積させる。
【0061】
次に、図4(d)に示すように、レジスト8をアセトンにて溶解する。このとき、レジスト8上に堆積されたAl膜9のみが除去され、高抵抗率の半導体ダイヤモンド薄膜5の上方にはAl膜9が残存する。この残存したAl膜9がゲート電極9aとなる。
【0062】
次に、図5(a)に示すように、シリコン酸化膜7の露出部及びゲート電極9a上にレジスト10を形成し、低抵抗率の半導体ダイヤモンド薄膜2a及び2b上に2つの開口部10a及び10bが夫々形成されるようにレジスト10をパターニングする。
【0063】
次に、図5(b)に示すように、レジスト10をマスクとして、濃度0.5質量%のHF水溶液によりシリコン酸化膜7をエッチングする。このとき、レジスト10はフッ酸(HF水溶液)によってはエッチングされないので、そのまま残存する。
【0064】
次に、図5(c)に示すように、半導体ダイヤモンド薄膜2a及び2bの露出部及びレジスト10上に金属Pt膜11をスパッタリング法により0.2μmの厚さに堆積させる。
【0065】
次に、図6に示すように、レジスト10をアセトンにて溶解する。このとき、レジスト10上に堆積したPt膜11のみが除去され、低抵抗率の半導体ダイヤモンド薄膜2a及び2bの上方にはPt膜11が残存する。これらの残存したPt膜11が、夫々ソース電極11a及びドレイン電極11bになる。このようにして、電子素子6上に絶縁膜7、ゲート電極9a、ソース電極11a及びドレイン電極11bが設けられた電界効果トランジスタ12を作製することができる。
【0066】
次に、本実施例に係る電子素子である電界効果トランジスタ12の構成について説明する。図6に示すように、電界効果トランジスタ12においては、絶縁体ダイヤモンド結晶基板1上に、キャリア濃度が1020cm-3以上であり低抵抗率なBドープp型半導体ダイヤモンド薄膜2a及び2b並びにキャリア濃度が1015cm-3以下であり高抵抗率なBドープp型半導体ダイヤモンド薄膜5が設けられている。半導体ダイヤモンド薄膜2a及び2bは夫々半導体ダイヤモンド薄膜5に接続し半導体ダイヤモンド薄膜5を挟むように配置されている。また、半導体ダイヤモンド薄膜2a及び2b上には、半導体ダイヤモンド薄膜2a及び2bに夫々接続するようにPtからなるソース電極11a及びドレイン電極11bが設けられている。更に、半導体ダイヤモンド薄膜2a及び2bの上面におけるソース電極11a及びドレイン電極11bが設けられていない領域並びに半導体ダイヤモンド薄膜5の上面には絶縁膜であるシリコン酸化膜7が設けられている。半導体ダイヤモンド薄膜5上におけるシリコン酸化膜7上にはAlからなるゲート電極9aが設けられている。
【0067】
本実施例においては、低抵抗率な半導体ダイヤモンド薄膜2をエッチングする際にマスクとして使用するシリコン酸化膜3をそのままリフトオフにより高抵抗率な半導体ダイヤモンド薄膜5をパターニングするときのマスクとして使用することができるため、半導体ダイヤモンド薄膜2及び半導体ダイヤモンド薄膜5が自己整合的にアライメントされる。
【0068】
また、電界効果トランジスタ12は、ダイヤモンドにより構成されているため、耐熱性、安定性、耐放射線性及び絶縁破壊電界、即ち耐圧が優れている。更に、半導体ダイヤモンド薄膜5のキャリア濃度が1015cm-3以下であるため、オーミック電流を低減することができ、空間電荷制限電流の立ち上がり電界を小さくすることができる。本実施例に係る電界効果トランジスタ12においては、オーミック電流と空間電荷制限電流が等しくなる閾電界は1×105V/cm以下である。なお、このとき、ゲート電極9aとソース電極11a又はドレイン電極11bとの間の印加電圧が、高抵抗率な半導体ダイヤモンド薄膜5に実質的に印加される電界を主に支配する。また、ゲート電極9aを使用しない場合は、ソース電極11a又はドレイン電極11bとの間の印加電圧が、半導体ダイヤモンド薄膜5に実質的に印加される電界を支配する。
【0069】
更に、半導体ダイヤモンド薄膜2a及び2bが半導体ダイヤモンド薄膜5と同じp型半導体であり、半導体ダイヤモンド薄膜5よりも抵抗率が低いことから、半導体ダイヤモンド薄膜2aから半導体ダイヤモンド薄膜5へ流れようとするキャリア(正孔)の注入障壁エネルギを低減することができる。更にまた、半導体ダイヤモンド薄膜2のキャリア濃度が1020cm-3以上であるため、電界効果トランジスタ12の効率を向上させることができる。
【0070】
次に、本発明の第2実施例について説明する。図7(a)乃至(d)及び図8(a)乃至(c)は本実施例に係る電子素子の製造方法を工程順に示す断面図である。
【0071】
先ず、図7(a)に示すように、絶縁体ダイヤモンド結晶基板21上に、マイクロ波プラズマCVD法(Chemical Vapor Deposition法:化学的気相成長法)により第1の半導体領域であるBドープp型半導体ダイヤモンド薄膜22を0.1μmの厚さに成膜する。成膜条件は以下の通りである。原料ガスとして水素希釈のメタンガスを使用する。その組成はCH4が0.5体積%、H2が99.5体積%である。ドーピングガスはB2H6ガスを使用し、ガス中のB/C比を0.1原子ppmとする。また、ガスの総流量を100ミリリットル/分(標準状態)、成膜時のガス圧力を6.67kPa、基板温度を800℃とする。この条件により堆積される半導体ダイヤモンド薄膜22のキャリア濃度は1015cm-3以下である。
【0072】
次に、図7(b)に示すように、半導体ダイヤモンド薄膜22上に厚さ0.3μmのシリコン酸化膜23を堆積する。
【0073】
次に、図7(c)に示すように、シリコン酸化膜23上にレジスト24を形成し、電子ビームリソグラフィによりレジスト24をパターニングする。
【0074】
次に、図7(d)に示すように、レジスト24をマスクとしてシリコン酸化膜23をエッチングしてパターニングし、絶縁体ダイヤモンド結晶基板21、半導体ダイヤモンド薄膜22、シリコン酸化膜23及びレジスト24からなる積層体25を形成する。シリコン酸化膜23のエッチングは、エッチングガスをCF4とArの混合ガスとし、プラズマ源として誘電結合プラズマ(ICP:Inductively Coupled Plasma)を使用して反応性イオンエッチングにより行う。
【0075】
次に、図8(a)に示すように、イオン注入法によりBイオン26を積層体25上面に照射する。イオン注入条件は加速エネルギを60keV、イオンドースを3.5×1016cm-2とする。このとき、シリコン酸化物23はBイオン26に対してマスクとして働くため、半導体ダイヤモンド薄膜22におけるシリコン酸化膜23に覆われている領域27にはBイオン26は到達せず、半導体ダイヤモンド薄膜22におけるシリコン酸化膜23に覆われていない領域28a及び28bにのみBイオン26が注入される。これにより、半導体ダイヤモンド薄膜22における領域28a及び28bは、Bイオン26が注入されたために抵抗率が低下し、夫々低抵抗率な半導体ダイヤモンド薄膜29a及び29b(第2の半導体領域及び第3の半導体領域)になる。
【0076】
次に、図8(b)に示すように、Bイオン26が注入された積層体25を真空中にて温度950℃、30分間の熱処理を施し、注入されたBを活性化させる。Bが注入された半導体ダイヤモンド薄膜29a及び29bの表層部分(図示せず)は、この熱処理(アニール工程)によりグラファイト化しているので、200℃に加熱したクロム酸硫酸飽和溶液にて洗浄することにより、この表層部分を除去する。以上の方法により、絶縁体ダイヤモンド結晶基板21上に、高抵抗率な半導体ダイヤモンド薄膜22及び半導体ダイヤモンド薄膜22に接続しこれを挟むような2つの領域に配置された低抵抗率な半導体ダイヤモンド薄膜29a及び29bが形成された電子素子30を得ることができる。
【0077】
なお、Bが注入された低抵抗率な半導体ダイヤモンド薄膜29a及び29bのB濃度の深さ方向分布を、SIMS(Secondary Ion Mass Spectrometer:二次イオン質量分析計)により実際に測定したところ、約0.1μmの深さにわたってB濃度が1019cm-3以上の領域が観測された。また、ホール測定においても、キャリア濃度が1017cm-3以上であり抵抗率は十分低くかった。
【0078】
電子素子30の構成は、前記第1の実施例における電子素子6の構成と同一である。電子素子6における絶縁体ダイヤモンド結晶基板1、低抵抗率な半導体ダイヤモンド薄膜2a及び2b並びに高抵抗率な半導体ダイヤモンド薄膜5は、電子素子30における絶縁体ダイヤモンド結晶基板21、低抵抗率な半導体ダイヤモンド薄膜29a及び29b並びに高抵抗率な半導体ダイヤモンド薄膜22に夫々相当する。
【0079】
次に、電子素子30を使用し、前記第1の実施例において図4(a)乃至(d)、図5(a)乃至(c)及び図6に示した方法により、図8(c)に示すような電界効果トランジスタ31を形成する。
【0080】
本実施例における電界効果トランジスタ31の構成は、前記第1の実施例における電界効果トランジスタ12の構成と同じである。
【0081】
本実施例においては、低抵抗率半導体領域の形成にイオン注入法を使用することにより、前記第1の実施例において行ったドーピングしながら成膜する方法(以下、成膜中ドーピング法という)と比較して、ドーパント濃度の制御が容易になり、複雑な濃度分布又は何らかの用途のために最適化された濃度分布を形成することが容易になる。成膜中ドーピング法では、成膜条件によって仕込濃度と実際に膜中に取り込まれる濃度との関係が変化するが、イオン注入法では仕込み量により取り込まれるドーパント濃度が一意的に決まるという利点がある。
【0082】
一方、前記第1の実施例には以下に示す利点がある。前記第2の実施例のイオン注入法では必然的に結晶欠陥を誘発するため、欠陥を回復するためのアニール工程が必要である。半導体がシリコンであれば欠陥回復は容易であるが、ダイヤモンドは欠陥回復が比較的困難である。その理由は、ダイヤモンドは原子の結合エネルギが高いため、欠陥を回復するためには可及的に高温でアニールする必要があり、少なくとも500℃以上でアニールする必要があるが、高温であるほどダイヤモンドはグラファイトに相変移しやすいからである。しかし、成膜中ドーピング法では、ドーピングによる欠陥の誘発はほとんどないため、アニール工程は不要となる。
【0083】
【発明の効果】
以上詳述したように本発明によれば、相互に接合されたキャリア濃度の異なる2種類の半導体領域を有する電子素子において、低濃度側の半導体領域のキャリア濃度をできるだけ低くし、且つこれらの半導体領域の伝導型を同じにすることによって、オーミック電流をできるだけ抑制しつつフェルミ準位の差を小さくできる電子素子を提供することができる。このため、高濃度側から低濃度側へのキャリア注入障壁エネルギを小さくできるため、空間電荷制限電流モードの立ち上がり電界を小さくし、且つ低電界でより高濃度にキャリアを注入することができる。これにより、いかなる基材上にも高効率な電子素子を形成することができ、例えばダイヤモンドのようなワイドバンドギャップ半導体を使用する電子素子を得ることができる。これにより、短波長発光用デバイス、高温用デバイス、大電力用デバイス及び高周波電子デバイスを得ることができる。
【図面の簡単な説明】
【図1】(a)は従来の電子素子における障壁エネルギの大きさを示す模式図であり、(b)は本発明の電子素子における障壁エネルギの大きさを示す模式図である。
【図2】(a)乃至(d)は、本発明の第1の実施例に係る電子素子の製造方法を工程順に示す断面図である。
【図3】(a)乃至(c)は、本実施例に係る電子素子の製造方法を示す断面図であって、図2の次の工程を示す図である。
【図4】(a)乃至(d)は、本実施例に係る電子素子の製造方法を示す断面図であって、図3の次の工程を示す図である。
【図5】(a)乃至(c)は、本実施例に係る電子素子の製造方法を示す断面図であって、図4の次の工程を示す図である。
【図6】本実施例に係る電子素子の製造方法を示す断面図であって、図5の次の工程を示す図である。
【図7】(a)乃至(d)は、本発明の第2の実施例に係る電子素子の製造方法を工程順に示す断面図である。
【図8】(a)乃至(c)は、本実施例に係る電子素子の製造方法を示す断面図であって、図7の次の工程を示す図である。
【図9】従来の電界効果トランジスタの構成を示す断面図である。
【図10】従来の電界効果トランジスタの構成を示す模式的断面図である。
【符号の説明】
1;絶縁体ダイヤモンド結晶基板
2a、2b;低抵抗率な半導体ダイヤモンド薄膜
3;シリコン酸化膜
3a;シリコン酸化膜3の開口部
4;レジスト
5;高抵抗率な半導体ダイヤモンド薄膜
6;電子素子
7;シリコン酸化膜
8;レジスト
8a;レジスト8の開口部
9;Al膜
9a;ゲート電極
10;レジスト
10a、10b;レジスト10の開口部
11;Pt膜
11a;ソース電極
11b;ドレイン電極
12;電界効果トランジスタ
15;遷移領域
21;絶縁体ダイヤモンド結晶基板
22;高抵抗率な半導体ダイヤモンド薄膜
23;シリコン酸化膜
24;レジスト
25;積層体
26;Bイオン
27;半導体ダイヤモンド薄膜22におけるシリコン酸化膜23に覆われた領域
28a、28b;半導体ダイヤモンド薄膜22におけるシリコン酸化膜23に覆われていない領域
29a、29b;低抵抗率な半導体ダイヤモンド薄膜
30;電子素子
31;電界効果トランジスタ
41;Si基板
42;ダイヤモンド絶縁体下地層
43;p型ダイヤモンド半導体層
44a、44b;n型ダイヤモンド半導体層
45;ダイヤモンド絶縁体層
46S;ソース電極
46G;ゲート電極
46D;ドレイン電極
51;半導体ダイヤモンド層
52;高抵抗ダイヤモンド層
53;半導体ダイヤモンド層
54;ソース電極
55;ゲート電極
56;ドレイン電極
57;チャネル層
Claims (7)
- 電流チャネルとなる第1の半導体領域と、この第1の半導体領域に接合し第1の半導体領域と同じ伝導型で前記第1の半導体領域よりも抵抗率が低い第2の半導体領域と、前記第1の半導体領域上に絶縁膜を介して形成されたゲート電極と、前記第2の半導体領域上に形成されたソース電極及びドレイン電極と、を有し、前記第1の半導体領域は、その動作温度での平衡状態におけるキャリア濃度が1015cm−3以下であり、前記第2の半導体領域は、その動作温度での平衡状態におけるキャリア濃度が1020cm−3以上であって、前記第1の半導体領域を挟むようにして配置されており、前記第1の半導体領域及び前記第2の半導体領域はダイヤモンドからなり、それらのバンドギャップが2eV以上であることを特徴とするトランジスタ。
- 前記第1の半導体領域の動作温度での平衡状態におけるキャリア濃度が1013cm−3以下であることを特徴とする請求項1に記載のトランジスタ。
- 前記第1の半導体領域における母体となる結晶中のドーパント濃度は、原子比で10ppm以下であることを特徴とする請求項1又は2に記載のトランジスタ。
- 前記第1の半導体領域における母体となる結晶中のドーパント濃度は、原子比で0.1ppm以下であることを特徴とする請求項3に記載のトランジスタ。
- 前記第2の半導体領域のドーパント濃度は、Mott濃度以上であることを特徴とする請求項1乃至4のいずれか1項に記載のトランジスタ。
- 前記第1の半導体領域及び前記第2の半導体領域が、ホウ素ドープしたp型ダイヤモンドからなることを特徴とする請求項1乃至5のいずれか1項に記載のトランジスタ。
- 前記第1の半導体領域及び前記第2の半導体領域が、硫黄、リン、窒素、酸素及びリチウムからなる群から選択される1種以上の元素をドープしたn型ダイヤモンドからなることを特徴とする請求項1乃至6のいずれか1項に記載のトランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000266325A JP4153984B2 (ja) | 2000-09-01 | 2000-09-01 | トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000266325A JP4153984B2 (ja) | 2000-09-01 | 2000-09-01 | トランジスタ |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008000837A Division JP5036568B2 (ja) | 2008-01-07 | 2008-01-07 | 電子素子構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002076369A JP2002076369A (ja) | 2002-03-15 |
JP4153984B2 true JP4153984B2 (ja) | 2008-09-24 |
Family
ID=18753431
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000266325A Expired - Fee Related JP4153984B2 (ja) | 2000-09-01 | 2000-09-01 | トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4153984B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1478031A4 (en) * | 2002-02-19 | 2008-12-03 | Hoya Corp | LIGHT EMISSION ELEMENT OF THE FIELD EFFECT TRANSISTOR TYPE |
JP2004179410A (ja) * | 2002-11-27 | 2004-06-24 | Toppan Printing Co Ltd | ステンシルマスク及び露光方法 |
JP2004179411A (ja) * | 2002-11-27 | 2004-06-24 | Toppan Printing Co Ltd | メンブレンマスク及び露光方法 |
JP3986432B2 (ja) * | 2002-12-20 | 2007-10-03 | 株式会社神戸製鋼所 | ダイヤモンド電子素子 |
JP4683836B2 (ja) | 2003-12-12 | 2011-05-18 | 株式会社神戸製鋼所 | ダイヤモンド半導体素子及びその製造方法 |
FR2868209B1 (fr) * | 2004-03-25 | 2006-06-16 | Commissariat Energie Atomique | Transistor a effet de champ a canal en carbone diamant |
JP2006100721A (ja) * | 2004-09-30 | 2006-04-13 | Kobe Steel Ltd | 半導体素子及びその製造方法 |
JP4694172B2 (ja) * | 2004-10-22 | 2011-06-08 | 株式会社神戸製鋼所 | ダイヤモンド半導体素子及びその製造方法 |
JP5119553B2 (ja) * | 2008-07-24 | 2013-01-16 | 独立行政法人産業技術総合研究所 | ダイヤモンド半導体素子 |
JP2016127088A (ja) * | 2014-12-26 | 2016-07-11 | 国立大学法人北海道大学 | ダイヤモンド半導体デバイス |
CN113224200B (zh) * | 2021-05-08 | 2022-11-04 | 西北核技术研究所 | 一种氮化镓半导体辐射探测器及其制备方法和检测设备 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2514721B2 (ja) * | 1989-09-06 | 1996-07-10 | 住友電気工業株式会社 | Mes型電界効果トランジスタ |
JP2519328B2 (ja) * | 1989-11-18 | 1996-07-31 | 株式会社東芝 | 半導体装置およびその製造方法 |
JPH0815160B2 (ja) * | 1991-03-29 | 1996-02-14 | 株式会社神戸製鋼所 | ダイヤモンドショットキーゲート型電界効果トランジスタ |
JPH0529608A (ja) * | 1991-07-22 | 1993-02-05 | Sumitomo Electric Ind Ltd | Mis構造のダイヤモンドfetの製造方法 |
JP3273985B2 (ja) * | 1993-02-05 | 2002-04-15 | 株式会社神戸製鋼所 | ダイヤモンド電界効果トランジスタ |
JP4071833B2 (ja) * | 1993-09-10 | 2008-04-02 | 住友電気工業株式会社 | ダイヤモンド半導体デバイス |
JPH07283240A (ja) * | 1994-04-13 | 1995-10-27 | Kobe Steel Ltd | ダイヤモンド薄膜電子回路 |
JPH08316498A (ja) * | 1995-05-17 | 1996-11-29 | Kobe Steel Ltd | ダイヤモンド半導体整流素子 |
JP3848700B2 (ja) * | 1996-05-10 | 2006-11-22 | 株式会社イオン工学研究所 | 炭化ケイ素半導体装置 |
-
2000
- 2000-09-01 JP JP2000266325A patent/JP4153984B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002076369A (ja) | 2002-03-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3527503B2 (ja) | 半導体装置 | |
JP7052322B2 (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
KR102324000B1 (ko) | 실리콘 탄화물 반도체 디바이스 및 그 제조 방법 | |
WO2017138221A1 (ja) | 炭化珪素半導体装置およびその製造方法 | |
JP4153984B2 (ja) | トランジスタ | |
JP2021114496A (ja) | 縦型窒化物半導体トランジスタ装置 | |
TW201442252A (zh) | 半導體裝置及製造半導體裝置之方法 | |
US20080108190A1 (en) | SiC MOSFETs and self-aligned fabrication methods thereof | |
US7994035B2 (en) | Semiconductor device fabricating method including thermal oxidation of a substrate, forming a second oxide, and thermal processing a gate electrode | |
JP2012160485A (ja) | 半導体装置とその製造方法 | |
TWI228825B (en) | Heterostructure resistor and method of forming the same | |
TW201635427A (zh) | 半導體裝置及其製造方法 | |
JP4296633B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP2002057167A (ja) | 半導体素子及びその製造方法 | |
JP4038814B2 (ja) | 半導体装置および電界効果トランジスタ | |
JP5036568B2 (ja) | 電子素子構造 | |
JP3714803B2 (ja) | ダイヤモンド電界効果トランジスタの製造方法 | |
JP6804690B2 (ja) | 半導体装置 | |
JP4857698B2 (ja) | 炭化珪素半導体装置 | |
JP2024533761A (ja) | 炭化ケイ素半導体デバイスおよび製造方法 | |
JPH1012565A (ja) | ダイヤモンド半導体装置及びその製造方法 | |
JP2006100721A (ja) | 半導体素子及びその製造方法 | |
JP7276407B2 (ja) | 炭化珪素半導体装置 | |
JP4765175B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP2005116725A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040401 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050909 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070703 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070903 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071106 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080107 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080312 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080408 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080527 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080701 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080705 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120711 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130711 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |