JP3273985B2 - ダイヤモンド電界効果トランジスタ - Google Patents
ダイヤモンド電界効果トランジスタInfo
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Description
【０００１】
【産業上の利用分野】本発明は、高温電子デバイス、ハ
イパワー電子デバイス及び高周波デバイス等に使用され
るダイヤモンド電界トランジスタに関する。
イパワー電子デバイス及び高周波デバイス等に使用され
るダイヤモンド電界トランジスタに関する。
【０００２】
【従来の技術】ダイヤモンドは、その熱伝導率（20W/cm
・K）、バンドギャップ（5.5eV）、飽和電子及びホール
移動度（電子：2000cm2/Ｖ・ｓ、正孔：2100cm2/Ｖ・ｓ）
といったデバイス特性が優れているため、高温及び放射
線下で動作する電子デバイス、ハイパワーデバイス及び
高周波デバイス等への応用が期待されている。
・K）、バンドギャップ（5.5eV）、飽和電子及びホール
移動度（電子：2000cm2/Ｖ・ｓ、正孔：2100cm2/Ｖ・ｓ）
といったデバイス特性が優れているため、高温及び放射
線下で動作する電子デバイス、ハイパワーデバイス及び
高周波デバイス等への応用が期待されている。
【０００３】ダイヤモンド薄膜を用いた電界効果トラン
ジスタ（ＦＥＴ）としては、図１２に示すように、ダイ
ヤモンド基板４１上にｐ型半導体ダイヤモンド層４２を
チャネル層として形成し、更に、ｐ型半導体ダイヤモン
ド層４２上にＴｉからなるソース電極４３、Ａｌからな
るゲート電極４４及びＴｉからなるドレイン電極４５を
形成することにより、ゲート部にショットキー接合が形
成された金属／半導体接合型電界効果トランジスタ（Ｍ
ＥＳＦＥＴ）が提案されている（特開平3-94429号）。
ジスタ（ＦＥＴ）としては、図１２に示すように、ダイ
ヤモンド基板４１上にｐ型半導体ダイヤモンド層４２を
チャネル層として形成し、更に、ｐ型半導体ダイヤモン
ド層４２上にＴｉからなるソース電極４３、Ａｌからな
るゲート電極４４及びＴｉからなるドレイン電極４５を
形成することにより、ゲート部にショットキー接合が形
成された金属／半導体接合型電界効果トランジスタ（Ｍ
ＥＳＦＥＴ）が提案されている（特開平3-94429号）。
【０００４】図１３は横軸にドレイン電圧（Ｖ）をと
り、縦軸にドレイン電流（ｍＡ）をとって、このＭＥＳ
ＦＥＴのソースドレイン特性を示す。但し、Ｖｇはゲー
ト電極４４に印加する電圧である。この図１３に示すよ
うに、ゲートに＋の電圧を印加することにより、ソース
−ドレイン電流が制御される（H.Shiomi, Y.Nishibayas
hi, and N.Fujimori, Jpn. J.Appl.Phys., Vol.29, No.
12, L2153頁, 1989年）。
り、縦軸にドレイン電流（ｍＡ）をとって、このＭＥＳ
ＦＥＴのソースドレイン特性を示す。但し、Ｖｇはゲー
ト電極４４に印加する電圧である。この図１３に示すよ
うに、ゲートに＋の電圧を印加することにより、ソース
−ドレイン電流が制御される（H.Shiomi, Y.Nishibayas
hi, and N.Fujimori, Jpn. J.Appl.Phys., Vol.29, No.
12, L2153頁, 1989年）。
【０００５】一方、図１４（ａ）に示すように、上記Ｍ
ＥＳＦＥＴにおいて、ゲートからのリーク電流を低減す
るために、半導体ダイヤモンド層からなるチャネル層４
２とゲート金属電極４４との間に絶縁性のダイヤモンド
層４６を挿入したＭＩＳＦＥＴも提案されている（特開
平1-158774号）。このＭＩＳＦＥＴ素子は図１４（ｂ）
に示すようなＦＥＴ動作を示す（N.Fujimori and Y.Nis
hibayashi, Diamond and Related Materials, Vol.1, P
665(1992)）。図１４（ｂ）は横軸にドレイン電圧
（Ｖ）をとり、縦軸にドレイン電流（μＡ）をとって、
ソースドレイン特性を示すグラフ図である。また、Ｖｇ
はゲート電圧である。
ＥＳＦＥＴにおいて、ゲートからのリーク電流を低減す
るために、半導体ダイヤモンド層からなるチャネル層４
２とゲート金属電極４４との間に絶縁性のダイヤモンド
層４６を挿入したＭＩＳＦＥＴも提案されている（特開
平1-158774号）。このＭＩＳＦＥＴ素子は図１４（ｂ）
に示すようなＦＥＴ動作を示す（N.Fujimori and Y.Nis
hibayashi, Diamond and Related Materials, Vol.1, P
665(1992)）。図１４（ｂ）は横軸にドレイン電圧
（Ｖ）をとり、縦軸にドレイン電流（μＡ）をとって、
ソースドレイン特性を示すグラフ図である。また、Ｖｇ
はゲート電圧である。
【０００６】特開平3-263872号においても、ゲートから
のリーク電流を低減させるために、図１５に示すような
金属／絶縁性ダイヤモンド／半導体ダイヤモンド構造を
ゲート部に持つ電界効果トランジスタが提案されてい
る。図１５（ｂ）はその平面図であり、図１５（ａ）は
図１５（ｂ）のＡ−Ｂ間の領域を拡大して示す断面図で
ある。円形のドレイン電極５７をリング状のゲート電極
５５が取り囲み、更にこのゲート電極５５の外形をソー
ス電極５６が取り囲むように、これらの電極が配置され
ている。ドレイン電極５７及びソース電極５６はＡｕ層
／Ｔｉ層の２層構造であり、ゲート電極５５はＡｌ層か
らなる。
のリーク電流を低減させるために、図１５に示すような
金属／絶縁性ダイヤモンド／半導体ダイヤモンド構造を
ゲート部に持つ電界効果トランジスタが提案されてい
る。図１５（ｂ）はその平面図であり、図１５（ａ）は
図１５（ｂ）のＡ−Ｂ間の領域を拡大して示す断面図で
ある。円形のドレイン電極５７をリング状のゲート電極
５５が取り囲み、更にこのゲート電極５５の外形をソー
ス電極５６が取り囲むように、これらの電極が配置され
ている。ドレイン電極５７及びソース電極５６はＡｕ層
／Ｔｉ層の２層構造であり、ゲート電極５５はＡｌ層か
らなる。
【０００７】この電界効果トランジスタにおいては、Ｓ
ｉ3Ｎ4基板５１上に、アンドープの絶縁性ダイヤモンド
層５２が形成されており、このアンドープダイヤモンド
層５２上にＢドープのｐ型ダイヤモンド層５３が形成さ
れている。そして、Ｂドープダイヤモンド層５３上にア
ンドープの絶縁性ダイヤモンド層５４を介してゲート電
極５５が形成されていると共に、Ｂドープダイヤモンド
層５３上に直接ソース電極５６及びドレイン電極５７が
形成されている。
ｉ3Ｎ4基板５１上に、アンドープの絶縁性ダイヤモンド
層５２が形成されており、このアンドープダイヤモンド
層５２上にＢドープのｐ型ダイヤモンド層５３が形成さ
れている。そして、Ｂドープダイヤモンド層５３上にア
ンドープの絶縁性ダイヤモンド層５４を介してゲート電
極５５が形成されていると共に、Ｂドープダイヤモンド
層５３上に直接ソース電極５６及びドレイン電極５７が
形成されている。
【０００８】このように、ゲート部には、Ａｌゲート電
極５５と、アンドープの絶縁性ダイヤモンド層５４と、
Ｂドープの半導体ダイヤモンド層５３とからなる金属／
絶縁性ダイヤモンド／半導体ダイヤモンド構造が形成さ
れている。
極５５と、アンドープの絶縁性ダイヤモンド層５４と、
Ｂドープの半導体ダイヤモンド層５３とからなる金属／
絶縁性ダイヤモンド／半導体ダイヤモンド構造が形成さ
れている。
【０００９】この電界効果トランジスタの電流−電圧特
性を図１６に示す（西村、加藤、宮内、小橋、第５回ダ
イヤモンドシンポジウム講演要旨集,P.31(1991)）。図
１６において、横軸はドレイン電圧（Ｖ）、縦軸はドレ
イン電流（μＡ）であり、この図１６に示すように、図
１５に示すダイヤモンドＦＥＴにおいて、電界効果特性
が示されている。
性を図１６に示す（西村、加藤、宮内、小橋、第５回ダ
イヤモンドシンポジウム講演要旨集,P.31(1991)）。図
１６において、横軸はドレイン電圧（Ｖ）、縦軸はドレ
イン電流（μＡ）であり、この図１６に示すように、図
１５に示すダイヤモンドＦＥＴにおいて、電界効果特性
が示されている。
【００１０】特開平3-12966号においては、図１７に示
すように、基板６１上に形成されたｐ型半導体層６２
と、ゲート電極６５の間に絶縁層６４を挿入したＦＥＴ
が提案されている。６３はドレイン電極、６６はソース
電極であり、ｐ型半導体層６２はＢドープのダイヤモン
ド層である。また、絶縁層６４は酸化シリコンで形成さ
れている。
すように、基板６１上に形成されたｐ型半導体層６２
と、ゲート電極６５の間に絶縁層６４を挿入したＦＥＴ
が提案されている。６３はドレイン電極、６６はソース
電極であり、ｐ型半導体層６２はＢドープのダイヤモン
ド層である。また、絶縁層６４は酸化シリコンで形成さ
れている。
【００１１】図１８（ａ）及び（ｂ）はこの絶縁層６４
にＳｉＯ2を使用したＭＩＳＦＥＴのソースドレイン特
性を示す（A.J.Tessmer, K.Das, and D,L.Dreifus, Dia
mondand Related Materials, Vol.1, P.89(1992), and
G.G.Fountain, R.A.Rudder,D.P.Malta et al, Diamond
Materials, P.523(The Electrochemical Society 199
1)）。
にＳｉＯ2を使用したＭＩＳＦＥＴのソースドレイン特
性を示す（A.J.Tessmer, K.Das, and D,L.Dreifus, Dia
mondand Related Materials, Vol.1, P.89(1992), and
G.G.Fountain, R.A.Rudder,D.P.Malta et al, Diamond
Materials, P.523(The Electrochemical Society 199
1)）。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た従来のダイヤモンドを用いたＦＥＴにおいては、ゲー
ト電圧によるソース−ドレイン電流の変調は見られる
が、実用的なＦＥＴとして必要なピンチオフ特性及び飽
和特性をもつＦＥＴは未だ実現されていない。
た従来のダイヤモンドを用いたＦＥＴにおいては、ゲー
ト電圧によるソース−ドレイン電流の変調は見られる
が、実用的なＦＥＴとして必要なピンチオフ特性及び飽
和特性をもつＦＥＴは未だ実現されていない。
【００１３】この原因の一つは、従来のトランジスタを
使用したＦＥＴはゲート部の特性が不十分であるため、
ゲート電極に＋の電圧を印加・増大した場合、ゲート電
極からのリーク電流が増加し、半導体チャネル層の中に
十分な深さの空乏層が拡がらないためであると考えられ
る。また、ｐ型チャネル層全体に空乏層を拡げるために
はドーピング濃度を下げ、なおかつ薄い連続したチャネ
ル層を形成することが必要である。しかしながら、薄い
連続したｐ型チャネル層を気相合成法で再現性よく作製
することは極めて困難である。更に、低不純物濃度で薄
いチャネル層を作製するとソース−ドレイン間の抵抗が
高くなり、高い相互コンダクタンスを得ることができな
いという欠点がある。
使用したＦＥＴはゲート部の特性が不十分であるため、
ゲート電極に＋の電圧を印加・増大した場合、ゲート電
極からのリーク電流が増加し、半導体チャネル層の中に
十分な深さの空乏層が拡がらないためであると考えられ
る。また、ｐ型チャネル層全体に空乏層を拡げるために
はドーピング濃度を下げ、なおかつ薄い連続したチャネ
ル層を形成することが必要である。しかしながら、薄い
連続したｐ型チャネル層を気相合成法で再現性よく作製
することは極めて困難である。更に、低不純物濃度で薄
いチャネル層を作製するとソース−ドレイン間の抵抗が
高くなり、高い相互コンダクタンスを得ることができな
いという欠点がある。
【００１４】本発明はかかる問題点に鑑みてなされたも
のであって、トランジスタコンダクタンスが大きく、理
想的なトランジスタの電流−電圧特性を持つダイヤモン
ド電界トランジスタを提供することを目的とする。
のであって、トランジスタコンダクタンスが大きく、理
想的なトランジスタの電流−電圧特性を持つダイヤモン
ド電界トランジスタを提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明に係るダイヤモン
ド電界効果トランジスタは、ソース電極に接触した第１
の半導体ダイヤモンド層と、ドレイン電極に接触し前記
第１の半導体ダイヤモンド層と同一導電型の第２の半導
体ダイヤモンド層と、ゲート電極の作用を受ける領域で
あって前記第１及び第２の半導体ダイヤモンド層の間の
領域に設けられ厚さが10Å乃至1mmの高抵抗ダイヤモン
ド層とを備え、これらの第１及び第２の半導体ダイヤモ
ンド層並びに高抵抗ダイヤモンド層によりチャネル領域
が構成されることを特徴とする。
ド電界効果トランジスタは、ソース電極に接触した第１
の半導体ダイヤモンド層と、ドレイン電極に接触し前記
第１の半導体ダイヤモンド層と同一導電型の第２の半導
体ダイヤモンド層と、ゲート電極の作用を受ける領域で
あって前記第１及び第２の半導体ダイヤモンド層の間の
領域に設けられ厚さが10Å乃至1mmの高抵抗ダイヤモン
ド層とを備え、これらの第１及び第２の半導体ダイヤモ
ンド層並びに高抵抗ダイヤモンド層によりチャネル領域
が構成されることを特徴とする。
【００１６】前記高抵抗のダイヤモンド層の電気抵抗
（比抵抗）は例えば102Ω・cm以上である。また、前記
ゲート電極と高抵抗ダイヤモンド層との間にダイヤモン
ド以外の絶縁層を設けることが好ましい。この絶縁層と
しては、酸化シリコン、窒化シリコン、酸化アルミニウ
ム、窒化アルミニウム及び酸化ジルコニウムからなる群
から選択された少なくとも１種の材料から構成されたも
のがある。
（比抵抗）は例えば102Ω・cm以上である。また、前記
ゲート電極と高抵抗ダイヤモンド層との間にダイヤモン
ド以外の絶縁層を設けることが好ましい。この絶縁層と
しては、酸化シリコン、窒化シリコン、酸化アルミニウ
ム、窒化アルミニウム及び酸化ジルコニウムからなる群
から選択された少なくとも１種の材料から構成されたも
のがある。
【００１７】
【作用】図１９は従来の図１４（ａ）に示す電界効果ト
ランジスタの動作を説明する図であり、図１９（ａ）は
ゲートバイアスがない場合のドレイン電流（キャリア）
の分布を示し、図１９（ｂ）は正のゲートバイアス電圧
を印加したときのドレイン電流の分布を示す。この図１
９に示すように、従来の電界効果トランジスタにおいて
は、キャリアが流れるチャネル層４２に空乏層４７を拡
げることにより電流量を制御する。この場合、ソース電
極４３からドレイン電極４５に到達する電流ＩDは半導
体チャネル層４２のみを通過している。
ランジスタの動作を説明する図であり、図１９（ａ）は
ゲートバイアスがない場合のドレイン電流（キャリア）
の分布を示し、図１９（ｂ）は正のゲートバイアス電圧
を印加したときのドレイン電流の分布を示す。この図１
９に示すように、従来の電界効果トランジスタにおいて
は、キャリアが流れるチャネル層４２に空乏層４７を拡
げることにより電流量を制御する。この場合、ソース電
極４３からドレイン電極４５に到達する電流ＩDは半導
体チャネル層４２のみを通過している。
【００１８】一方、図１は本発明のダイヤモンド電界効
果トランジスタの動作原理を示す模式図である。チャネ
ル層７は第１の半導体ダイヤモンド層１と、第２の半導
体ダイヤモンド層３と、これらの間の高抵抗ダイヤモン
ド層２とから構成され、第１及び第２の半導体ダイヤモ
ンド層１，３並びに高抵抗ダイヤモンド層２上に、夫々
ソース電極４、ドレイン電極６及びゲート電極５が設け
られている。
果トランジスタの動作原理を示す模式図である。チャネ
ル層７は第１の半導体ダイヤモンド層１と、第２の半導
体ダイヤモンド層３と、これらの間の高抵抗ダイヤモン
ド層２とから構成され、第１及び第２の半導体ダイヤモ
ンド層１，３並びに高抵抗ダイヤモンド層２上に、夫々
ソース電極４、ドレイン電極６及びゲート電極５が設け
られている。
【００１９】本発明においては、図１に示すように、ソ
ース電極４からドレイン電極６に到達するキャリアは半
導体ダイヤモンド層１、高抵抗ダイヤモンド層２及び半
導体ダイヤモンド層３をこの順に流れる。そして、ゲー
ト電極５に印加する電圧ＶGを変化させることにより、
高抵抗ダイヤモンド層２のポテンシャルを変化させ、ソ
ース電極４が接触する半導体ダイヤモンド層１から高抵
抗ダイヤモンド層２へのキャリアの注入量を制御する。
ース電極４からドレイン電極６に到達するキャリアは半
導体ダイヤモンド層１、高抵抗ダイヤモンド層２及び半
導体ダイヤモンド層３をこの順に流れる。そして、ゲー
ト電極５に印加する電圧ＶGを変化させることにより、
高抵抗ダイヤモンド層２のポテンシャルを変化させ、ソ
ース電極４が接触する半導体ダイヤモンド層１から高抵
抗ダイヤモンド層２へのキャリアの注入量を制御する。
【００２０】本構造を有する電界効果トランジスタで
は、チャネル層７に空乏層を拡げる必要がないので、ゲ
ート電極５で生じるリーク電流に関する問題は小さく、
また低ドーピング濃度で薄い連続したダイヤモンドチャ
ネル層を形成する必要もない。
は、チャネル層７に空乏層を拡げる必要がないので、ゲ
ート電極５で生じるリーク電流に関する問題は小さく、
また低ドーピング濃度で薄い連続したダイヤモンドチャ
ネル層を形成する必要もない。
【００２１】
【実施例】次に、本発明についてその実施例と共に詳細
に説明する。
に説明する。
【００２２】先ず、図２及び図３の半導体エネルギバン
ド図を参照して本発明のダイヤモンド電界効果トランジ
スタの動作原理について説明する。このエネルギバンド
図は図１のトランジスタのもので、模式的に表わしてあ
る。
ド図を参照して本発明のダイヤモンド電界効果トランジ
スタの動作原理について説明する。このエネルギバンド
図は図１のトランジスタのもので、模式的に表わしてあ
る。
【００２３】図２（ａ）には左から順に接合前のｐ型半
導体ダイヤモンド層（チャネル層におけるソース部）
１、高抵抗ダイヤモンド層（ゲート部）２、ｐ型半導体
ダイヤモンド層（ドレイン部）３のバンド構造を示す。
これらの各ダイヤモンド層を接合することにより、熱平
衡状態では図２（ｂ）に示すようなエネルギバンド構造
が得られる。
導体ダイヤモンド層（チャネル層におけるソース部）
１、高抵抗ダイヤモンド層（ゲート部）２、ｐ型半導体
ダイヤモンド層（ドレイン部）３のバンド構造を示す。
これらの各ダイヤモンド層を接合することにより、熱平
衡状態では図２（ｂ）に示すようなエネルギバンド構造
が得られる。
【００２４】そして、図３（ａ）に示すように、ソース
部（半導体ダイヤモンド層１）に対してドレイン部（半
導体ダイヤモンド層３）に−のドレイン電圧ＶDを与
え、ソース部に対してゲート部（高抵抗ダイヤモンド層
２）に＋のゲート電圧ＶGを印加した場合、ソース領域
（ダイヤモンド層１）に存在するキャリア（この場合、
正孔）にとって高抵抗ダイヤモンド層２はポテンシャル
障壁となり、ドレイン電流ＩDは流れない。
部（半導体ダイヤモンド層１）に対してドレイン部（半
導体ダイヤモンド層３）に−のドレイン電圧ＶDを与
え、ソース部に対してゲート部（高抵抗ダイヤモンド層
２）に＋のゲート電圧ＶGを印加した場合、ソース領域
（ダイヤモンド層１）に存在するキャリア（この場合、
正孔）にとって高抵抗ダイヤモンド層２はポテンシャル
障壁となり、ドレイン電流ＩDは流れない。
【００２５】しかしながら、図３（ｂ）に示すように、
ソース−ドレイン電圧ＶDを一定に保ち、ゲートに印加
する＋の電圧ＶGを小さくしていくと、ポテンシャル障
壁が低くなるため、徐々にソース領域のｐ型半導体層の
キャリアが高抵抗ダイヤモンド層２内に注入され始め
る。ポテンシャルのピークを超えたキャリアはゲート−
ドレイン間にある強い電界のため、ドレイン電極に流れ
込む。
ソース−ドレイン電圧ＶDを一定に保ち、ゲートに印加
する＋の電圧ＶGを小さくしていくと、ポテンシャル障
壁が低くなるため、徐々にソース領域のｐ型半導体層の
キャリアが高抵抗ダイヤモンド層２内に注入され始め
る。ポテンシャルのピークを超えたキャリアはゲート−
ドレイン間にある強い電界のため、ドレイン電極に流れ
込む。
【００２６】更に、ゲート部（高抵抗ダイヤモンド層
２）の電圧ＶGをソース（半導体ダイヤモンド層１）に
対して−にすると、図３（ｃ）に示すように、ゲート部
のポテンシャル障壁はなくなる。このため、ソースから
ドレインに高抵抗ダイヤモンド層２を通して大電流ＩD
が流れる。以上述べたように、ゲートに印加する電圧Ｖ
Gを変化させることにより、ドレイン電流ＩDを制御する
ことができ、トランジスタ特性が得られる。
２）の電圧ＶGをソース（半導体ダイヤモンド層１）に
対して−にすると、図３（ｃ）に示すように、ゲート部
のポテンシャル障壁はなくなる。このため、ソースから
ドレインに高抵抗ダイヤモンド層２を通して大電流ＩD
が流れる。以上述べたように、ゲートに印加する電圧Ｖ
Gを変化させることにより、ドレイン電流ＩDを制御する
ことができ、トランジスタ特性が得られる。
【００２７】高抵抗ダイヤモンド層２の厚さは10Å乃至
1mmにする。これは次のような理由による。高抵抗ダイ
ヤモンド層２が10Åより薄い場合は、その両側の半導体
ダイヤモンド層１，３内のキャリアの波動関数が重な
り、トンネリングを起こすため、障壁の効果がなくな
り、ゲート電圧ＶGによりドレイン電流ＩDを制御するこ
とができなくなる。また、高抵抗のダイヤモンド層２が
1mmより厚くなると、この高抵抗ダイヤモンド層２の厚
さがキャリアの拡散長よりも厚くなり、ソース−ドレイ
ン電流ＩDは流れなくなる。
1mmにする。これは次のような理由による。高抵抗ダイ
ヤモンド層２が10Åより薄い場合は、その両側の半導体
ダイヤモンド層１，３内のキャリアの波動関数が重な
り、トンネリングを起こすため、障壁の効果がなくな
り、ゲート電圧ＶGによりドレイン電流ＩDを制御するこ
とができなくなる。また、高抵抗のダイヤモンド層２が
1mmより厚くなると、この高抵抗ダイヤモンド層２の厚
さがキャリアの拡散長よりも厚くなり、ソース−ドレイ
ン電流ＩDは流れなくなる。
【００２８】一方、高抵抗ダイヤモンド層２の比抵抗は
102Ω・cm以上の範囲にすることが好ましい。比抵抗が1
02Ω・cmより小さいダイヤモンド層を用いると、このダ
イヤモンド層とゲート電極５との間の接触抵抗が下が
り、キャリアの経路としてソース電極４からドレイン電
極６へ流れる経路に加えて、ソース電極４からゲート電
極５へ流れる新しい電流経路が生じ、トランジスタ特性
が劣化するからである。
102Ω・cm以上の範囲にすることが好ましい。比抵抗が1
02Ω・cmより小さいダイヤモンド層を用いると、このダ
イヤモンド層とゲート電極５との間の接触抵抗が下が
り、キャリアの経路としてソース電極４からドレイン電
極６へ流れる経路に加えて、ソース電極４からゲート電
極５へ流れる新しい電流経路が生じ、トランジスタ特性
が劣化するからである。
【００２９】また、ゲート電極と高抵抗ダイヤモンド層
との間に絶縁層を挿入することにより、ゲート電極と高
抵抗ダイヤモンド層との間の絶縁性を向上させ、より高
い電圧をゲート電極に印加し、トランジスタの動作範囲
（高温及び高電圧）を拡張すことができる。
との間に絶縁層を挿入することにより、ゲート電極と高
抵抗ダイヤモンド層との間の絶縁性を向上させ、より高
い電圧をゲート電極に印加し、トランジスタの動作範囲
（高温及び高電圧）を拡張すことができる。
【００３０】次に、本発明の実施例に係るダイヤモンド
電界トランジスタを製造し、その特性を評価した結果に
ついて説明する。
電界トランジスタを製造し、その特性を評価した結果に
ついて説明する。
【００３１】図４は本発明の第１の実施例に係るダイヤ
モンド電界効果トランジスタの構造を示す。導電性基板
１１（Ｓｉ基板、比抵抗0.01Ω・cm以下）上に、マイク
ロ波プラズマＣＶＤ法によりＢドープｐ型半導体ダイヤ
モンド薄膜１２を5μｍの厚さに合成する。合成条件
は、以下の通りである。即ち、原料ガスとして水素希釈
のメタンガスを用いた。その組成はＣＨ4：0.5％、
Ｈ2：99.5％である。またドーピングガスとしてはＢ2Ｈ
6ガスを用い、ガス中のＢ／Ｃ比を200ppmとした。ガス
の総流量は100sccmで成膜時のガス圧力及び基板温度は
夫々35Torr及び800℃であった。
モンド電界効果トランジスタの構造を示す。導電性基板
１１（Ｓｉ基板、比抵抗0.01Ω・cm以下）上に、マイク
ロ波プラズマＣＶＤ法によりＢドープｐ型半導体ダイヤ
モンド薄膜１２を5μｍの厚さに合成する。合成条件
は、以下の通りである。即ち、原料ガスとして水素希釈
のメタンガスを用いた。その組成はＣＨ4：0.5％、
Ｈ2：99.5％である。またドーピングガスとしてはＢ2Ｈ
6ガスを用い、ガス中のＢ／Ｃ比を200ppmとした。ガス
の総流量は100sccmで成膜時のガス圧力及び基板温度は
夫々35Torr及び800℃であった。
【００３２】次に、厚さが0.2μｍの絶縁性ダイヤモン
ド薄膜１３をＢドープｐ型半導体ダイヤモンド薄膜１２
上に積層した。続いて、絶縁性ダイヤモンド薄膜１３の
上に、選択成長技術により再びＢドープｐ型半導体ダイ
ヤモンド薄膜１４を5μｍの厚さに合成した。その合成
条件は、ガス中のＢ／Ｃ比を2000ppmとしたこと以外は
ｐ型ダイヤモンド薄膜１２の合成条件と同じである。
ド薄膜１３をＢドープｐ型半導体ダイヤモンド薄膜１２
上に積層した。続いて、絶縁性ダイヤモンド薄膜１３の
上に、選択成長技術により再びＢドープｐ型半導体ダイ
ヤモンド薄膜１４を5μｍの厚さに合成した。その合成
条件は、ガス中のＢ／Ｃ比を2000ppmとしたこと以外は
ｐ型ダイヤモンド薄膜１２の合成条件と同じである。
【００３３】次に、フォトリソグラフィー技術により、
ｐ型ダイヤモンド薄膜１４上にＡｕ電極１６をスパッタ
リングにより形成し、絶縁性ダイヤモンド薄膜１３上に
Ａｌ電極１５を電子ビーム蒸着法により形成した。ま
た、導電性Ｓｉ基板１１の裏面にＡｇペースト１７によ
り電極を形成した。Ａｇペースト１７をドレイン電極、
Ａｌ電極１５をゲート電極、Ａｕ電極１６をソース電極
とすることにより、図１に示すチャネル構造のトランジ
スタが具体化される。そして、このトランジスタの電気
的特性を評価した。
ｐ型ダイヤモンド薄膜１４上にＡｕ電極１６をスパッタ
リングにより形成し、絶縁性ダイヤモンド薄膜１３上に
Ａｌ電極１５を電子ビーム蒸着法により形成した。ま
た、導電性Ｓｉ基板１１の裏面にＡｇペースト１７によ
り電極を形成した。Ａｇペースト１７をドレイン電極、
Ａｌ電極１５をゲート電極、Ａｕ電極１６をソース電極
とすることにより、図１に示すチャネル構造のトランジ
スタが具体化される。そして、このトランジスタの電気
的特性を評価した。
【００３４】図５は横軸にドレイン電圧（Ｖ）をとり、
縦軸にドレイン電流（ｍＡ）をとって、図４に示すトラ
ンジスタにおいて、ゲート電圧ＶGを変化させた場合の
ドレイン電流−ドレイン電圧特性を示す。図５から図４
に示すトランジスタも、明確なトランジスタ特性が得ら
れていることがわかる。
縦軸にドレイン電流（ｍＡ）をとって、図４に示すトラ
ンジスタにおいて、ゲート電圧ＶGを変化させた場合の
ドレイン電流−ドレイン電圧特性を示す。図５から図４
に示すトランジスタも、明確なトランジスタ特性が得ら
れていることがわかる。
【００３５】また、図６は横軸にゲート電圧（Ｖ）をと
り、縦軸にドレイン電流（ｍＡ）をとって、このトラン
ジスタのドレイン電流−ゲート電圧特性を示す。図６に
示すように、チャネル幅100μｍで2mS／mmという極めて
大きな規格化トランスコンダクタンスが得られているこ
とがわかる。
り、縦軸にドレイン電流（ｍＡ）をとって、このトラン
ジスタのドレイン電流−ゲート電圧特性を示す。図６に
示すように、チャネル幅100μｍで2mS／mmという極めて
大きな規格化トランスコンダクタンスが得られているこ
とがわかる。
【００３６】次に、本発明の第２の実施例について説明
する。図７に示すように、ダイヤモンド単結晶基板２１
（2mm×2mm×0.3mm）を用い、その（100）面に対して傾
きが5度以内である面上に、マイクロ波プラズマＣＶＤ
法により厚さが1μｍのＢドープｐ型ダイヤモンド薄膜
２２をエピタキシャル成長させた。合成条件は、原料ガ
スとして水素希釈メタンガスを用い、その組成をＣ
Ｈ4：6％、Ｈ2：94％としたものである。ドーピングガ
スにはＢ2Ｈ6を用い、ガス中のＢ／Ｃ比を200ppmとし
た。ガス圧力は35Torr、基板温度は800℃であった。
する。図７に示すように、ダイヤモンド単結晶基板２１
（2mm×2mm×0.3mm）を用い、その（100）面に対して傾
きが5度以内である面上に、マイクロ波プラズマＣＶＤ
法により厚さが1μｍのＢドープｐ型ダイヤモンド薄膜
２２をエピタキシャル成長させた。合成条件は、原料ガ
スとして水素希釈メタンガスを用い、その組成をＣ
Ｈ4：6％、Ｈ2：94％としたものである。ドーピングガ
スにはＢ2Ｈ6を用い、ガス中のＢ／Ｃ比を200ppmとし
た。ガス圧力は35Torr、基板温度は800℃であった。
【００３７】次に、選択成長技術を用いて、厚さが0.1
μｍのアンドープダイヤモンド薄膜２３をＢドープｐ型
ダイヤモンド薄膜２２上に局所的に積層した。アンドー
プダイヤモンド薄膜２３の合成条件は、Ｂ2Ｈ6ガスを添
加しないこと以外、Ｂドープダイヤモンド薄膜２２の場
合と同じである。
μｍのアンドープダイヤモンド薄膜２３をＢドープｐ型
ダイヤモンド薄膜２２上に局所的に積層した。アンドー
プダイヤモンド薄膜２３の合成条件は、Ｂ2Ｈ6ガスを添
加しないこと以外、Ｂドープダイヤモンド薄膜２２の場
合と同じである。
【００３８】続いて、選択成長技術を利用して、アンド
ープダイヤモンド薄膜２３上に局所的にＢドープｐ型ダ
イヤモンド薄膜２４を１μｍの厚さに積層した。その合
成条件は、ガス中のＢ／Ｃ比を2000ppmとしたこと以外
はｐ型ダイヤモンド薄膜２２の場合と同じである。
ープダイヤモンド薄膜２３上に局所的にＢドープｐ型ダ
イヤモンド薄膜２４を１μｍの厚さに積層した。その合
成条件は、ガス中のＢ／Ｃ比を2000ppmとしたこと以外
はｐ型ダイヤモンド薄膜２２の場合と同じである。
【００３９】次に、ｐ型ダイヤモンド薄膜２２及び２４
上に夫々ドレイン電極２５及びソース電極２６としてＡ
ｕ電極をスパッタ法により蒸着し、アンドープダイヤモ
ンド薄膜２３上にゲート電極２７としてＡｌ電極を電子
ビーム蒸着法により形成した。
上に夫々ドレイン電極２５及びソース電極２６としてＡ
ｕ電極をスパッタ法により蒸着し、アンドープダイヤモ
ンド薄膜２３上にゲート電極２７としてＡｌ電極を電子
ビーム蒸着法により形成した。
【００４０】このようにして製造したトランジスタの特
性を図８に示す。この図８により、この単結晶ダイヤモ
ンドトランジスタが優れた電気的特性を示すことがわか
る。チャネル幅100μｍの規格化トランスコンダクタン
スは20mS／mmであった。
性を図８に示す。この図８により、この単結晶ダイヤモ
ンドトランジスタが優れた電気的特性を示すことがわか
る。チャネル幅100μｍの規格化トランスコンダクタン
スは20mS／mmであった。
【００４１】次に、本発明の第３の実施例について説明
する。第１の実施例で述べた図４に示すトランジスタに
おいて、ゲートのＡｌ電極１５とアンドープ絶縁性ダイ
ヤモンド薄膜１３との間に厚さが0.2μｍのＳｉＯ2層を
挿入した。このトランジスタの高電圧印加領域でのゲー
ト電圧をパラメータとしたドレイン電流−ドレイン電圧
特性を図９に示す。第１の実施例においては、ゲート部
の破壊を防ぐ必要上、ソース−ドレイン間に高電圧を印
加することができなかったため、ピンチオフ特性を観測
することはできなかったが、ＳｉＯ2層（絶縁層）をゲ
ート電極１５と高抵抗ダイヤモンド薄膜（薄膜１３）と
の間に挿入することにより、高電圧の印加が可能にな
り、図９に示すように、ダイヤモンドトランジスタで良
好なピンチオフ特性及び飽和特性を得ることが可能とな
った。
する。第１の実施例で述べた図４に示すトランジスタに
おいて、ゲートのＡｌ電極１５とアンドープ絶縁性ダイ
ヤモンド薄膜１３との間に厚さが0.2μｍのＳｉＯ2層を
挿入した。このトランジスタの高電圧印加領域でのゲー
ト電圧をパラメータとしたドレイン電流−ドレイン電圧
特性を図９に示す。第１の実施例においては、ゲート部
の破壊を防ぐ必要上、ソース−ドレイン間に高電圧を印
加することができなかったため、ピンチオフ特性を観測
することはできなかったが、ＳｉＯ2層（絶縁層）をゲ
ート電極１５と高抵抗ダイヤモンド薄膜（薄膜１３）と
の間に挿入することにより、高電圧の印加が可能にな
り、図９に示すように、ダイヤモンドトランジスタで良
好なピンチオフ特性及び飽和特性を得ることが可能とな
った。
【００４２】次に、本発明の第４の実施例について説明
する。図１０はそのトランジスタ製造方法を工程順に示
す断面図、図１１は得られたトランジスタを上方から見
た電極パターンを示す。なお、図１０及び図１１は、そ
の左側にリング状電極を有するＦＥＴを示し、右側に櫛
歯状の電極を有するＦＥＴを示す。両ＦＥＴの製造工程
は同一である。図１０（ａ）に示すように、導電性基板
３１（Ｓｉ基板：比抵抗0.01Ω・cm以下）上に第１の実
施例と同じ条件で、ｐ型半導体ダイヤモンド薄膜３２、
絶縁性ダイヤモンド薄膜３３及びｐ型半導体ダイヤモン
ド薄膜３４の３層構造体を作製した。
する。図１０はそのトランジスタ製造方法を工程順に示
す断面図、図１１は得られたトランジスタを上方から見
た電極パターンを示す。なお、図１０及び図１１は、そ
の左側にリング状電極を有するＦＥＴを示し、右側に櫛
歯状の電極を有するＦＥＴを示す。両ＦＥＴの製造工程
は同一である。図１０（ａ）に示すように、導電性基板
３１（Ｓｉ基板：比抵抗0.01Ω・cm以下）上に第１の実
施例と同じ条件で、ｐ型半導体ダイヤモンド薄膜３２、
絶縁性ダイヤモンド薄膜３３及びｐ型半導体ダイヤモン
ド薄膜３４の３層構造体を作製した。
【００４３】次に、フォトリソグラフィにより、Ａｕ電
極３５をｐ型半導体ダイヤモンド薄膜３４上にパターン
形成し、このＡｕ電極３５をマスクとして図１０（ｂ）
に示すように、ｐ型半導体ダイヤモンド薄膜３４と絶縁
性ダイヤモンド薄膜３３の一部を酸素プラズマによりエ
ッチングした。
極３５をｐ型半導体ダイヤモンド薄膜３４上にパターン
形成し、このＡｕ電極３５をマスクとして図１０（ｂ）
に示すように、ｐ型半導体ダイヤモンド薄膜３４と絶縁
性ダイヤモンド薄膜３３の一部を酸素プラズマによりエ
ッチングした。
【００４４】その後、フォトリソグラフィを使用してＡ
ｌを蒸着することにより、Ａｌのゲート電極３６を絶縁
性ダイヤモンド薄膜３３の上にパターン形成し、図１０
（ｃ）に示す構造のトランジスタを作製した。また、導
電性基板３１の裏面には、Ａｇペーストを塗布すること
により、オーミック電極３７を形成した。
ｌを蒸着することにより、Ａｌのゲート電極３６を絶縁
性ダイヤモンド薄膜３３の上にパターン形成し、図１０
（ｃ）に示す構造のトランジスタを作製した。また、導
電性基板３１の裏面には、Ａｇペーストを塗布すること
により、オーミック電極３７を形成した。
【００４５】Ａｕ電極３５はソース電極、Ａｌ電極３６
はゲート電極、Ａｇペーストのオーミック電極３７はド
レイン電極である。このトランジスタも変調動作を示
し、図１０，１１の左側に示したＦＥＴと右側に示した
ＦＥＴは夫々5mS／mm及び40mS／mmという規格化トラン
スコンダクタンスを示した。
はゲート電極、Ａｇペーストのオーミック電極３７はド
レイン電極である。このトランジスタも変調動作を示
し、図１０，１１の左側に示したＦＥＴと右側に示した
ＦＥＴは夫々5mS／mm及び40mS／mmという規格化トラン
スコンダクタンスを示した。
【００４６】
【発明の効果】以上説明したように本発明によれば、ゲ
ートで生じるリーク電流に起因する従来の問題が解消
し、低いドーピング濃度で薄い連続したダイヤモンドチ
ャネル層を形成するという必要もなく、トランスコンダ
クタンスが大きく、トランジスタ特性が優れたダイヤモ
ンド電界効果トランジスタを得ることができる。
ートで生じるリーク電流に起因する従来の問題が解消
し、低いドーピング濃度で薄い連続したダイヤモンドチ
ャネル層を形成するという必要もなく、トランスコンダ
クタンスが大きく、トランジスタ特性が優れたダイヤモ
ンド電界効果トランジスタを得ることができる。
【図１】本発明の原理を示す模式図である。
【図２】同じくエネルギバンドギャップ図である。
【図３】同じく本発明の動作原理を示すエネルギバンド
ギャップ図である。
ギャップ図である。
【図４】本発明の第１の実施例に係るダイヤモンドＦＥ
Ｔを示す断面図である。
Ｔを示す断面図である。
【図５】図４のダイヤモンドＦＥＴのドレイン電流−ド
レイン電圧特性を示すグラフ図である。
レイン電圧特性を示すグラフ図である。
【図６】同じく図４のダイヤモンドＦＥＴのドレイン電
流−ゲート電圧特性を示すグラフ図である。
流−ゲート電圧特性を示すグラフ図である。
【図７】本発明の第２の実施例に係るダイヤモンドＦＥ
Ｔを示す断面図である。
Ｔを示す断面図である。
【図８】同じくそのドレイン電流−ドレイン電圧特性を
示すグラフ図である。
示すグラフ図である。
【図９】本発明の第３の実施例に係るダイヤモンドＦＥ
Ｔのドレイン電流−ドレイン電圧特性を示すグラフ図で
ある。
Ｔのドレイン電流−ドレイン電圧特性を示すグラフ図で
ある。
【図１０】本発明の第４の実施例に係るダイヤモンドＦ
ＥＴの製造方法を工程順に示す断面図である。
ＥＴの製造方法を工程順に示す断面図である。
【図１１】同じくその電極配置を示す平面図である。
【図１２】従来のダイヤモンドＦＥＴを示す断面図であ
る。
る。
【図１３】この従来のダイヤモンドＦＥＴのドレイン電
流−ドレイン電圧特性を示すグラフ図である。
流−ドレイン電圧特性を示すグラフ図である。
【図１４】（ａ）は従来の他のダイヤモンドＦＥＴを示
す断面図、（ｂ）はこの従来のダイヤモンドＦＥＴのド
レイン電流−ドレイン電圧特性を示すグラフ図である。
す断面図、（ｂ）はこの従来のダイヤモンドＦＥＴのド
レイン電流−ドレイン電圧特性を示すグラフ図である。
【図１５】従来の更に他のダイヤモンドＦＥＴを示し、
（ａ）はその断面図、（ｂ）は平面図である。
（ａ）はその断面図、（ｂ）は平面図である。
【図１６】同じくそのドレイン電流−ドレイン電圧特性
を示すグラフ図である。
を示すグラフ図である。
【図１７】従来の更に他のダイヤモンドＦＥＴを示す断
面図である。
面図である。
【図１８】同じくそのドレイン電流−ドレイン電圧特性
を示すグラフ図である。
を示すグラフ図である。
【図１９】従来のダイヤモンドＦＥＴの動作原理を示す
断面図である。
断面図である。
１，３；半導体ダイヤモンド層 ２；高抵抗ダイヤモンド層 ４，２６；ソース電極 ５，２７，３６；ゲート電極 ６，２５；ドレイン電極 ７；チャネル層 １１，３１；導電性基板 １２，１４，２２，２４，３２，３４；Ｂドープｐ型半
導体ダイヤモンド薄膜 １３，２３，３３；アンドープ絶縁性ダイヤモンド薄膜 １５，３６；Ａｌ電極 １６，３５；Ａｕ電極 １７；Ａｇペースト ２１；ダイヤモンド単結晶基板 ３７；オーミック電極
導体ダイヤモンド薄膜 １３，２３，３３；アンドープ絶縁性ダイヤモンド薄膜 １５，３６；Ａｌ電極 １６，３５；Ａｕ電極 １７；Ａｇペースト ２１；ダイヤモンド単結晶基板 ３７；オーミック電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−120865（ＪＰ，Ａ) 特開 平３−94429（ＪＰ，Ａ) 特開 平３−12935（ＪＰ，Ａ) 特開 平４−354139（ＪＰ，Ａ) 特開 平３−278474（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (3)
- 【請求項１】 ソース電極に接触した第１の半導体ダイ
ヤモンド層と、ドレイン電極に接触し前記第１の半導体
ダイヤモンド層と同一導電型の第２の半導体ダイヤモン
ド層と、ゲート電極の作用を受ける領域であって前記第
１及び第２の半導体ダイヤモンド層の間の領域に設けら
れ厚さが10Å乃至1mmで102Ω・cm以上の電気抵抗を有す
る高抵抗ダイヤモンド層とを備え、これらの第１及び第
２の半導体ダイヤモンド層並びに高抵抗ダイヤモンド層
によりチャネル領域が構成されることを特徴とするダイ
ヤモンド電界効果トランジスタ。 - 【請求項２】 前記ゲート電極と前記高抵抗ダイヤモン
ド層との間に、ダイヤモンド以外の絶縁層を設けたこと
を特徴とする請求項１に記載のダイヤモンド電界効果ト
ランジスタ。 - 【請求項３】 前記ダイヤモンド以外の絶縁層は、酸化
シリコン、窒化シリコン、酸化アルミニウム、窒化アル
ミニウム及び酸化ジルコニウムからなる群から選択され
た少なくとも１種の材料から構成されていることを特徴
とする請求項２に記載のダイヤモンド電界効果トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01878893A JP3273985B2 (ja) | 1993-02-05 | 1993-02-05 | ダイヤモンド電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01878893A JP3273985B2 (ja) | 1993-02-05 | 1993-02-05 | ダイヤモンド電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232388A JPH06232388A (ja) | 1994-08-19 |
| JP3273985B2 true JP3273985B2 (ja) | 2002-04-15 |
Family
ID=11981356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01878893A Expired - Lifetime JP3273985B2 (ja) | 1993-02-05 | 1993-02-05 | ダイヤモンド電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3273985B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004059657B4 (de) * | 2003-12-12 | 2009-06-18 | Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.), Kobe | Diamanthalbleitervorrichtung und Verfahren zu dessen Herstellung |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4153984B2 (ja) * | 2000-09-01 | 2008-09-24 | 株式会社神戸製鋼所 | トランジスタ |
| JP3986432B2 (ja) * | 2002-12-20 | 2007-10-03 | 株式会社神戸製鋼所 | ダイヤモンド電子素子 |
| JP5036568B2 (ja) * | 2008-01-07 | 2012-09-26 | 株式会社神戸製鋼所 | 電子素子構造 |
-
1993
- 1993-02-05 JP JP01878893A patent/JP3273985B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004059657B4 (de) * | 2003-12-12 | 2009-06-18 | Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.), Kobe | Diamanthalbleitervorrichtung und Verfahren zu dessen Herstellung |
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| Publication number | Publication date |
|---|---|
| JPH06232388A (ja) | 1994-08-19 |
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