JP2023108790A - 絶縁ゲート型半導体装置 - Google Patents
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Abstract
【課題】安価な材料で高閾値電圧を実現可能な絶縁ゲート型半導体装置を提供する。【解決手段】炭化シリコンからなるチャネル形成領域3の上面に設けられたシリコン酸化膜からなるゲート絶縁膜5と、チャネル形成領域3とゲート絶縁膜5との界面に設けられた、シリコンを窒素で終端した窒化終端層6と、ゲート絶縁膜5の上に設けられ、チャネル形成領域3の表面ポテンシャルを制御する導電性酸化膜を含む主ゲート電極7とを備える。【選択図】図1
Description
本発明は、絶縁ゲート型半導体装置に係り、特に炭化シリコン(SiC)を用いた絶縁ゲート型半導体装置に関する。
SiCを用いたMOS電界効果トランジスタ(FET)では、安全動作の観点から高い閾値電圧(Vth)が要求される。閾値電圧を高く制御してチャネル領域の不純物濃度を低減できれば、チャネル移動度が増大してMOSFETのオン抵抗を下げることが可能となる。n型チャネルMOSFETの場合に高閾値電圧を実現する方法として、ゲート電極として、従来のn型ポリシリコン層に代えてp型ポリシリコン層をゲート電極に用いることが考えられる。
SiC半導体層上にシリコン酸化(SiO2)膜などのゲート絶縁膜を形成する際に、高密度の界面準位ができる。そのため、チャネル移動度が低くなり、MOSFETのオン抵抗等の電気的特性が劣化する。通常、ゲート絶縁膜形成後に窒素(N)を含有するガス中で加熱する窒化処理を行い、ゲート絶縁膜界面の界面準位密度を低減している。このような窒化処理を行うと、閾値電圧が低下する。また、高閾値電圧を得るためにMOSFETのチャネル領域のp型不純物濃度を高くすると、界面準位の影響が強くなり、チャネル移動度の低下が激しくなる。
上述のように、ゲート電極としてp型ポリシリコン層を用いると高閾値電圧化ができチャネル移動度の増大も可能となる。しかし、n型シリコン(Si)とp型Siとの仕事関数差は0.8eV程度であり、p型ポリシリコン層をゲート電極に用いても、0.8V程度以上の高閾値電圧を実現することは困難である。
特許文献1には、SiC‐MOSFETのゲート電極として、仕事関数が5,1eV以上の半導体材料を用いる構成が開示されている。特許文献2には、チャネル領域に酸化物半導体を用い、ゲート電極として仕事関数が5eV以上の酸化モリブデン等の導電性酸化膜を用いること、更に、導電性酸化膜を導電性のよい材料との積層構造によって使用してもよいこと記載されている。また、特許文献3には、ガリウムナイトライド(GaN)系ヘテロ接合(HJ)FETのゲート電極として、仕事関数の高いニッケル(Ni)、白金(Pt)及びパラジウム(Pd)等の金属と高融点金属との積層構造を用いることが開示されている。Ni、PtやPd等の高仕事関数金属はp型ポリシリコンよりも材料コストが高く、MOSFETの製造コストの増加を招く。
本発明は、上記問題点を鑑み、安価な材料で高閾値電圧を実現可能な絶縁ゲート型半導体装置を提供することを目的とする。
上記目的を達成するために、本発明の一態様は、(a)炭化シリコンからなるチャネル形成領域の上面に設けられたシリコン酸化膜からなるゲート絶縁膜と、(b)チャネル形成領域とゲート絶縁膜との界面に設けられた、シリコンを窒素で終端した窒化終端層と、(c)ゲート絶縁膜の上に設けられ、チャネル形成領域の表面ポテンシャルを制御する導電性酸化膜を含む主ゲート電極とを備える絶縁ゲート型半導体装置であることを要旨とする。
本発明によれば、安価な材料で高閾値電圧を実現可能な絶縁ゲート型半導体装置を提供できる。
以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
本明細書においてMOSトランジスタのソース領域は絶縁ゲート型バイポーラトランジスタ(IGBT)のエミッタ領域として選択可能な「一方の主領域(第1主領域)」である。又、MOS制御静電誘導サイリスタ(SIサイリスタ)等のサイリスタにおいては、一方の主領域はカソード領域として選択可能である。MOSトランジスタのドレイン領域は、IGBTにおいてはコレクタ領域を、サイリスタにおいてはアノード領域として選択可能な半導体装置の「他方の主領域(第2主領域)」である。本明細書において単に「主領域」と言うときは、当業者の技術常識から妥当な第1主領域又は第2主領域のいずれかを意味する。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を90°回転して観察すれば上下は左右に変換して読まれ、180°回転して観察すれば上下は反転して読まれることは勿論である。また以下の説明では、第1導電型がp型、これと反対となる第2導電型がn型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第1導電型をn型、第2導電型をp型としても構わない。またnやpに付す+や-は、+及び-が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じnとnとが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。また、本明細書では、ミラー指数の表記において、“-”はその直後の指数につくバーを意味しており、指数の前に“-”を付けることで負の指数をあらわしている。
本発明の実施形態に係る絶縁ゲート型半導体装置は、ゲート絶縁膜にSiO2からなる酸化膜を用いた横型MOSFETである。図1に示すように第1導電型(p型)のチャネル形成領域(ベース領域)3を備え、チャネル形成領域3の表面に反転チャネルを形成する。チャネル形成領域3の上部には、高不純物密度の第2導電型(n+型)の主領域4a、4b、例えばソース領域(第1主領域)4a及びドレイン領域(第2主領域)4bが選択的に設けられる。ソース領域4a及びドレイン領域4bを跨いでチャネル形成領域3の上面に、窒素(N)で終端された窒化終端層6を介して絶縁ゲート型電極構造(5,7,8)が設けられる。絶縁ゲート型電極構造(5,7,8)は、SiO2膜からなるゲート絶縁膜5及びゲート絶縁膜5上のゲート電極(制御電極)(7,8)で構成される。ゲート電極(7,8)は、主ゲート電極7及び副ゲート電極8で構成され、ゲート絶縁膜5を介してチャネル形成領域3の表面ポテンシャルを静電的に制御して、チャネル形成領域3の表面に反転チャネルを形成する。ゲート電極(7,8)の主ゲート電極7はゲート絶縁膜5の上に設けられ、副ゲート電極8は主ゲート電極7の上に設けられる。副ゲート電極8の上には表面ゲート電極9が設けられる。
MOSFETのゲート絶縁膜5はSiO2からなる酸化膜であり、酸素(O2)ドライ酸化やウェット酸化等の熱酸化膜、あるいはスパッタ、熱化学気相堆積(熱CVD)、及びプラズマCVD等の堆積酸化膜が採用可能である。ゲート絶縁膜5は、厚さが30nm以上100nm以下であってよい。また、窒化ホウ素(BN)などの固体拡散源により拡散させたホウ素(B)原子を1×1019cm-3以上5×1020cm-3以下の濃度範囲で含有してもよい。
ゲート電極(7,8)の主ゲート電極7には、高閾値電圧を実現するため、p+型ポリシリコンの仕事関数5eV程度以上、望ましくは6eV以上の仕事関数を有する導電性酸化膜を用いる。主ゲート電極7の厚さはゲート抵抗の増大を防止するため、5nm以上100nm以下が望ましい。導電性酸化膜としては、酸化タングステン(WO3-x(0≦x<1))、酸化モリブデン(MoO3-x(0<x≦1))、酸化バナジウム(V2O5)、酸化クロム(CrO3)、酸化レニウム(ReO3)などが使用可能である。副ゲート電極8としては、燐(P)またはホウ素(B)等の不純物を高濃度に添加したポリシリコン層(ドープドポリシリコン層)、ニッケル(Ni)、チタン(Ti)、モリブデン(Mo)、タングステン(W)などの主ゲート電極7よりも高導電率を有する導電膜が用いられる。副ゲート電極8の厚さは低ゲート抵抗を確保するため、100nm以上300nm以下が望ましい。副ゲート電極8としてモリブデン(Mo)、タングステン(W)を用いる場合、主ゲート電極7に含まれる酸素が拡散した場合でもゲート抵抗を低く保つことができる。表面ゲート電極9としては、アルミニウム(Al)などの金属膜が使用可能である。
酸化タングステンには、n型半導体の3酸化タングステン(WO3)や導体の2酸化タングステン(WO2)などが含まれる。WO3は、仕事関数が6.7eV程度、導電率が10-6S/m程度、融点が1473℃程度である。WO2は、仕事関数が4.5eV程度、導電率が104S/cm以上、融点が1700℃程度である。仕事関数及び導電性を考慮すると、酸化タングステン(WO3-x)の組成xとして、0、3≦x≦0.7が望ましい。xが0.7より大きくなると、仕事関数が6eV未満となり、閾値電圧の低減を招く。xが0.3未満となると、ゲート抵抗が増大する。酸化タングステンは熱安定性が高く、ゲート電極(7,8)形成後に1400℃程度の高温工程を行うことが可能である。
酸化モリブデンには、n型半導体の3酸化モリブデン(MoO3)や導体の2酸化モリブデン(MoO2)などが含まれる。MoO3は、仕事関数が6.9eV程度、導電率が10-5S/m程度、融点が795℃程度である。MoO2は、仕事関数が6.0eV程度、導電率が106S/cm程度、融点が1100℃程度である。仕事関数及び導電性に加えて熱安定性を考慮すると、酸化モリブデン(MoO3-x)の組成xとして、0、5≦x≦1が望ましい。xが0、即ちMoO3に比べて仕事関数は低下しても6.0eV以上を確保できる。xが0.5未満となると、熱安定性が低下し、ゲート抵抗が増大する。また、酸化バナジウム(V2O5)、酸化クロム(CrO3)及び酸化レニウム(ReO3)は融点がそれぞれ、690℃、197℃、及び400℃と低く、使用する場合は、後工程温度、薄膜化、高耐熱材料との積層化などの工夫が必要となる。
チャネル形成領域3は、図1に示すように、n型のSiC半導体からなる基板1の上にエピタキシャル成長して設けられる。また、ソース領域4a及びドレイン領域4bにそれぞれ物理的に接するようにソース電極9a及びドレイン電極9bが設けられる。ソース電極9a及びドレイン電極9bは、それぞれソース領域4a及びドレイン領域4bにオーミック接続されている。ソース電極9a及びドレイン電極9bは、例えば、Alからなる単層膜や、ニッケルシリサイド(NiSix)、窒化チタン(TiN)、Alの順で積層された金属膜が使用可能である。なお、図示は省略したが、ソース電極9aとチャネル形成領域3とを電気的に接続するp+型のコンタクト領域がソース領域4aと分離して、チャネル形成領域3に配置されている。
SiC結晶には結晶多形が存在し、主なものは立方晶の3C、及び六方晶の4H、6Hである。室温における禁制帯幅は3C-SiCでは2.23eV、4H-SiCでは3.26eV、6H-SiCでは3.02eVの値が報告されている。本発明の実施形態に係る絶縁ゲート型半導体装置では、4H-SiCを用いて説明する。実施形態に係る絶縁ゲート型半導体装置においては、基板1はSiCからなる半導体基板(SiC基板)を用いる。SiC基板を用いた場合、チャネル形成領域3はSiCからなるエピタキシャル層(SiC層)で構成された構造を例示する。SiC基板の面方位は、(0001)面(Si面)を用いて説明するが、(11-20)面(a面)、(1-100)面(m面)、及び(000-1)面(C面)を用いてもよい。
図1に示すように、実施形態に係る絶縁ゲート型半導体装置では、ゲート電極(7,8)に電圧を印加してゲート絶縁膜5とチャネル形成領域3との界面にチャネルとなる反転層を形成する。このとき、ソース電極9aとドレイン電極9b間に電圧を印加することで、ソース領域4aからキャリア(電子)がチャネルに注入される。注入されたキャリアは、チャネルを走行してドレイン領域4bに流れ込む。
通常、ゲート絶縁膜5に用いるSiO2膜を熱酸化法等で形成すると、SiO2膜とSiC半導体層の界面にC原子が残留し、高密度の界面準位が形成される。界面準位に電子が捕獲されると、クーロン散乱等により電子移動度が低下する。SiO2膜とSiC半導体層の界面をN原子で終端することで、界面準位密度を低減する方法が提案されている。しかし、SiO2膜とSiC半導体層の界面に高濃度窒化領域が形成されると、半導体装置の閾値電圧が低減する。
MOSFETの閾値電圧は、ゲート電極材料の仕事関数に比例して増加する。実施形態に係る絶縁ゲート型半導体装置では、ゲート絶縁膜5に接する主ゲート電極7に、酸化タングステン(WO3-x(0≦x<1))や酸化モリブデン(MoO3-x(0<x≦1))などの高仕事関数の導電性酸化膜を用いている。導電性酸化膜は、高仕事関数金属であるNi、Pt、Pd等の高仕事関数金属に比べて材料コストが安価である。このように、実施形態に係る絶縁ゲート型半導体装置によれば、安価な材料で半導体装置の高閾値電圧を実現することができる。なお、仕事関数が6.0eV以上で熱安定性の高い主ゲート電極7を実現するためには、酸化タングステン(WO3-x)においては0、3≦x≦0.7とし、酸化モリブデン(MoO3-x)においては0、5≦x≦1とすればよい。また、上述のように、主ゲート電極7に用いる導電性酸化膜は導電性が低い。そこで、副ゲート電極8として、主ゲート電極7より高導電性の導電材料を用いている。そのため、ゲート抵抗の増加を抑制することが可能となる。また、酸化モリブデンと酸化タングステンの混合材料を用いてもよい。
<半導体装置の製造方法>
次に、図2~図7に示す工程図を用いて、実施形態に係る半導体装置の製造方法を、横型MOSFETの実施例1を一例として説明する。なお、以下に述べるMOSFETの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
次に、図2~図7に示す工程図を用いて、実施形態に係る半導体装置の製造方法を、横型MOSFETの実施例1を一例として説明する。なお、以下に述べるMOSFETの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
まず、窒素(N)等のn型不純物が添加されたn型のSiC基板(基板)1を用意する。基板1は4H-SiC基板であり、面方位が(0001)面(Si面)である。まず、基板1を過酸化水素にアルカリや酸を加えて加熱して洗浄するRCA洗浄し、フッ化水素(HF)処理して乾燥する。基板1の上面に、Alなどのp型不純物を1.5×1017cm-3の濃度でドープしたp型のチャネル形成領域(ベース領域)3をエピタキシャル成長させる。チャネル形成領域3の上面側から、フォトリソグラフィ技術及びイオン注入技術などにより、N等のn型不純物を選択的に注入する。熱処理を行うことにより注入されたn型不純物イオンを活性化さる。その結果、チャネル形成領域3の上部にn+型のソース領域4a及びn+型のドレイン領域4bが選択的に埋め込まれる。
図2に示すように、チャネル形成領域3の上面に、100%O2ガス雰囲気中、1100℃以上1300℃以下、例えば1200℃程度の温度で160分間程度加熱して60nm程度のSiO2からなる酸化膜5bを形成する。酸化膜5bとして、ドライ酸化膜を例示したが、ウェット酸化膜でもよく、また、熱CVD、プラズマCVD等による堆積酸化膜でもよい。例えば、減圧熱CVDでシラン(SiH4)ガスと酸素(O2)ガスを用いて、0.2Pa程度の圧力、600℃程度の温度で酸化膜5bを堆積してもよい。
次に、N2ガスに一酸化窒素(NO)ガスを10%添加したガス雰囲気中、1150℃以上1300℃以下、例えば1250℃程度の温度で60分間程度過熱して窒化処理を行う。この窒化処理により、図3に示すように、酸化膜5bと、チャネル形成領域3、ソース領域4a及びドレイン領域4bとの界面に中間窒化層6aが形成される。なお、窒化処理には、NOに代えて亜酸化窒素(N2O)ガスを用いてもよい。
窒化処理後、図4に示すように、スパタリング法などにより、酸化膜5bの上面に10nm程度の厚さでWO3-xからなる導電性酸化膜7aを堆積する。具体的には、スパッタリングのターゲット材料としてWO2燒結体を用い、アルゴン(Ar)と酸素(O2)が9:1の放電ガスを導入して4Pa程度の圧力で、高周波(RF)放電あるいは直流(DC)放電により行う。WO3-xの組成は、放電ガスのArガスとO2ガスの混合比によって制御可能である。あるいは、ターゲット材料として、WO3あるいはWO3-xなどの燒結体を用いてもよく、W金属を用いてもよい。また、導電性酸化膜7aのWO3-xは、真空蒸着法や電子ビーム蒸着法などを用いて堆積してもよい。なお、導電性酸化膜7aとして、MoO3-xを堆積してもよい。MoO3-xも、スパタリング法、真空蒸着法、電子ビーム蒸着法などによって堆積することができる。あるいは、二酸化モリブデンアセチルアセトネート(MoO2(acac)2)を材料に用いる有機金属化学気相成長法(MOCVD)を用いてもよい。
図5に示すように、低圧化学気相成長法(LPCVD)などにより、導電性酸化膜7aの上面に200nm程度の厚さでPをドープしたn型ポリシリコンからなる導電膜8aを堆積する。導電膜8aとして、Ni、Ti、Mo、Wなどの金属膜を用いる場合は、スパッタリング法、蒸着法などを用いて堆積する。
次に、導電膜8aの上面にフォトレジスト膜を塗布する。フォトリソグラフィ技術などを用いて、図6に示すように、フォトレジスト膜をパターニングして、エッチングマスク20を形成する。エッチングマスク20を用いて、六フッ化硫黄(SF6)/四フッ化炭素(CF4)/酸素(O2)ガスによるドライエッチング等により導電膜8a、導電性酸化膜7a、酸化膜5b及び中間窒化層6aを選択的に除去する。その結果、図7に示すように、ソースコンタクトホール及びドレインコンタクトホールが開孔され、チャネル形成領域3の上面に、ソース領域4a及びドレイン領域4bを跨ぐゲート絶縁膜5及び窒化終端層6のパターンが選択的に残留する。ゲート絶縁膜5上には、ゲート電極(7,8)が形成される。
スパッタリング法又は電子ビーム蒸着法などにより、ゲート絶縁膜5、ソースコンタクトホール及びドレインコンタクトホールの上面に厚さが50nm程度のニッケル(Ni)膜などの金属層を堆積する。フォトリソグラフィ技術及びRIE技術などを用いてNi金属層をパターニングする。その後、N2ガス雰囲気中900℃以上1000℃以下の温度、例えば950℃程度で3分程度の高速熱処理(RTA)をする。このようにして、ソースコンタクトホール及びドレインコンタクトホールの上面に、図示は省略したが、それぞれ選択的にシリサイド(NiSix)膜からなるコンタクト層を形成する。スパッタリング法、真空蒸着法等により、厚さが100nm程度のAl等の金属膜を堆積し、フォトリソグラフィ技術及びドライエッチング等により、Al金属膜をパターニングしてゲート電極(7,8)、ソース電極9a及びドレイン電極9bを形成する。その結果、ソース領域4a及びドレイン領域4bの端部の一部を跨ぐように、チャネル形成領域3の上面に、窒化終端層6を介して絶縁ゲート型電極構造(5,7,8)が形成される。このようにして、図1に示した実施形態に係る絶縁ゲート型半導体装置として、実施例1のMOSFETが完成する。
<MOSFETの評価>
実施形態に係る半導体装置の実施例2として、チャネル形成領域3にドープするp型不純物のAlを、1.5×1016cm-3の濃度としたこと以外は実施例1と同様の工程で横型MOSFETを作製した。また、実施例1及び2と比較するため、図8に示すように、導電性酸化膜を省いた従来構造のドープドポリシリコン膜をゲート電極8bとする比較例も同様に作製した。このようにして作製した横型MOSFETの実施例1、2及び比較例について、トランジスタ特性の測定を行い、電界効果移動度及び閾値電圧の評価を行った。
実施形態に係る半導体装置の実施例2として、チャネル形成領域3にドープするp型不純物のAlを、1.5×1016cm-3の濃度としたこと以外は実施例1と同様の工程で横型MOSFETを作製した。また、実施例1及び2と比較するため、図8に示すように、導電性酸化膜を省いた従来構造のドープドポリシリコン膜をゲート電極8bとする比較例も同様に作製した。このようにして作製した横型MOSFETの実施例1、2及び比較例について、トランジスタ特性の測定を行い、電界効果移動度及び閾値電圧の評価を行った。
図9に、実施例1、実施例2及び比較例の最大電界効果移動度及び閾値電圧の評価結果を示す。図9に示すように、実施例1では、導電性酸化膜をゲート電極に用いていない比較例に比べてほぼ同等の電界効果移動度であるが、閾値電圧は大幅な上昇が確認された。実施例2では、チャネル形成領域3を低不純物濃度としたため、閾値電圧は実施例1に比べて低下し、比較例と同程度となるが、電界効果移動度は実施例1及び比較例と比べてより高い値を示している。このように、実施形態に係る半導体装置によれば、高仕事関数の導電性酸化膜を主ゲート電極7に用いることにより、高閾値電圧及び高電界効果移動度を実現することが可能となる。
なお、実施形態に係る半導体装置では、主ゲート電極7として導電性酸化膜を用いている。半導体装置の動作中にチップ温度が上昇して副ゲート電極8に用いる導電膜との反応で導電性酸化膜から酸素が奪われ、導電性酸化膜の仕事関数を安定に維持できなくなる可能性がある。主ゲート電極7の仕事関数を維持するために、図10に示すように、主ゲート電極7と副ゲート電極8との間に熱安定性に優れた窒化チタン(TiN)やチタン(Ti)などのバリア金属層10を設けてもよい。バリア金属層10を設ける場合、副ゲート電極8としてAlなどの反応性の高い金属膜を用いることも可能となる。
(その他の実施形態)
上記のように、本発明の実施形態に係る絶縁ゲート型半導体装置を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明の実施形態に係る絶縁ゲート型半導体装置を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
上述のように、実施形態に係る絶縁ゲート型半導体装置に係る半導体装置においては、4H-SiCを用いた横型MOSFETを例示したが、6H-SiC、3C-SiCを用いた半導体装置に適用することも可能である。更に、プレーナゲート縦型MOSFETやトレンチゲート縦型MOSFETにも適用することも可能である。
このように、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
1、2…基板(SiC基板)
3…チャネル形成領域(ベース領域)
4a…ソース領域(第1主領域)
4b…ドレイン領域(第2主領域)
5…ゲート絶縁膜
6…窒化終端層
7…ゲート電極(制御電極)
9a…ソース電極
9b…ドレイン電極
9…表面ゲート電極
10…バリア金属層
3…チャネル形成領域(ベース領域)
4a…ソース領域(第1主領域)
4b…ドレイン領域(第2主領域)
5…ゲート絶縁膜
6…窒化終端層
7…ゲート電極(制御電極)
9a…ソース電極
9b…ドレイン電極
9…表面ゲート電極
10…バリア金属層
Claims (6)
- 炭化シリコンからなるチャネル形成領域の上面に設けられたシリコン酸化膜からなるゲート絶縁膜と、
前記チャネル形成領域と前記ゲート絶縁膜との界面に設けられた、シリコンを窒素で終端した窒化終端層と、
前記ゲート絶縁膜の上に設けられ、前記チャネル形成領域の表面ポテンシャルを制御する導電性酸化膜を含む主ゲート電極と
を備えることを特徴とする絶縁ゲート型半導体装置。 - 前記導電性酸化膜が、WO3-x(0≦x<1)からなる酸化タングステンを含むことを特徴とする請求項1に記載の絶縁ゲート型半導体装置。
- 前記導電性酸化膜が、MoO3-x(0<x≦1)からなる酸化モリブデンを含むことを特徴とする請求項1に記載の絶縁ゲート型半導体装置。
- 前記導電性酸化膜が6eV以上の仕事関数を有することを特徴とする請求項1~3のいずれか1項に記載の絶縁ゲート型半導体装置。
- 前記主ゲート電極の上に前記導電性酸化膜より高導電率の導電体を含む副ゲート電極を更に備えることを特徴とする請求項1~4のいずれか1項に記載の絶縁ゲート型半導体装置。
- 前記副ゲート電極が、ポリシリコン,ニッケル,チタン,モリブデン,タングステンのいずれかであることを特徴とする請求項5に記載の絶縁ゲート型半導体装置。
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