JPH0992841A - 電界効果型薄膜トランジスタの製造方法 - Google Patents

電界効果型薄膜トランジスタの製造方法

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Abstract

(57)【要約】 【課題】電界効果型薄膜トランジスタのチャネル領域と
なる微結晶半導体層を簡便な製造工程で形成し、高性能
で高品質な電界効果型薄膜トランジスタの製造方法を提
供する。 【解決手段】絶縁性基板上に形成される電界効果型薄膜
トランジスタにおいて、前記絶縁性基板上にゲート電極
を形成し前記ゲート電極を被覆してゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜に被着する第１の非晶質
半導体層を所定の厚さに堆積させる工程と、前記第１の
非晶質半導体層を水素放電で発生する水素プラズマに暴
露させ微結晶半導体層に変換する工程と、前記微結晶半
導体層に被着する第２の非晶質半導体層を堆積させる工
程とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電界効果型薄膜ト
ランジスタの製造方法に関し、特に液晶ディスプレイ、
ハンディスキャナ等の画素スイッチまたは画素スイッチ
を駆動するシフトレジスタに用いられる電界効果型薄膜
トランジスタの製造方法に関する。
【０００２】
【従来の技術】従来、電界効果型薄膜トランジスタのチ
ャネル領域を構成する半導体層の材料として、非晶質シ
リコン、多結晶シリコンあるいは微結晶シリコン等が種
々に検討されている。そして、現在は非晶質シリコンが
実用に供されている。このような中で、電界効果型薄膜
トランジスタのチャネル領域の電子あるいは正孔の易動
度を向上させる方法として、この半導体層を、それぞれ
異る結晶性を有する２層あるいは３層等の積層化された
シリコン層にする方法が、精力的に検討されている。
【０００３】このような構造のものとして、電界効果型
薄膜トランジスタのゲ−ト絶縁膜と接触する側の半導体
層を微結晶シリコン層または多結晶シリコン層で形成し
その上部に非晶質シリコン層を積層する方法は、例えば
特開昭６０−９８６８０号公報、特開平５−２２６６５
６号公報に記載されている。
【０００４】このなかで、特開昭６０−９８６８０号公
報に記載されている技術（以下、第１の従来例と記す）
では、積層するシリコン層のうちゲート絶縁膜に被着す
る第１の半導体層は、この第１の半導体層に被着する第
２の半導体層と比較してそのエネルギーバンド幅が小さ
くなるようにして選択される。そこで、第１の半導体層
として微結晶シリコンが用いられ、第２の半導体層とし
て非晶質シリコンが使用される。
【０００５】そして、この第１の半導体層および第２の
半導体層は、膜厚がそれぞれ１５ｎｍ以下、１００ｎｍ
以上になるように設定される。このようにすると、電界
効果型薄膜トランジスタのゲ−ト電極にゲート電圧を印
加した時に形成される第１の半導体層に井戸型のチャネ
ル領域が形成される。そして、この井戸型のチャネル領
域中に存在する電子状態は量子化され、電子の高密度領
域が形成されると共にその電子の易動度は向上するよう
になる。ここで、この場合には、第１の半導体層となる
微結晶シリコンおよび第２の半導体層である非晶質シリ
コンの成膜方法は、通常のプラズマガス中での化学気相
成長（プラズマＣＶＤ）法あるいは光ＣＶＤ法である。
【０００６】また、特開平５−２２６６５６号公報に記
載されている技術（以下、第２の従来例と記す）では、
先述した電界効果型薄膜トランジスタのチャネル領域が
３層に積層したシリコン層で形成される。
【０００７】この場合には、ゲート絶縁膜上に被着する
第１の半導体層として、はじめに非晶質シリコン膜を堆
積しその後にこの非晶質シリコン膜をレ−ザアニ−ルし
て多結晶化したシリコン膜が用いられる。そして、その
後のプラズマＣＶＤ法で、この第１の半導体層上に微結
晶シリコン膜および非晶質シリコン膜が順次積層して堆
積される。
【０００８】ここで、微結晶シリコン膜は、第１の半導
体層である多結晶シリコン膜を水素または水素とハロゲ
ン化物の混合ガス中でのプラズマ放電でクリーニングし
た後、この多結晶シリコン膜上にプラズマＣＶＤ法で堆
積される。そして、再びプラズマＣＶＤ法にてこの微結
晶シリコン膜上に非晶質シリコン膜が堆積される。この
ように、前述の第１の従来例に類似した半導体層の構造
が形成されるようになる。
【０００９】しかし、この特開平５−２２６６５６号公
報に於いては、電界効果型薄膜トランジスタのゲ−ト絶
縁膜に接する側から順に、多結晶シリコン膜、微結晶シ
リコン膜および非晶質シリコン膜が堆積されており、第
１の従来例のようにゲート電極／ゲート絶縁膜／シリコ
ン半導体層（ＭＩＳ）構造のゲート絶縁膜／シリコン半
導体層界面の狭い領域にチャネル領域を形成することを
目的としたものではない。しかし、この場合も、チャネ
ル領域の電子の易動度を向上させるものとなっている。
このように共に電界効果型薄膜トラジスタの動作速度を
高めようとするものである。
【００１０】
【発明が解決しようとする課題】しかし、第１の従来例
の場合、微結晶シリコン膜および非晶質シリコン膜は、
通常のプラズマＣＶＤ法あるいは光ＣＶＤ法で形成され
る。この場合には、微結晶シリコン膜と非晶質シリコン
膜の堆積でその成膜温度が異るために、別々の装置が必
要とされるようになる。また、製造工程も長くなる。こ
れらのために、全体の製造コストが増大するようにな
る。
【００１１】また、前述した第２の従来例に記載された
微結晶シリコン膜の形成方法では、微結晶シリコン膜と
多結晶シリコン膜との間の界面欠陥あるいは微結晶シリ
コン膜と非晶質シリコン膜との間の界面欠陥の密度が高
く、微結晶シリコン膜は低抵抗膜となり、リーク電流の
多い薄膜トランジスタが形成されるようになる。
【００１２】さらに、水素とハロゲン化物の混合ガスで
多結晶シリコン膜にクリーニング処理を行うと、微結晶
シリコン膜中にはハロゲン化物が混入し、電界効果型薄
膜トランジスタの安定した電気特性および電界効果型薄
膜トランジスタの長期信頼性が得られなくなる。
【００１３】また、レ−ザアニ−ル法を用いて多結晶シ
リコン膜を形成する方法では、この多結晶シリコン膜の
下部に存在するゲ−ト絶縁膜と多結晶シリコン膜との界
面にレーザ照射による損傷が導入され易くなる。
【００１４】そこで、このレーザ照射による損傷を避け
ようとすると、水素原子を含まず組成膜欠陥のほぼ皆無
なゲート絶縁膜を形成することが必要となる。しかし、
この場合には、このような高品質絶縁膜を低温で堆積さ
せることの可能な新規の成膜装置が必要になり、電界効
果型薄膜トランジスタ製造コストが大幅に増大するよう
になる。
【００１５】本発明の目的は、以上のような問題を解決
し、電界効果型薄膜トランジスタのチャネル領域となる
微結晶半導体層を簡便な製造工程で形成し、高性能で高
品質な電界効果型薄膜トランジスタの製造方法を提供す
ることにある。
【００１６】
【課題を解決するための手段】このために、本発明の電
界効果型薄膜トランジスタの製造方法は、絶縁性基板上
に形成される電界効果型薄膜トランジスタにおいて、前
記絶縁性基板上にゲート電極を形成し前記ゲート電極を
被覆してゲート絶縁膜を形成する工程と、前記ゲート絶
縁膜に被着する第１の非晶質半導体層を所定の厚さに堆
積させる工程と、前記第１の非晶質半導体層を水素放電
で発生する水素プラズマに暴露させ微結晶半導体層に変
換する工程と、前記微結晶半導体層に被着する第２の非
晶質半導体層を堆積させる工程とを含む。
【００１７】ここで、前記第１および第２の非晶質半導
体層が共に非晶質シリコン半導体層であり、前記微結晶
半導体層が微結晶シリコン半導体層となるようにされ
る。
【００１８】そして、この場合には、前記水素放電に使
用する高周波電源の高周波数が１３．５６ＭＨｚであ
り、前記水素プラズマ暴露がされる前記第１の非晶質シ
リコン半導体層に加えられる水素放電のパワー密度の値
が０．１ワット／ｃｍ2 を超え且つ０．２５ワット／ｃ
ｍ2 以下になる範囲に設定される。
【００１９】あるいは、前記第１の非晶質シリコン半導
体層の膜厚値が１０ｎｍ以上であり且つ２０ｎｍ以下に
なる範囲に設定される。
【００２０】また、本発明の電界効果型薄膜トランジス
タの製造方法は、絶縁性基板上に形成される電界効果型
薄膜トランジスタにおいて、前記絶縁性基板上にゲート
電極を形成し前記ゲート電極を被覆してゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜に被着する第１の非
晶質半導体層を堆積させる工程と、前記第１の非晶質半
導体層を水素放電で発生する水素プラズマに暴露させ微
結晶半導体層に変換する工程と、前記微結晶半導体層に
被着する第２の非晶質半導体層を堆積させる工程と、前
記第２の非晶質半導体層に被着し高濃度不純物を含有す
る第３の非晶質半導体層を堆積させる工程と、前記第３
の非晶質半導体層を水素放電で発生する水素プラズマに
暴露させ高濃度不純物を含有する微結晶半導体層に変換
する工程と、前記高濃度不純物を含有する微結晶半導体
層に電気接続するソース電極とドレイン電極とを形成し
前記ソース電極とドレイン電極をマスクにして前記高濃
度不純物を含有する微結晶半導体層をエッチングする工
程とを含む。
【００２１】ここで、前記高濃度不純物を含有する第３
の非晶質半導体層として非晶質シリコン半導体層が選択
される。
【００２２】
【発明の実施の形態】次に、図面を参照して本発明の実
施の形態を説明する。ここで、図１は本発明の製造方法
で形成される電界効果型薄膜トランジスタの断面図であ
る。はじめに、この薄膜トランジスタの構造についての
概略を説明する。
【００２３】図１に示すように、ガラス基板１上にパタ
ーニングされたクロム膜でゲ−ト電極２が形成されてい
る。そして、プラズマＣＶＤ法で堆積した非晶質シリコ
ン窒化膜でゲ−ト絶縁層３が形成される。さらに、この
ゲート絶縁膜３を被覆する第１の半導体層４が微結晶シ
リコン膜で形成される。ここで、この微結晶シリコン膜
の膜厚は１５ｎｍ程度である。この微結晶シリコン膜
は、はじめにプラズマＣＶＤ法で非晶質シリコン膜を堆
積後、この非晶質シリコン膜を形成した同一チャンバ内
でこの非晶質シリコン膜に水素イオンあるいは水素プラ
ズマが照射されて形成される。
【００２４】そして、さらに、第２の半導体層５である
非晶質シリコン膜が第１の半導体層４である微結晶シリ
コン膜に被覆して形成されている。この第２の半導体層
５上にオーミックコンタクト層６が選択的に形成され、
このオーミックコンタクト層６に電気接続するソ−ス電
極７およびドレイン電極８がパターニングされたクロム
膜で形成される。最後に窒化シリコン膜で保護膜９が形
成される。このようにして、前述の電界効果型薄膜トラ
ンジスタが形成される。
【００２５】次に、図２乃至図５に基づいて本発明の製
造方法の詳細な説明を行う。図２乃至図５は本発明の製
造工程順の断面図である。
【００２６】図２に示すように、絶縁性基板であるガラ
ス基板１上に膜厚２００ｎｍ程度のクロム膜が公知のス
パッタ法で堆積される。そして、フォトリソグラフィ技
術でレジストパターンがこのクロム膜上の所定の領域に
形成され、このレジストパターンをマスクにしてウェッ
トエッチングされゲート電極２が形成される。そして、
プラズマＣＶＤ法で膜厚３００ｎｍ程度の非晶質シリコ
ン窒化膜が堆積されゲート絶縁膜３が形成される。
【００２７】ここで、ゲート絶縁膜である非晶質シリコ
ン窒化膜は、シラン（ＳｉＨ4 ）、アンモニア（Ｎ
Ｈ3 ）及び窒素（Ｎ2 ）ガスの混合ガスが反応ガスとし
て用いられ、この反応ガスの圧力１２０Ｐａ、成膜時の
基板温度３００℃、１３．５６ＭＨｚの高周波（ＲＦ）
パワー密度０．０８ワット（Ｗ）／ｃｍ2 にそれぞれ設
定されて堆積される。
【００２８】次に、シランガスと水素ガスの混合ガスを
用いるプラズマＣＶＤ法で非晶質シリコン膜が堆積され
る。ここで、この非晶質シリコン膜の膜厚は１５ｎｍ程
度になるように設定される。
【００２９】ここで、この非晶質シリコン膜では、これ
らの混合ガスの圧力は１２０Ｐａ、成膜時の基板温度は
２５０℃、１３．５６ＭＨｚのＲＦパワー密度は０．０
４Ｗ／ｃｍ2 の条件になるように設定される。
【００３０】次に、前述の非晶質シリコン膜を成膜した
プラズマＣＶＤ装置の同一チャンバ内で、導入ガスが前
述のシランと水素の混合ガスから水素ガスに切り換えら
れて水素放電がなされる。この場合の基板温度は２５０
℃のままである。そして、前述の非晶質シリコン膜に水
素プラズマ中の水素イオン１０が照射される。この水素
イオン照射により、膜厚１５ｎｍの非晶質シリコン膜は
微結晶化されて微結晶シリコン膜に変換される。ここ
で、この微結晶シリコン膜の結晶粒径は１０ｎｍ程度と
なる。このようにして、ゲート絶縁膜３上に膜厚１５ｎ
ｍの微結晶シリコン膜で構成される第１の半導体層４が
形成されるようになる。
【００３１】次に、この微結晶化のための水素放電の条
件について図６と図７で説明する。ここで、図６は、こ
の微結晶シリコン膜をチャネル領域とする電界効果型薄
膜トランジスタでの電子の易動度と水素放電のＲＦパワ
ー密度との関係を示す。また、図７はこの易動度と水素
放電時間の関係を示す。ここで、水素放電に用いるチャ
ンバー内の電極は平行平板型であり、ＲＦの高周波電源
の周波数は１３．５６ＭＨｚである。また、水素放電時
にシリコン基板の載置される電極基板の温度は２５０℃
であり、この電極基板が前述の平行平板の陽極側（アー
ス側）に接続される。すなわち、アノードカップリング
の構成がとられている。さらに、水素ガスの圧力は５０
Ｐａに固定されている。
【００３２】図６から判るように、水素放電パワー密度
が０．１Ｗ／ｃｍ2 以下では、電界効果型薄膜トランジ
スタの電子の易動度は１ｃｍ2 ／ｖ・ｓ程度であるが、
水素放電パワー密度が０．１Ｗ／ｃｍ2 を超えると、こ
の易動度は急激に上昇するようになる。そして、水素放
電パワー密度が０．２Ｗ／ｃｍ2 で易動度は最大になり
その値は３ｃｍ2 ／ｖ・ｓ程度に達する。そして、水素
放電パワー密度が０．２５Ｗ／ｃｍ2 を超えると易動度
は急激に低下し始める。
【００３３】実際に、この水素放電パワー密度が０．１
Ｗ／ｃｍ2 を超えない領域では、非晶質シリコン膜は、
微結晶化されないことが透過電子顕微鏡により確認され
ている。また、水素放電パワー密度が０．２５Ｗ／ｃｍ
2 を超える場合には、ＭＩＳ界面に損傷が生じてくるこ
とも確認されている。
【００３４】このように水素放電条件を検討すると、水
素放電パワー密度は０．１Ｗ／ｃｍ2 〜０．２５Ｗ／ｃ
ｍ2 の範囲が有効になることが判る。
【００３５】次に、図７から判ることは、水素放電時間
が５０ｓｅｃを超えると電界効果型薄膜トランジスタの
易動度は１ｃｍ2 ／ｖ・ｓから急激に増加し、１００ｓ
ｅｃ近傍で３ｃｍ2 ／ｖ・ｓの値を超えて最大になるこ
とである。そして、この処理時間がさらに増加すると逆
に易動度は低下し始める。ここで、水素放電パワー密度
は０．２Ｗ／ｃｍ2 に固定されている。
【００３６】ここで、放電時間が５０ｓｅｃ以下の場合
には、非晶質シリコン膜の表面部のみが微結晶化し、Ｍ
ＩＳ界面までは充分に微結晶化は進まない。また、５０
〜７０ｓｅｃの間は、結晶性が遷移する時間帯域であ
り、この領域ではプロセス制御が難しくなる。そして、
放電時間が１３０ｓｅｃを越える場合には、ＭＩＳ界面
に損傷が導入されるようになる。従って、水素放電時間
は７０ｓｅｃ〜１３０ｓｅｃの範囲において、３ｃｍ2
／ｖ・ｓ以上の易動度が再現性および均一性良く得られ
るようになる。
【００３７】このように、水素放電には有効になるよう
な条件が存在する。この条件は、基板温度が３５０℃を
超えないような範囲では余り基板温度に依存することは
ない。また、このような条件は水素ガスの圧力に依存す
ることはない。
【００３８】しかし、高周波電源の周波数依存性は存在
し、周波数の低い程、有効となる条件範囲は狭くなる。
例えば、この周波数が３８０ｋＨｚ程度では、このよう
な有効となる範囲はほとんどみられなくなる。
【００３９】このような水素放電において、水素ガスに
ヘリウムあるいはアルゴンガスを混入させても同様な効
果がある。すなわち、このような混合ガスのプラズマ中
でも非晶質シリコン膜は微結晶化する。この場合には、
第１の半導体層４の膜厚は、先述の場合と比べ薄くな
る。これは、ヘリウムあるいはアルゴンのイオンの非晶
質シリコン膜中での飛程が水素イオンに比べて小さくな
るためである。
【００４０】以上のようにして第１の半導体層４が形成
される。次に、図３に示すように、微結晶シリコン膜で
構成される第１の半導体層４上に膜厚３５０ｎｍの第２
の半導体層５が形成される。この第２の半導体層５は膜
厚３５０ｎｍの非晶質シリコン膜である。
【００４１】この非晶質シリコン膜は、シランと水素の
混合ガスが反応ガスとして用いられ、この反応ガスの圧
力１２０Ｐａ、成膜時の基板温度２５０℃、１３．５６
ＭＨｚのＲＦパワー密度０．０４Ｗ／ｃｍ2 の条件で堆
積される。ここで、シランガスと水素ガスの流量比は
１：３程度に設定される。そして、この非晶質シリコン
膜の堆積速度は２５ｎｍ／ｍｉｎ程度に設定される。
【００４２】次に、図４に示すように膜厚５０ｎｍ程度
のｎ+ シリコン膜１１が形成される。このｎ+ シリコン
膜１１は、高濃度不純物を含む非晶質シリコン膜あるい
は高濃度不純物を含む微結晶シリコン膜である。
【００４３】ここで、高濃度不純物を含む非晶質シリコ
ン膜は、シランと水素と水素希釈０．１ｖｌ％のフォス
フィン（ＰＨ3 ）との混合ガスが反応ガスとして用いら
れ、この反応ガスの圧力１００Ｐａ、成膜時の基板温度
２５０℃、１３．５６ＭＨｚのＲＦパワー密度０．０２
Ｗ／ｃｍ2 の条件で堆積される。ここで、シランガスと
水素ガスとフォスフィンガスの流量比は２：１：３程度
に設定される。この場合に、このリン不純物を含有する
非晶質シリコン膜の堆積速度は２５ｎｍ／ｍｉｎ程度に
なる。また、リン不純物の混入量は約１０20原子／ｃｍ
3 程度になるように設定される。
【００４４】また、高濃度不純物を含有する微結晶シリ
コン膜は、初めに前述した高濃度不純物を含む非晶質シ
リコン膜を堆積した後、この非晶質シリコン膜に先述し
たと同様な水素放電処理が施されることで形成されるよ
うになる。この場合には、非晶質シリコン膜の表面部が
微結晶化すればよい。このため、水素放電パワー密度
は、第１の半導体層４を形成する場合に比べ小さい値で
も有効になる。また、その処理時間も短く設定できるよ
うになる。
【００４５】次に、図５に示すように、ｎ+ シリコン膜
１１上に膜厚５００ｎｍ程度の導電体膜１２が堆積され
る。ここで、この導電体膜１２はスパッタ法で堆積され
るクロム膜である。そして、この導電体膜１２は公知の
フォトリソグラフィ工程とウェットエッチング工程を通
してパターニングされる。そして、図１で説明したソー
ス電極７とドレイン電極８が形成される。さらに、この
ソース電極７およびドレイン電極８をマスクにして、ｎ
+ シリコン膜１１がドライエッチングされパターニング
される。そして、４００℃程度での熱処理が施され、ソ
ース電極およびドレイン電極とオーミックコンタクト層
６との熱アロイがなされる。このようにして、オーミッ
クコンタクト層６が形成されるようになる。そして、最
後に保護膜９が堆積され、図１に示した構造の電界効果
型薄膜トランジスタが形成されるようになる。
【００４６】先述した高濃度不純物を含む微結晶シリコ
ン膜がｎ+ シリコン膜１１に使用される場合には、オー
ミックコンタクト層６とソース電極７およびドレイン電
極８との間の接触抵抗は、高濃度不純物を含む非晶質シ
リコン膜がｎ+ シリコン膜１１に使用される場合の１／
１０程度にまで低減する。これは、微結晶シリコン膜の
エネルギーバンド幅が非晶質シリコン膜のそれより小さ
くなるためである。そして、このために、電界効果型薄
膜トランジスタの動作速度はさらに向上するようにな
る。
【００４７】次に、図８および図９に示した薄膜トラン
ジスタ特性に基づいて本発明の効果を説明する。ここ
で、図８は、本発明を適用して形成した電界効果型薄膜
トランジスタのドレイン電流とゲート電圧の関係を示
す。また、図９は、このトランジスタのチャネル領域の
電子の易導度およびトランジスタのＯＮ電流値／ＯＦＦ
電流値比（ドレイン電流のＯＮ／ＯＦＦ比）と第１の半
導体層の膜厚との関係を示す。なお、この被測定のトラ
ンジスタのチャネル幅は１０μｍでありチャネル長は８
μｍである。そして、ゲート絶縁膜、第１と第２の半導
体層、等は先の実施の形態で説明したのと同様に形成さ
れている。
【００４８】図８に示すように、トランジスタが導通状
態となるＯＮ状態のドレイン電流の値とトランジスタが
非導通状態になるＯＦＦ状態のドレイン電流の値との
比、すなわちドレイン電流のＯＮ／ＯＦＦ比は１０7 〜
１０8 であり充分に大きな値となっている。そして、こ
の値は、トランジスタのチャネル領域が非晶質シリコン
膜に形成される従来の方法の場合の３倍以上になってい
る。また、本発明の場合には、トランジスタのサブスレ
ッショールド特性でのドレイン電流立ち上がりが急峻と
なり、薄膜トランジスタの応答速度すなわちスウィッチ
ング速度が高くなることも判る。
【００４９】また図９から、第１の半導体層となる非晶
質シリコン膜の膜厚になる有効範囲のあることが判る。
ここで、水素放電処理の条件は、水素放電パワー密度が
０．２Ｗ／ｃｍ2 であり水素放電時間が１００ｓｅｃと
固定されている。そして、その他の条件は図２で説明し
た通りである。
【００５０】図９から判るように、電子の易導度は、第
１の半導体層の膜厚が１０ｎｍまでは、膜厚が増加する
と大幅に増大し１２ｎｍ程度で最大になる。そして、膜
厚が２０ｎｍを超えるようになると大幅に減少するよう
になる。また、ドレイン電流のＯＮ／ＯＦＦ比も、第１
の半導体層の膜厚に対し同様の傾向を示している。すな
わち、膜厚が１０ｎｍ程度までは、この比は増加し２０
ｎｍ程度を超える領域で減少するようになる。
【００５１】これは、第１の半導体層となる非晶質シリ
コン膜厚が１０ｎｍを超えない範囲では、水素放電時に
ＭＩＳ界面に損傷が導入され易いためである。また、２
０ｎｍを超えるようになると、ＭＩＳ界面領域での微結
晶化が困難になる上にＭＩＳ界面に損傷が残留するため
である。従って、第１の半導体層を形成するための非晶
質シリコン膜の膜厚では、１０ｎｍ〜２０ｎｍが最も有
効な範囲領域になることがいえる。
【００５２】以上の本発明の実施の形態では、半導体層
がシリコン半導体の微結晶シリコン膜あるいは非晶質シ
リコン膜で形成される場合について説明されている。本
発明はこのような半導体膜に限定されるものでなく、そ
の他、シリコン・ゲルマニウム等の微結晶半導体膜ある
いは非晶質半導体膜でもよい。この場合には、電荷の易
動度はさらに大きくなる。
【００５３】また、以上の実施の形態では、この薄膜ト
ランジスタがガラス基板上に形成される場合について説
明されている。しかし、本発明は、これに限定されるも
のでなく、その他、プラスチック等の絶縁体上、シリコ
ン基板等の半導体基板上に形成される絶縁膜上の電界効
果型薄膜トランジスタにも効果的に適用できることに言
及しておく。
【００５４】また、説明した電界効果型薄膜トランジス
タでは、ゲート電極とソース電極およびドレイン電極と
が第１と第２の半導体層を挟んで対向する面に配置され
ていた。本発明では、ゲート電極とソース電極およびド
レイン電極とが第１の半導体層の同一の面側に形成され
る場合にも、同様の効果があることに触れておく。
【００５５】
【発明の効果】以上に説明したように、電界効果型薄膜
トランジスタのチャネル領域となる第１の半導体層を微
結晶シリコン膜で形成すると、従来の非晶質シリコン膜
のみで形成された電界効果型薄膜トランジスタの場合に
比較して、チャネル領域を通る電子の易動度は３倍以上
に向上してその動作速度が大幅に向上する。
【００５６】さらに、非晶質シリコン膜を堆積したプラ
ズマＣＶＤ装置のチャンバ内で水素放電を行い、この非
晶質シリコン膜を微結晶化する方法は、新たな設備を導
入することなく、従来の構造を大幅に変化させることな
く、そしてスル−プットを大幅に低減させることもなく
電界効果型トランジスタの高性能化を実現させる。
【００５７】また、前記電界効果型薄膜トランジスタの
チャネル領域となる第１の半導体層を微結晶化する工程
において、水素放電の条件は、水素放電パワ−密度の範
囲が、０．１５〜０．２５Ｗ／ｃｍ2 、放電時間の範囲
が７０ｓｅｃ〜１３０ｓｅｃで、あるいは、この時の第
１の半導体層の膜厚が１０ｎｍ〜２０ｎｍの場合におい
て、非常に安定した高性能で高品質の電界効果型薄膜ト
ランジスタが形成されるようになる。
【００５８】また、本発明の製造方法により、電界効果
型薄膜トランジスタの製造工程が簡便になり、全体の製
造コストの低減が促進されるようになる。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明するための薄膜トラ
ンジスタの断面図である。
【図２】本発明の実施の形態を説明する製造工程順の断
面図である。
【図３】本発明の実施の形態を説明する製造工程順の断
面図である。
【図４】本発明の実施の形態を説明する製造工程順の断
面図である。
【図５】本発明の実施の形態を説明する製造工程順の断
面図である。
【図６】本発明の実施の形態での水素放電条件を示すグ
ラフである。
【図７】本発明の実施の形態での水素放電条件を示すグ
ラフである。
【図８】本発明の実施の形態での水素放電の効果を示す
グラフである。
【図９】本発明の実施の形態での水素放電の効果を示す
グラフである。
【符号の説明】
１ ガラス基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 第１の半導体層 ５ 第２の半導体層 ６ オーミックコンタクト層 ７ ソース電極 ８ ドレイン電極 ９ 保護膜 １０ 水素イオン １１ ｎ+ シリコン膜 １２ 導電体膜

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 絶縁性基板上に形成される電界効果型薄
    膜トランジスタにおいて、前記絶縁性基板上にゲート電
    極を形成し前記ゲート電極を被覆してゲート絶縁膜を形
    成する工程と、前記ゲート絶縁膜に被着する第１の非晶
    質半導体層を所定の厚さに堆積させる工程と、前記第１
    の非晶質半導体層を水素放電で発生する水素プラズマに
    暴露させ微結晶半導体層に変換する工程と、前記微結晶
    半導体層に被着する第２の非晶質半導体層を堆積させる
    工程と、を含むことを特徴とする電界効果型薄膜トラン
    ジスタの製造方法。
  2. 【請求項２】 前記第１および第２の非晶質半導体層が
    共に非晶質シリコン半導体層であり、前記微結晶半導体
    層が微結晶シリコン半導体層であることを特徴とする請
    求項１記載の電界効果型薄膜トランジスタの製造方法。
  3. 【請求項３】 前記水素放電に使用する高周波電源の高
    周波数が１３．５６ＭＨｚであり、前記第１の非晶質シ
    リコン半導体層に加えられる水素放電のパワー密度の値
    が０．１ワット／ｃｍ2 を超え且つ０．２５ワット／ｃ
    ｍ2 以下になる範囲に設定されることを特徴とする請求
    項２記載の電界効果型薄膜トランジスタの製造方法。
  4. 【請求項４】 前記第１の非晶質シリコン半導体層の膜
    厚値が１０ｎｍ以上であり且つ２０ｎｍ以下になる範囲
    に設定されることを特徴とする請求項３記載の電界効果
    型薄膜トランジスタの製造方法。
  5. 【請求項５】 絶縁性基板上に形成される電界効果型薄
    膜トランジスタにおいて、前記絶縁性基板上にゲート電
    極を形成し前記ゲート電極を被覆するゲート絶縁膜を形
    成する工程と、前記ゲート絶縁膜に被着する第１の非晶
    質半導体層を堆積させる工程と、前記第１の非晶質半導
    体層を水素放電で発生する水素プラズマに暴露させ微結
    晶半導体層に変換する工程と、前記微結晶半導体層に被
    着する第２の非晶質半導体層を堆積させる工程と、前記
    第２の非晶質半導体層に被着し高濃度不純物を含有する
    第３の非晶質半導体層を堆積させる工程と、前記第３の
    非晶質半導体層を水素放電で発生する水素プラズマに暴
    露させ高濃度不純物を含有する微結晶半導体層に変換す
    る工程と、前記高濃度不純物を含有する微結晶半導体層
    に電気接続するソース電極とドレイン電極とを形成し前
    記ソース電極とドレイン電極をマスクにして前記高濃度
    不純物を含有する微結晶半導体層をエッチングする工程
    と、を含むことを特徴とする電界効果型薄膜トランジス
    タの製造方法。
  6. 【請求項６】 前記高濃度不純物を含有する第３の非晶
    質半導体層が非晶質シリコン半導体層であり、前記高濃
    度不純物を含有する微結晶半導体層が微結晶シリコン半
    導体層であることを特徴とする請求項５記載の電界効果
    型薄膜トランジスタの製造方法。
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