KR100283788B1 - 전계효과박막트랜지스터의제조방법 - Google Patents

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Abstract

전계효과 박막 트랜지스터 제조방법이 제공되어, 소정 두께를 갖는 제 1 비정질 반도체층이 게이트 절연막 상에 증착된 후에 수소 방전에 의해 생성된 수소 플라즈마에 노출되어 제 1 비정질 반도체층이 미결정 반도체층으로 변화되며, 제 2 비정질 반도체층이 미결정 반도체층 상에 증착된다. 본 발명에 따라, 채널영역이 되는 미결정 반도체의 간략한 형성단계를 통해 고성능이며 고질의 전계효과 박막 트랜지스터를 제조하는 것이 가능하게 된다.

Description

전계효과 박막 트랜지스터의 제조방법 {METHOD OF FABRICATING FIELD EFFECT THIN FILM TRANSISTOR}
본 발명은 전계효과 박막 트랜지스터를 제조하는 방법에 관한 것이며, 더 상세하게는 액정 디스플레이나 핸디 스캐너 등의 화소 스위치나 그러한 화소 스위치를 구동하는 시프트 레지스터에 사용되는 전계효과 박막 트랜지스터의 제조방법에 관한 것이다.
비정질 실리콘, 폴리실리콘 또는 미세한 결정(微結晶) 실리콘 등이 전계효과 박막 트랜지스터의 채널영역을 이루는 반도체층의 재료로서 연구되어 왔다. 이들 중에서, 비정질 실리콘은 최근에 실용적으로 사용되고 있다. 그러한 상황에서, 그러한 전계효과 박막 트랜지스터의 채널영역에서 전자 또는 정공의 이동도를 향상시키기 위해, 상이한 결정특성을 갖는 두 개 또는 세 개의 실리콘층을 집적화 또는 적층화시켜 반도체층을 제조하는 것이 제안되었으며 활발히 연구되어 왔다.
일본국 특개소 제 60-98680 호 공보 (제 1 종래기술) 와 특개평 제 5-226656 호 공보 (제 2 종래기술) 가 게이트 절연막과 접촉하고 있는 전계효과 박막 트랜지스터의 각 반도체층이 폴리실리콘층 상에서 비정질 실리콘층을 형성함으로써 형성되는 선행기술의 예를 개시한다.
제 1 종래기술에서, 게이트 절연막상에 형성된 적층될 실리콘층 중의 제 1 반도체층은 에너지 밴드 폭이 제 1 반도체층상에 형성될 제 1 반도체층 보다 작도록 선택된다. 제 1 반도체는 미결정 실리콘이며, 제 2 반도체층은 비정질 실리콘이다.
제 1 및 제 2 반도체층은 두께가 각각 15 ㎚ 이하 및 100 ㎚ 이상이다. 게이트 전압이 그러한 조건하에서 전계효과 박막 트랜지스터의 게이트 전극에 인가될 경우, 웰형 채널영역이 제 1 반도체층에서 형성된다. 웰형 채널영역에서의 전자의 상태는 양자화되어 높은 전자밀도 영역이 형성되며 전자 이동도가 개선된다. 그 경우에, 미결정 실리콘의 제 1 반도체층과 비정질 실리콘의 제 2 반도체층이 플라즈마 가스에서의 화학 기상성장법 (플라즈마 CVD 법) 또는 광학 CVD 법에 의해 형성된다.
반면에, 상기 진술된 제 2 종래기술 (특개평 제 5-226656 호) 에서 전계효과 박막 트랜지스터의 채널영역이 3 개의 실리콘층을 적층시켜 형성된다.
이 경우에, 게이트 절연막 상에 형성된 제 1 반도체층이 레이져 어닐링법에 의해 게이트 절연막상에 형성된 비정질 실리콘막을 다결정화하여 얻어지는 실리콘막으로 이루어지며, 미결정 실리콘막과 비정질 실리콘막이 제 1 반도체층 상에서 플라즈마 CVD 법에 의해 순서대로 형성된다.
폴리실리콘막이 수소가스 또는 수소와 할로겐화물의 혼합가스에서 플라즈마 방전에 의해 세정된 후에 미결정 실리콘막이 제 1 반도체층의 폴리실리콘막 상에 형성된다. 그리고, 비정질 실리콘막이 미결정 실리콘막 상에 형성된다. 이런 방식으로 제 1 종래기술과 유사한 반도체층 구조가 형성된다.
제 2 종래기술에서, 폴리실리콘막, 미결정 실리콘막 및 비정질 실리콘막이 전계효과 박막 트랜지스터의 게이트 절연막 상에 순서대로 증착되며, 제 1 종래기술에서 처럼 게이트 전극/게이트 절연막/실리콘 반도체층 (MIS) 구조의 게이트 절연막과 실리콘 반도체층 사이의 경계에서 좁은 영역에 채널 영역을 형성하는 것을 목적으로 하지 않고, 채널영역에서 전자 이동도를 향상시키는 것을 목적으로 한다. 상기된 바와 같이, 제 1 종래기술과 제 2 종래기술 양자는 전계효과 박막 트랜지스터의 동작속도를 향상시키는 것이 목적이다.
그러나, 제 1 종래기술의 경우에, 미결정 실리콘막과 비정질 실리콘막이 일반적인 플라즈마 CVD 법이나 광학 CVD 법을 사용하여 형성된다. 미결정 실리콘막의 막형성 온도는 비정질 실리콘막과 다르기 때문에, 두 개의 막을 형성하기 위해 상이한 장치가 제공되어야 하며 제조단계의 수가 더불어 증가한다. 그러므로, 전체적인 제조비용이 증가된다.
반면에, 제 2 종래기술에서 기술된 미결정 실리콘막의 형성방법에 따라, 미결정 실리콘막과 폴리실리콘막 사이 또는 미결정 실리콘막과 비정질 실리콘 사이의 경계면 결함 밀도가 높아서, 미결정 실리콘막의 저항이 낮아져서 박막 트랜지스터는 높은 누설전류를 갖게 된다.
또한, 수소와 할로겐화물의 혼합가스를 사용한 폴리실리콘막의 세정공정으로, 할로겐화물이 미결정 실리콘막으로 이동하여, 전계효과 박막 트랜지스터의 안정적인 전기적 특성과 장기의 신뢰성을 획득할 수가 없게 된다.
또한, 레이져 어닐링법을 사용한 폴리실리콘막의 제조방법에서, 레이져 조사에 의한 폴리실리콘막 하부의 폴리실리콘막과 게이트 절연막 사이의 경계면에 손실이 생길 수도 있다.
레이져 조사에 의한 그런 손실을 피하기 위해, 수소원자를 함유하며 조성된 막 결함을 거의 갖지 않는 게이트 절연막을 형성하여야 한다. 그러나, 그 경우에, 저온에서 그러한 고질의 절연막을 증착시킬수 있는 신규한 막 형성장치가 필요하며, 전계효과 박막 트랜지스터의 제조비용이 크게 증가한다.
본 발명의 목적은 간단한 제조단계를 통해 트랜지스터의 채널영역이 되는 미결정 실리콘 반도체층을 형성하여 고성능, 고질의 전계효과 박막 트랜지스터를 제조하는 방법을 제공하는 것이다.
도 1 은 본 발명의 실시예에 따른 박막 트랜지스터의 단면도.
도 2A 내지 도 2D 는 제조단계를 도시하는 도 1 에 도시된 박막 트랜지스터의 단면도.
도 3 은 수소방전 전력밀도와 전자 이동도 사이의 관계를 도시하는 그래프.
도 4 는 수소방전 시간과 전자 이동도 사이의 관계를 도시하는 그래프.
도 5 는 게이트 전압과 드레인 전류 사이의 관계를 도시하는 그래프.
도 6 은 막두께와 전자 이동도 사이의 관계 및 막두께와 드레인 전류의 온/오프 비 사이의 관계를 도시하는 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 기판 2 : 게이트전극
3 : 게이트 절연막 4 : 제 1 반도체층
5 : 제 2 반도체층 6 : 옴접촉층
7 : 소오스전극 8 : 드레인전극
9 : 질화실리콘 보호막
상기 목적을 이루기 위해, 본 발명에 따른 전계효과 박막 트랜지스터의 제조방법은 절연기판상에 형성된 게이트 전극상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 제 1 비정질 반도체층을 소정두께로 증착시키는 단계와, 상기 소정 두께의 제 1 비정질 반도체층을 수소방전에 의해 생성된 수소 플라즈마에 노출시켜 상기 소정 두께의 제 1 비정질 반도체층을 미결정 반도체층으로 변환시키는 단계와, 상기 소정 두께의 미결정 반도체층상에 제 2 비정질 반도체층을 증착시키는 단계를 구비한다.
제 1 및 제 2 비정질 반도체층은 비정질 실리콘이며 미결정 반도체층은 미결정 실리콘이다.
수소방전을 생성하기 위해 사용된 고주파 전원의 주파수는 13.56 ㎒ 이며, 수소 플라즈마에 노출된 제 1 비정질 실리콘 반도체층에 인가된 수소방전의 전력밀도는 0.1 W/㎠ 보다 크고 0.25 W/㎠ 보다 크지 않은 범위내에서 설정된다.
또한, 제 1 비정질 실리콘 반도체층의 막두께는 10 ㎚ 보다 작지 않고 20 ㎚ 보다 크지 않은 범위내에서 설정된다.
본 발명에 따른 전계효과 박막 트랜지스터의 제조방법은 절연기판상에 형성된 게이트 전극상에 게이트 절연막을 형성하는 단계와, 제 1 비정질 반도체층을 게이트 절연막 상에 증착시키는 단계와, 제 1 비정질 반도체층을 수소방전에 의해 생성된 수소 플라즈마에 노출시켜 제 1 비정질 반도체층을 미결정 반도체층으로 변환시키는 단계와, 제 2 비정질 반도체층 상에 고농도 불순물을 함유하는 제 3 비정질 반도체층을 증착시키는 단계와, 제 3 비정질 반도체층을 수소방전에 의해 생성된 수소 플라즈마에 노출시켜 제 3 비정질 반도체층을 고농도 분순물을 함유하는 미결정 반도체층으로 변환시키는 단계와, 고농도 불순물을 함유하는 미결정 반도체층에 전기적으로 접속된 소오스 전극과 드레인 전극을 형성시킨 후에, 소오스 전극과 게이트 전극을 마스크로서 사용하여 고농도 불순물을 함유하는 미결정 반도체층을 에칭하는 단계를 포함한다.
고농도 불순물을 함유하는 제 3 비정질 반도체층은 비정질 실리콘이다.
도 1 을 참조하면, 크롬 패턴된 게이트전극 (2) 이 유리기판 (1) 상에 형성된다. 게이트 절연층 (3) 이 비정질 질화실리콘을 플라즈마 CVD 법에 의해 게이트전극 (2) 과 기판 상에 증착시켜 형성된다. 다음에, 미세한 결정 실리콘의 제 1 반도체층 (4) 이 게이트 절연막 (3) 상에 형성된다. 제 1 반도체층 (4) 의 두께는 15 ㎚ 정도이다. 비정질 실리콘막을 플라즈마 CVD 실에서 플라즈마 CVD 법에 의해 증착시키고, 동일한 실내에서 수소이온이나 수소 플라즈마를 조사함으로써 제 1 반도체층 (4) 이 형성된다.
또한, 비정질 실리콘의 제 2 반도체층 (5) 이 제 1 반도체층 (4) 상에 형성된다. 옴접촉층 (6) 이 제 2 반도체층 (5) 상에 선택적으로 형성되며 옴접촉층 (6) 에 전기적으로 접속된 소오스 전극 (7) 및 드레인 전극 (8) 이 패턴된 크롬막에 의해 형성된다. 마지막으로, 질화실리콘 보호막 (9) 이 그 위에 형성된다. 전계효과 박막 트랜지스터가 상기된 바와 같이 제조된다.
본 발명의 제조방법이 본 발명의 일련의 제조단계를 도시하는 도 2A 내지 도 2D 를 참조하여 상세하게 기재된다.
도 2A 에 도시된 바와 같이, 두께가 약 200 ㎚ 인 크롬막이 통상의 스퍼터링법에 의해 유리기판 (1) 상에 형성된다. 레지스트 패턴 (도시하지 않음) 이 리소그래피를 사용하여 크롬막의 소정 영역상에 형성되며, 게이트 전극 (2) 이 레지스트 패턴을 마스크로서 사용한 크롬막을 습식에칭하여 형성된다. 다음에, 게이트 절연막 (3) 이 두께가 약 300 ㎚ 인 비정질 질화실리콘막을 플라즈마 CVD 법에 의해 증착시킴으로써 형성된다.
게이트 절연막 (3) 인 비정질 질화실리콘 막이 반응가스 압력이 120 Pa 이고, 막 형성시 유리기판 (1) 의 온도가 300 ℃ 이며, 13.56 ㎒ 에서 고주파 (RF) 전력밀도가 0.08 W/㎠ 인 조건하에서 실란 (SiH4), 암모니아 (NH3) 및 질소 (N2) 의 혼합가스를 반응가스로서 사용하여 증착된다.
다음에, 미결정 실리콘막으로 변환될 두께가 약 15 ㎚ 인 비정질 실리콘막이 반응가스 압력이 120 Pa 이고, 막 형성시 유리기판 (1) 의 온도가 250 ℃ 이며, 13.56 ㎒ 에서 고주파 (RF) 전력밀도가 0.04 W/㎠ 인 조건하에서 반응가스로서 실란가스와 수소가스의 혼합가스로 채워진 플라즈마 CVD 실에서 플라즈마 CVD 법에 의해 증착된다.
다음에, 플라즈마 CVD 실의 실란과 수소의 혼합가스인 반응가스가 수소가스로 대체되며 수소방전이 행해져서 유리기판의 온도가 250 ℃ 로 유지되는 동안 수소 플라즈마 내의 수소이온 (10) 으로 앞서 형성된 비정질 실리콘막을 조사시킨다. 수소이온 조사로, 두께가 15 ㎚ 인 비정질 실리콘막이 미결정막의 입자크기가 약 10 ㎚ 인 미결정 실리콘막으로 변환된다. 즉, 막 두께가 15 ㎚ 인 제 1 반도체층이 게이트 절연층 (3) 상에 형성된다.
이제, 비정질 실리콘을 미결정 실리콘으로 변환시키는 수소방전 조건이 미결정 실리콘막을 채널영역으로서 갖는 전계효과 박막 트랜지스터의 수소방전 RF 전력밀도와 전자 이동도 사이의 관계 및 수소방전시간과 전자 이동도 사이의 관계를 각각 도시하는 도 3 및 도 4 를 참조하여 기재된다.
평행 전극판이 플라즈마 CVD 실에서 사용되어 그 사이에서 수소방전을 일으키며 RF 고주파 전원의 주파수는 13.56 ㎒ 이다. 수소방전동안의 실리콘 기판상에 놓이는 유리 기판의 온도는 250 ℃ 이며 전극기판은 평행 전극판의 애노드측 (접지측) 에 접속된다. 즉, 애노드 결합구조가 사용된다. 또한, 수소가스 압력은 50 Pa 로 고정된다.
도 3 으로부터 명백해진 바와 같이, 수소방전 전력밀도가 0.1 W/㎠ 이하일 경우, 전계효과 박막 트랜지스터의 전자 이동도가 1 ㎠/v·s 정도가 되더라도, 전자이동도는 수소방전 전력밀도가 0.1 W/㎠ 를 초과할 경우 급격하게 증가한다. 전자이동도는 수소방전 전력밀도가 0.2 W/㎠ 에 도달하고 3 ㎠/v·s 정도의 값을 가질 경우 최대가 된다. 이동도는 수소방전 전력밀도가 0.25 W/㎠ 를 초과할 경우 급격하게 감소된다.
0.1 W/㎠ 를 초과하지 않는 수소방전 전력밀도의 범위에서, 비정질 실리콘막이 미세하게 결정화되지 않는다는 것이 전송전자 현미경에 의해 실질적으로 확인된다. 또한, 수소방전 전력밀도가 0.25 W/㎠ 를 초과할 경우, MIS 경계면에 결합이 생성된다는 것도 확인된다.
상기 사실로부터, 효과적인 수소방전 전력밀도는 0.1 W/㎠ 내지 0.25 W/㎠ 의 범위이내인 것이 명백해진다.
도 4 에 도시된 바와 같이, 수소방전 시간이 50 초를 초과할 경우, 전계효과 박막 트랜지스터의 이동도는 1 ㎠/v·s 로부터 급격하게 증가하며 방전시간이 100 초일 경우, 최대 값이 3 ㎠/v·s 를 초과하게 된다는 것이 명백하다. 그러한 처리시간의 증가와 함께, 이동도가 감소하기 시작한다. 이 사실로부터, 수소방전 전력밀도는 0.2 W/㎠ 로 고정된다.
수소방전 시간이 50 초 보다 짧을 경우, 비정질 실리콘막의 미결정화가 MIS 경계면이 아닌 비정질 실리콘막의 표면부에서만 발생하게 된다. 결정성 천이가 50 초 내지 70 초의 범위에서 수소방전 시간동안에 발생하며, 공정제어가 이 시간 범위에서는 어렵다. 방전시간이 130 초를 초과할 경우, MIS 경계면에 결함이 생길수 있다. 그러므로, 3 ㎠/v·s 보다 작지 않은 이동도가 70 초 내지 130 초 범위의 수소방전시간에서 높은 재생도와 높은 균일성을 가지며 얻어진다.
상기된 바와 같은 바람직한 수소방전 조건이 있다. 이러한 조건은 기판온도가 350 ℃ 를 초과하지 않는한, 대체적으로 기판온도에 대한 의존성을 갖지 않는다. 또한, 이러한 조건은 수소가스 압력에 대한 의존성을 갖지 않는다.
또한, 이러한 조건들이 고주파 전력의 주파수에 의존하기 때문에 고주파 전력의 주파수가 더 낮아질수록 매개변수의 범위가 더 협소해진다. 예를 들면, 380 ㎑ 정도의 주파수일 경우, 매개변수의 범위가 실제로 사용하기에는 너무 협소하게 된다.
유사한 효과가 수소가스에 헬륨이나 아르곤 가스를 혼합시킨 수소방전에서 얻어질 수 있다. 즉, 비정질 실리콘막이 그러한 혼합가스의 플라즈마 내에서 미세하게 결정화될 수 있다. 그러한 경우, 제 1 반도체층 (4) 이 비정질 실리콘막에서의 헬륨이나 아르곤의 이동범위가 수소이온보다 더 짧아지기 때문에, 상기 경우에 비교하여 더 짧아지게 된다.
제 1 반도체층 (4) 이 상기된 바와 같이 형성된다. 다음에, 도 2B 에 도시된 바와 같이, 두께가 350 ㎚ 인 제 2 반도체층 (5) 이 미결정 실리콘의 제 1 반도체층 (4) 상에 형성된다. 제 2 반도체층 (5) 은 비정질 실리콘이다.
비정질 실리콘층 (5) 은 반응가스가 실란과 수소의 혼합가스이며, 반응 가스압력이 120 Pa 이고, 수소방전동안의 기판 온도가 250 ℃ 이며, 13.56 ㎒ 에서 RF 전력밀도가 0.04 W/㎠ 인 조건하에서 제 1 반도체층 (4) 상에 증착된다. 수소가스에 대한 실란가스의 유량비는 1 : 3 이며 비정질 실리콘막의 증착속도는 25 ㎚/분 정도이다.
다음에, 도 2C 에 도시된 바와 같이, 두께가 50 ㎚ 정도인 n+실리콘막 (11) 이 제 2 반도체층 (5) 상에 형성된다. n+실리콘막 (11) 은 고농도 불순물을 함유하는 비정질 실리콘이나 고농도 불순물을 함유하는 미결정 실리콘으로 이루어진다.
고농도 불순물을 함유하는 비정질 실리콘막 (11) 은 반응가스가 실란, 수소 및 수소희석된 0.1v 1% 인 (PH3) 의 혼합가스이며, 반응가스 압력이 100 Pa 이며, 수소방전동안 기판온도가 250 ℃ 이며, 13.56 ㎒ 에서 RF 전력밀도가 0.02 W/㎠ 인 조건하에서 증착된다. 실란가스, 수소가스, 인가스의 유량비는 약 2 : 1 : 3 이며, 불순물로서 인을 함유한 비정질 실리콘막의 증착속도는 25 ㎚/분이다. 불순물로서 혼합된 인의 양은 1020원자수/㎤ 정도이다.
고농도 불순물을 함유한 비정질 실리콘막을 형성하고, 상기된 바와 동일한 방식으로 수소방전으로 처리함으로써 고농도 불순물을 함유한 미결정 실리콘막이 형성된다. 이 경우에, 비정질 실리콘막의 표면부를 충분히 미결정화시킬수 있다. 그러므로, 수소방전 전력밀도가 제 1 반도체층 (4) 을 형성하는데 사용된 것보다 더 작을수 있다. 또한, 처리시간이 단축될 수 있다.
다음에, 도 2D 에 도시된 바와 같이, 두께가 500 ㎚ 정도인 크롬 도전막 (12) 이 스퍼터링에 의해 n+실리콘막 (11) 상에 형성된다. 도전막 (12) 은 공지된 포토리소스래피 및 습식에칭을 통해 패터닝된다. 다음에, 소오스전극 (7) 및 드레인전극 (8) 이 형성된다. n+실리콘막 (11) 이 소오스전극 (7) 및 드레인전극 (8) 을 마스크로서 사용하여 드라이에칭함으로써 패터닝된다. 웨이퍼가 400 ℃ 정도의 온도에서 열처리되어 소오스전극 및 게이트전극 (7, 8) 과 옴접촉층 (6) 사이에서 열적 합금을 형성한다. 최종적으로, 보호막 (9) 이 증착되어, 전계효과 박막 트랜지스터가 도 1 에 도시된 구조를 갖는다.
고농도 불순물을 함유하는 상기 미결정 실리콘막이 n+실리콘막 (11) 으로서 사용되는 경우에, 옴접촉층 (6) 과 소오스 및 드레인 전극 (7, 8) 사이의 접촉저항은 고농도 불순물을 함유하는 비정질 실리콘막이 n+실리콘막 (11) 으로서 사용되는 경우와 비교하여 1/10 정도로 감소될 수 있다. 이것은 미결정 실리콘막의 에너지 밴드가 비정질 실리콘막의 에너지 밴드보다 더 작아지기 때문이다. 감소된 접촉저항으로, 전계효과 박막 트랜지스터의 동작속도가 한층 더 향상된다.
이제, 본 발명의 효과가 도 5 및 도 6 에 도시된 박막 트랜지스터 특성을 참조하여 기재된다. 도 5 는 본 발명에 따라 제조된 전계효과 박막 트랜지스터의 드레인 전류와 게이트 전압 사이의 관계를 도시하며, 도 6 은 제 1 반도체층의 막두께와 트랜지스터의 채널영역에서의 전자 이동도 간의 관계와, 제 1 반도체층의 막두께와 트랜지스터의 온전류/오프전류 비 (드레인 전류의 온/오프비) 사이의 관계를 도시한다. 부수적으로, 테스트될 트랜지스터의 채널폭 및 채널길이는 각각 10 ㎛ 및 8 ㎛ 이며, 트랜지스터의 게이트 절연막 및 제 1 및 제 2 반도체층 등이 상기 실시예와 동일한 방식으로 형성된다.
도 5 에 도시된 바와 같이, 트랜지스터의 오프 상태에서의 드레인 전류에 대한 트랜지스터의 온 상태에서의 드레인 전류의 비, 즉 드레인 전류의 온/오프비는 트랜지스터의 채널영역이 비정질 실리콘막에서 형성되는 통상적인 경우에 비해 3 배 이상 큰 107∼ 108이다. 또한, 본 발명에서 드레인 전류가 트랜지스터의 부임계치 전류로 인해 급격히 증가되어 반응속도, 즉 박막 트랜지스터의 스위칭 속도가 증가한다는 것이 명백하다.
도 6 으로부터, 제 1 반도체층으로 변환되는 비정질 실리콘막의 유효 막두께 범위가 명백해진다. 이 경우에, 수소방전처리의 조건은 수소방전 전력밀도가 0.2 W/㎠ 이며, 수소방전 시간이 100 초이다. 다른 조건은 도 2A 를 참조하여 기술된 것과 동일하다.
도 6 으로부터 명백해진 바와 같이, 전자 이동도는 제 1 반도체층의 막 두께의 증가와 함께 10 ㎚ 까지 증가하며, 12 ㎚ 의 막두께를 갖는 최대값으로 점차적으로 증가한다. 막두께가 20 ㎚ 를 초과할 경우, 전자 이동도는 실질적으로 감소된다. 또한, 드레인 전류의 온/오프 비는 또한 제 1 반도체층의 막 두께 변화에 대해 동일한 방식으로 변화된다. 즉, 온/오프 비는 막 두께의 증가와 함께 10 ㎚ 로 증가하며 막 두께가 약 20 ㎚ 를 초과할 경우 감소한다.
이 이유는 결함이 10 ㎚ 의 두께를 초과하지 않는 범위 내에서 제 1 반도체층으로 변환될 비정질 실리콘막의 두께로 수소방전하는 동안 MIS 경계면에 생기기 쉬우며, 막 두께가 20 ㎚ 를 초과할 경우, MIS 경계면 주위 영역에서의 미결정화가 곤란하며, 결함이 MIS 경계면 내부에 존재하기 때문이다. 그러므로, 제 1 반도체층으로 변환될 비정질 실리콘막의 막두께의 최대 유효범위는 10 ㎚ ∼ 20 ㎚ 이다.
본 발명의 상기 실시예에서, 반도체층은 미결정 실리콘막이나 비정질 실리콘막으로 제조된다. 하지만, 반도체층은 미결정 반도체막이나 게르마늄 등과 같은 비정질 반도체막으로 제조될 수 있다. 그 경우에, 전자 이동도는 더 커질수 있다.
상기 실시예에서, 박막 트랜지스터가 유리기판상에서 형성되지만, 거의 동일한 효과로 플라스틱 절연기판이나, 실리콘 반도체 기판과 같은 다른 재료의 기판상에서 형성될 수 있다.
또한, 상기 전계효과 박막 트랜지스터에서, 게이트 전극 및 소오스·드레인 전극이 제 1 및 제 2 반도체층을 통해 대향하는 관계로 배치되며, 게이트 전극 및 소오스· 드레인 전극이 제 1 반도체층의 일면상에 배치될 수 있다.
상기된 바와 같이, 미결정 실리콘막으로부터 전계효과 박막 트랜지스터의 채널 영역이 되는 제 1 반도체층을 형성하여, 채널영역에서의 전자 이동도는 전계효과 트랜지스터가 비정질 실리콘막에서 형성되는 통상적인 경우에서 보다 3 배 이상이 된다.
또한, 동일한 실에서 수소방전에 의해 플라즈마 CVD 실에서 증착된 비정질 실리콘막을 미결정화하는 방법은 다른 부가적인 성능, 종래 장치의 대폭적인 교환 및 그것을 통한 대폭적인 감소를 필요로하지 않고 전계효과 트랜지스터의 성능을 향상시킨다.
또한, 매우 안정적이며, 높은 성능 및 고질의 전계효과 박막 트랜지스터가 수소방전 전력밀도가 0.15 ∼ 0.25 W/㎠ 의 범위이며, 수소방전시간이 70 초 ∼ 130 초 이내의 범위이며, 제 1 반도체층의 두께가 10 ㎚ ∼ 20 ㎚ 인 수소방전 조건하에서 전계효과 박막 트랜지스터의 채널 영역이 되는 제 1 반도체층을 미결정화하는 단계를 실행하여 구현된다.
전계효과 박막 트랜지스터의 제조방법에 의해, 제조단계가 단순화되며, 전체적인 제조비용이 감소된다.

Claims (5)

  1. 절연기판상에 형성된 게이트 전극상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 제 1 비정질 반도체층을 소정두께로 증착시키는 단계;
    상기 소정 두께의 제 1 비정질 반도체층을 수소방전에 의해 생성된 수소 플라즈마에 노출시켜 상기 소정 두께의 제 1 비정질 반도체층을 미결정 반도체층으로 변환시키는 단계; 및
    상기 소정 두께의 미결정 반도체층상에 제 2 비정질 반도체층을 증착시키는 단계를 포함하며,
    상기 수소 플라즈마에 노출된 상기 제 1 비정질 반도체층에 인가된 수소방전의 전력밀도는 0.1 W/㎠ 보다 크며 0.25 W/㎠ 보다 크지 않은 범위내인 것을 특징으로 하는 전계효과 박막 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 비정질 반도체층은 비정질 실리콘이며 상기 미결정 반도체층은 미결정 실리콘인 것을 특징으로 하는 전계효과 박막 트랜지스터의 제조방법.
  3. 제 2 항에 있어서, 상기 제 1 비정질 실리콘 반도체층의 막두께 값은 10 ㎚ 보다 작지 않고 20 ㎚ 보다 크지 않은 범위내인 것을 특징으로 하는 전계효과 박막 트랜지스터의 제조방법.
  4. 절연기판상에 형성된 게이트 전극상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 제 1 비정질 반도체층을 증착시키는 단계;
    상기 제 1 비정질 반도체층을 수소방전에 의해 생성된 수소 플라즈마에 노출시켜 상기 제 1 비정질 반도체층을 미결정 반도체층으로 변환시키는 단계;
    상기 미결정 반도체층상에 제 2 비정질 반도체층을 증착시키는 단계;
    상기 제 2 비정질 반도체층상에 고농도 불순물을 함유하는 제 3 비정질 반도체층을 증착시키는 단계;
    수소방전에 의해 생성된 수소 플라즈마에 상기 제 3 비정질 반도체층을 노출시켜 상기 제 3 비정질 반도체층을 고농도 불순물을 함유하는 미결정 반도체층으로 변환시키는 단계; 및
    고농도 불순물을 함유하는 상기 미결정 반도체층에 전기적으로 접속된 소오스 전극 및 드레인 전극을 형성한 후, 소오스전극 및 드레인전극을 마스크로서 사용하여 고농도 불순물을 함유하는 미결정 반도체층을 에칭하는 단계를 포함하는 것을 특징으로 하는 전계효과 박막 트랜지스터의 제조방법.
  5. 제 4 항에 있어서, 고농도 불순물을 함유하는 상기 제 3 비정질 반도체층은 비정질 실리콘이며, 고농도 불순물을 함유하는 미결정 반도체층은 미결정 실리콘인 것을 특징으로 하는 전계효과 박막 트랜지스터의 제조방법.
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