KR100269604B1 - 반도체장치의 박막트랜지스터 제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 36
- 229920005591 polysilicon Polymers 0.000 claims abstract description 36
- 238000000034 method Methods 0.000 claims abstract description 20
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000011521 glass Substances 0.000 claims abstract description 6
- 239000012535 impurity Substances 0.000 claims abstract description 5
- 238000005468 ion implantation Methods 0.000 claims abstract description 5
- 239000010408 film Substances 0.000 claims description 44
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 10
- 239000001301 oxygen Substances 0.000 claims description 10
- 229910052760 oxygen Inorganic materials 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 9
- 238000002161 passivation Methods 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 2
- 239000005388 borosilicate glass Substances 0.000 claims description 2
- 229910001882 dioxygen Inorganic materials 0.000 claims description 2
- 239000007789 gas Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 239000010453 quartz Substances 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000008021 deposition Effects 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001953 recrystallisation Methods 0.000 description 2
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 2
- BSYNRYMUTXBXSQ-UHFFFAOYSA-N Aspirin Chemical compound CC(=O)OC1=CC=CC=C1C(O)=O BSYNRYMUTXBXSQ-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 229910007264 Si2H6 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- -1 and in addition Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
- H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
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- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
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- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
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Abstract
본 발명은 반도체장치의 박막트렌지스터 제조방법에 관한 것으로서 특히, 폴리실리콘 박막트렌지스터 제조공정중 게이트 절연막 형성방법에 관한 것으로서 활성폴리실리콘(active polysilicon) 증착 후 산소 플라즈마를 이용하여 표면을 얇게 산화시켜 산화막을 형성한 다음 그 자리에서 화학기상증착(CVD) 방법으로 다시 산화막을 성장시켜 활성폴리실리콘과 게이트 절연막 사이의 계면상태밀도(interface state density)를 감소시키고 균일한 두께의 게이트 절연막을 형성할 수 있으므로 우수한 특성을 지닌 폴리실리콘 박막트렌지스터를 제조방법을 제공한다.
이에 따라 본 발명에 따른 반도체장치의 박막트렌지스터 제조방법은 유리기판 위에 1 도전형 활성폴리실리콘층을 형성하는 단계와, 활성폴리실리콘층에 활성영역을 패터닝하는 단계와, 산소플라즈마를 이용하여 증착된 활성폴리실리콘의 노출된 표면 및 측면에 제 1 절연층을 형성하는 단계와, 제 1 절연층 위에 제 2 절연층을 형성하는 단계와, 활성영역과 대응하는 제 2 절연막 위에 게이트를 형성하는 단계와, 게이트를 이온주입마스크로 이용하여 제 2 도전형 불순물로 활성영역의 소정 부위에 소스/드레인을 형성하는 단계로 이루어진다.
Description
본 발명은 반도체장치의 박막트렌지스터 제조방법에 관한 것으로서 특히, 폴리실리콘 박막트렌지스터 제조공정중 게이트 절연막 형성방법에 관한 것으로서 활성폴리실리콘(active polysilicon) 증착 후 산소 플라즈마를 이용하여 표면을 얇게 산화시켜 산화막을 형성한 다음 그 자리에서 화학기상증착(CVD) 방법으로 다시 산화막을 성장시켜 활성폴리실리콘과 게이트 절연막 사이의 계면상태밀도(interface state density)를 감소시키고 균일한 두께의 게이트 절연막을 형성할 수 있으므로 우수한 특성을 지닌 폴리실리콘 박막트렌지스터를 제조방법에 관한 것이다.
엘디디(lightly doped drain)구조의 모스 트렌지스터(MOS transistor)에서 측벽(sidewall spacer)과 실리콘기판 사이의 산화막 두께를 조절하여 게이트전극과 실리콘기판 사이에 위치한 얇은 산화막으로 유입되는 핫-캐리어(hot carrier)를 감소시켜 반도체소자의 신뢰성이 효과적으로 향상된다.
일반적으로 알려진 바와 같이 게이트와 소스 및 드레인으로 이루어진 트렌지스터의 동작특성은 게이트에 문턱전압 이상의 전압이 인가되면 드레인 과 소스 사이에는 채널이 형성되어 그 채널을 통해 드레인과 소스 사이에 전류가 흐르게 된다. 이러한 스위칭 역할이 트렌지스터의 대표적인 동작이라 할 수 있다.
반도체장치가 고집적화 됨에 따라 각각의 셀은 미세해져 내부의 전계 강도가 증가된다. 이러한 전계 강도의 증가는 소자 동작시 드레인 부근의 공핍층에서 채널영역의 캐리어를 가속시켜 게이트산화막으로 주입시키는 핫-캐리어 효과(hot-carrier effect)를 일으킨다. 게이트산화막에 주입된 캐리어는 반도체기판과 게이트산화막의 계면에 준위를 생성시켜 드레쉬홀드전압(threshold voltage : VTH)을 변화시키거나 상호 컨덕턴스를 저하시켜 소자 특성을 저하시킨다. 그러므로, LDD 등과 같이 드레인 구조를 변화시켜 핫-캐리어 효과에 의한 소자 특성의 저하를 감소시킨다.
종래 기술에 있어서 게이트 절연막은 다양한 방법으로 형성되고 있으며 그 형성공정중 가장 중요한 것은 활성폴리실리콘과 게이트절연막 사이의 계면상태밀도를 감소시키는 것이다. 계면상태밀도가 클 경우 소자의 턴-온시간(turn-on time)이 길게되므로 전반적인 회로의 성능을 저하시키는 요인으로 작용한다.
게이트 절연막 형성방법으로 가장 널리 사용되는 것은 열화학기상증착법(thermal chemical vapor deposition)을 이용하여 산화막을 증착 형성시키는 것이며, 최근에는 산소 플라즈마를 이용하여 활성폴리실리콘을 산화시키는 방법도 출현하였고 플라즈마화학기산증착방법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 활성폴리실리콘층 위에 산화막을 증착하여 형성시킬 수 있다.
도 1a 내지 도 1c는 종래 기술에 따라 제조된 반도체장치의 박막트렌지스터의 채널길이방향에서 본 제조공정단면도이다.
도 1a 에 있어서, 엘씨디(LCD0 등을 형성하기 위하여 유리(glass, 1) 위에 제 1 도전형 활성폴리실리콘층(2)을 증착하여 형성한다.
도 1b 에 있어서, 일반적인 열화학기상증착법(thermal CVD)으로 활성폴리실리콘층(2) 위에 게이트절연용으로 제 1 절연막(3)인 실리콘산화막을 증착하여 형성한다. 이때 제 1 절연막(3)은 활성폴리실리콘층(2)을 산소플라즈마를 이용하여 산화시켜 형성하거나 플라즈마화학기상증착법(PECVD)을 이용하여 증착형성할 수도 있다.
도 1c 에 있어서, 게이트산화막인 제 1 절연막(3) 위에 금속이나 도핑된 폴리실리콘을 증착하여 제 1 도전층(4)을 형성한 후 사진식각공정으로 패터닝하여 게이트(4)를 형성한다. 그리고 게이트(4)를 이온주입마스크로 이용하여 제 2 도전형 불순물로 소스/드레인(5)을 형성한 후 층간절연막으로 패시배이션층(passivation layer, 6)을 산화막으로 증착하여 형성한다.그리고 패시베이션층(6)에 소스/드레인의 일부를노출시키는 콘택홀(7)을 형성한 후 전극을 형성한다.
그러나 상술한 바와 같이 종래의 기술에서 화학기상증착법으로 게이트절연막을 증착하여 형성하는 경우 활성폴리실리콘층과 게이트절연막 사이의 계면상태밀도가 커서 소자의 특성을 저하시키게 되며, 산소플라즈마를 이용하여 활성폴리실리콘층을 산화시켜 게이트절연막을 형성시키는 경우 폴리실리콘 내의 그레인 경계(grain boundary)를 통해 일어나는 산화속도가 더 빠르기 때문에 부분적으로 게이트절연막 두께의 차이가 발생해 균일한 소자특성을 기대하기 곤란한 문제점이 있다.
따라서, 본 발명의 목적은 반도체장치의 게이트 절연막 형성방법에 관한 것으로서 활성폴리실리콘(active polysilicon) 증착 후 산소 플라즈마를 이용하여 표면을 얇게 산화시켜 산화막을 형성한 다음 그 자리에서 화학기상증착(CVD) 방법으로 다시 산화막을 성장시켜 활성폴리실리콘과 게이트 절연막 사이의 계면상태밀도(interface state density)를 감소시키고 균일한 두께의 게이트 절연막을 형성할 수 있으므로 우수한 특성을 지닌 폴리실리콘 박막트렌지스터를 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 트렌지스터 제조방법은 유리기판 위에 제 1 도전형 활성폴리실리콘층을 형성하는 단계와, 활성폴리실리콘층에 활성영역을 패터닝하는 단계와, 산소플라즈마를 이용하여 증착된 활성폴리실리콘의 노출된 표면 및 측면에 제 1 절연층을 형성하는 단계와, 제 1 절연층 위에 제 2 절연층을 형성하는 단계와, 활성영역과 대응하는 제 2 절연막 위에 게이트를 형성하는 단계와, 게이트를 이온주입마스크로 이용하여 제 2 도전형 불순물로 활성영역의 소정 부위에 소스/드레인을 형성하는 단계로 이루어진 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따라 제조된 반도체장치의 박막트렌지스터의 채널길이방향에서 본 제조공정단면도
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 박막트렌지스터의 채널길이방향에서 본 제조공정단면도
본 발명은 폴리실리콘 박막트렌지스터 게이트절연막의 특성을 향상시키기 위하여 유리기판 위에 활성폴리실리콘을 형성한 후 에이치이디피 화학기상증착(high density plasma CVD) 장치에서 산소플라즈마를 이용하여 50 - 100 옹스트롱 두께의 산화막을 형성시킨 후 동일한 챔버내에서 계속 진공상태를 유지한 상태로 그 자리에서 에이치디피 화학기상증착법에 의한 산화막을 200 - 1000 옹스트롱의 두께로 증착하여 게이트절연막을 형성한다. 이후에 게이트, 소스/드레인을 형성하고 그 위에 패시베이션(passivation)층을 형성한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 박막트렌지스터 제조공정단면도이다.
도 2a를 참조하면, 엘씨디(LCD) 등을 형성하기 위하여 보로실리케이트(borosilicate glass, 21) 또는 쿼르츠(quartz) 기판(21) 위에 버퍼용 실리콘 산화막(210)을 증착하여 형성한 다음 그(210) 위에 제 1 도전형 활성폴리실리콘층(22)을 증착하여 형성한다. 이때 활성폴리실리콘은 비결정실리콘을 말하며 그 외에 폴리실리콘을 사용할 수 있다. 그 다음 실리콘의 그레인 사이즈를 크게하기 위하여 레이저를 이용한 재결정(laser recrystallization) 또는 실리콘 임플랜테이션(silicon implantation) 후 열처리를 한 다음 활성영역을 패터닝한다.
도 2b 에 있어서, 활성폴리실리콘의 재결정화 후에 불화수소 등을 이용한 세정을 실시한 다음 에이치디피 화학기상증착장치에서 산소플라즈마를 이용하여 증착된 활성폴리실리콘(22)의 노출된 표면 및 측면 그리고 버퍼산화막(210)의 노출된 표면에 50 - 100 옹스트롱 두께의 실리콘 산화막을 게이트 절연용 제 1 절연층(23)으로 성장시킨 다음 다시 그(23) 위에 SiH4 기체와 산소 기체를 사용하여 역시 게이트 절연용으로 에이치디피 화학기상증착 산화막을 제 2 절연층(233)으로 증착하여 형성한다. 이때 제 2 절연막(233)의 증착두께는 200 - 1000 옹스트롱으로 하며, 산화막 형성원으로 그 외에 Si2H6 또는 TEOS(tetraethylorthosilicate)을 사용할 수 있고, 화학기상증착방법은 그 외에 열화학기상증착법, 원격플라즈마화학기상증착법 등을 이용할 수 있다. 그리고 에이치디피 화학기상증착은 ECR, ICP, 헬리콘플라즈마(helicon plasma)를 사용하는 것을 포함한다.
도 1c 에 있어서, 게이트 절연막인 제 2 절연막(233) 위에 금속이나 도핑된 폴리실리콘을 증착하여 제 1 도전층(24)을 형성한 후 사진식각공정으로 패터닝하여 게이트(24)를 형성한다. 그리고 게이트(24)를 이온주입마스크로 이용하여 제 2 도전형 불순물로 소스/드레인(25)을 형성한 후 층간절연막으로 패시배이션층(passivation layer, 26)인 제 3 절연층(26)을 산화막으로 증착하여 형성한다.그리고 패시베이션층인 제 3 절연층(26)에 소스/드레인(25)의 일부를 노출시키는 콘택홀(27)을 형성한 후 소스/드레인 전극을 형성하여 박막트렌지스터를 완성한다.
따라서, 본 발명은 산소플라즈마를 이용하여 제 1 게이트산화막을 형성하고 그 위에 다시 제 2 게이트산화막을 형성하므로서 종래기술에서의 활성폴리실리콘과 게이트산화막의 계면상태밀도를 감소시키고 또한 제 1 게이트절연막의 두께를 얇게 성장시켜 균일한 두께의 산화막을 형성할 수 있으므로 소자의 특성을 전반적으로 향상시키는 장점을 제공한다.
Claims (6)
- 유리기판 위에 제 1 도전형 활성폴리실리콘층을 형성하는 단계와,상기 활성폴리실리콘층에 활성영역을 패터닝하는 단계와,산소플라즈마를 이용하여 상기 활성폴리실리콘의 노출된 표면 및 측면에 제 1 절연층을 형성하는 단계와,상기 제 1 절연층 위에 제 2 절연층을 형성하는 단계와,상기 활성영역과 대응하는 상기 제 2 절연막 위에 게이트를 형성하는 단계와,상기 게이트를 이온주입마스크로 이용하여 제 2 도전형 불순물로 상기 활성영역의 소정 부위에 소스/드레인을 형성하는 단계로 이루어진 반도체장치의 박막트렌지스터 제조방법.
- 청구항 1에 있어서, 상기 유리기판은 보로실리케이트(borosilicate glass, 21) 또는 쿼르츠(quartz)를 이용하는 것이 특징인 반도체장치의 박막트렌지스터 제조방법.
- 청구항 1에 있어서, 상기 제 1 절연층은 50 - 100 옹스트롱 두께의 실리콘 산화막을 게이트절연용으로 성장시켜 형성하는 것이 특징인 반도체장치의 박막트렌지스터 제조방법.
- 청구항 1에 있어서,상기 제 2 절연층은 SiH4 기체와 산소 기체를 사용하여 게이트 절연용으로 에이치디피 화학기상증착법으로 200 - 1000 옹스트롱 두께의 산화막을 증착하여 형성하는 것이 특징인 반도체장치의 박막트렌지스터 제조방법.
- 청구항 1에 있어서 상기 소스/드레인 형성단계 후,상기 제 2 절연막의 노출된 표면과 상기 게이트의 노출된 상부 표면 및 측면에 실리콘산화물로 패시배이션층을 형성하는 단계와,상기 패시베이션층에 상기 소스/드레인의 일부를 노출시키는 콘택홀을 형성하는 단계와,상기 콘택홀에 소스/드레인 전극을 형성하는 단계를 더 포함하는 것으로 이루어진 반도체장치의 박막트렌지스터 제조방법.
- 청구항 1 및 청구항 3 에 있어서, 상기 제 1 절연층은 산소플라즈마를 형성시킬 수 있고 동시에 동일한 챔버내에서 화학기상증착법으로 상기 제 2 절연층을 형성할 수 있는 기능을 갖춘 장치를 사용하는 것이 특징인 반도체장치의 박막트렌지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970065583A KR100269604B1 (ko) | 1997-12-03 | 1997-12-03 | 반도체장치의 박막트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970065583A KR100269604B1 (ko) | 1997-12-03 | 1997-12-03 | 반도체장치의 박막트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990047247A KR19990047247A (ko) | 1999-07-05 |
| KR100269604B1 true KR100269604B1 (ko) | 2000-10-16 |
Family
ID=19526335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970065583A KR100269604B1 (ko) | 1997-12-03 | 1997-12-03 | 반도체장치의 박막트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100269604B1 (ko) |
-
1997
- 1997-12-03 KR KR1019970065583A patent/KR100269604B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR19990047247A (ko) | 1999-07-05 |
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