KR100358566B1 - 모스전계효과트랜지스터의제조방법 - Google Patents
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Abstract
본발명은 모스 전계효과 트랜지스터의 제조방법에 관한 것으로서, 게이트전극과 소오스/드레인전극의 면저항 및 접촉저항을 감소시키기 위하여 각각의 상측에 실리사이드막을 형성하는 공정에서 실리콘층과 금속층의 사이에 형성되어 실리사이드층의 막질을 향상시키는 절연막을 PE-CVD 산화막으로 형성하여 두께의 조절이 용이하고, 실리사이드막이 실리레이션을 위한 높은 열처리 온도에 의해 열화되는 것을 방지하였으므로, 실리사이드막의 열에 의한 응집이 방지되어 소자 동작의 신뢰성이 향상되고, 얇은 두께의 산화막을 제현성 있게 형성할 수 있어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 모스 전계효과 트랜지스터(Metal-Oxide-Semiconductor Field Effect Transistor; 이하 MOS FET라 칭함)의 제조방법에 관한것으로서, 특히 소자의 동작 속도를 증가시키고, 저항을 감소시키기 위하여 게이트전극과 소오스/드레인 전극의 상측에 실리사이드를 형성하는 공정시 PECVD 방법으로 비교적 얇은 두께의 산화막을 전표면에 형성하고, 그 상측에 실리사이드용 금속을 증착한 후, 열처리하여 실리사이드를 형성하므로서 공정의 제현성이 우수하며, 실리사이드층의 응집에 의한 두께의 불균일이나 막질의 전기적.기계적 특성을 향상시켜 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 모스 전계효과 트랜지스터의 제조방법에 관한것이다.
반도체소자가 고집적화되어 감에 따라 MOSFET의 게이트 전극도 폭이 줄어들고 있으나, 게이트전극의 폭이 N배 줄어들면 게이트전극의 전기 저항이 N배 증가되어 반도체소자의 동작속도를 떨어뜨리는 문제점이 있다. 따라서 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저저항 게이트로서 사용된다.
일반적으로 반도체 회로를 구성하는 트랜지스터의 기능에서 가장 중요한 기능은 전류구동능력이며, 이를 고려하여 MOSFET의 채널폭을 조정한다. 가장 널리 쓰이는 MOSFET는 게이트전극으로 불순물이 도핑된 폴리실리콘층을 사용하고, 소오스/드레인전극은 반도체기판상에 불순물이 도핑된 확산영역이 사용된다. 여기서 게이트전극의 면저항은 약 30∼70Ω/□정도이며, 소오스/드레인전극의 면저항은 N+의 경우에는 약 70∼150Ω/□, P+의 경우 약 100∼250Ω/□정도이며, 게이트전극이나 소오스/드레인전극상에 형성되는 콘택의 경우에는 콘택저항이 하나의 콘택당 약 30∼70Ω/□정도이다.
이와 같이 게이트전극과 소오스/드레인전극의 높은 면저항 및 콘택저항을 감소시키기 위하여 살리사이드(salicide; self-aligned silicide) 방법이나 선택적 금속막 증착 방법으로 게이트전극과 소오스/드레인전극의 상부에만 금속 실리사이드막을 형성하여 MOS FET의 전류구동능력을 증가시켰다.
예를들어 Ti 실리사이드을 사용하면 게이트전극과 소오스/드레인전극의 면저항을 악 5Ω/□, 콘택저항은 콘택당 약 3Ω/□이하로 현저하게 감소되어 MOSFET의 전류구동능력이 40% 이상 증가되므로 MOSFET의 고집적화가 가능하다.
따라서 기가급 이상의 DRAM 소자나, 고집적화와 동시에 고속동작이 요구되는 로직 소자에서는 게이트전극과 소오스/드레인전극의 표면에 실리사이드층을 형성하여 면저항을 낮추어줄 필요성이 증가되고 있다.
제 1A 도 내지 제 1D 도는 종래 기술에 따른 MOSFET의 제조 공정도이다.
먼저, 반도체기판(1)상에 소자분리 산화막(2)과 게이트절연막(3)을 형성하고, 상기 게이트절연막(3)상에 일련의 게이트전극(4)을 다결정실리콘층 패턴으로 형성한 후, 상기 게이트전극(4)의 양측벽에 산화막 스페이서(5)를 형성한다. (제 1A 도 참조).
그다음 상기 구조의 전표면에 실리사이드 공정시의 완충 역할을 하는 열산화막(6)을 형성하고, 상기 열산화막(6)상에 실리사이드용 금속, 예를들어 Ti층(7)을 형성한다. (제 1B 도 참조).
그후, 두차례의 알.티.피(rapid thermal pross; 이하 RTP라 칭함) 공정으로 상기 게이트전극(4)의 상부와 그 양측의 반도체기판(1) 상부의 Ti층(7)을 실리레이션시켜 가장 저항이 적은 C54상의 TiSi2실리사이드층(8)을 형성한 후, 반응하지 않은 Ti층(7)과 함께 열산화막(6)도 제거한다. 이때 상기 열산화막(6)은 실리사이드층이 낮은 저항을 유지하면서, 응집에 대한 내구성을 갖도록하기 위한 완충막으로서 50Å미만의 균일한 두께로 형성하여야 한다. (제 1C 도 참조).
그다음 상기 구조의 전표면에 불순물 이온을 주입하여 게이트전극(4) 양측의 반도체기판(1)에 소오스/드레인전극(9)을 형성한다. (제 1D 도 참조).
상기와 같은 종래 기술에 따른 MOSFET의 제조방법은, 상기 열산화막 형성공정시의 열처리 온도에서와 같은 고온, 예를들어 850℃ 이상의 온도에서는 Ti-실리사이드의 열적 안정성이 떨어져 열처리 과정에서 그레인들의 응집 현상이 발생하여 실리사이드막의 두께가 불균일해져 면저항 및 콘택저항이 증가되고, 소오스/드레인 전극의 불순물 농도 분포가 변화되어 소자동작의 신뢰성이 떨어진다.
또한 종래 기술은 열산화막을 50Å 미만의 두께로 균일하여 형성하기가 어렵다. 즉 노(furnace)를 이용한 열산화 공정에서는 열에너지만으로 산화막을 성장시키므로 가스 주입 후, 안정화되기까지의 시점과 열산화 후 가스를 배출하는 동안에도 산화막이 성장되므로, 열산화막의 정확한 두께 조절이 불가능하여 소자의 재현성 및 공정수율이 떨어지는 문제점이 있다.
본발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본발명의 목적은MOSFET의 게이트전극과 소오스/드레인전극 상측애 실리사이드층을 형성할 때, 실리사이드용 금속층과 실리콘층의 사이에 PE-CVD 방법으로 균일한 두께의 얇은 산화막을 형성하여 실리사이드층의 두께를 균일하게 하고, 응집 현상을 방지하며, 저온에서 공정을 진행하여 소자의 재현성과 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 MOSFET의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본발명에 따른 MOSFET 제조방법의 특징은, 반도체기판상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막 상에 게이트전극을 형성하는 공정과, 상기 게이트전극의 측벽과 양측의 반도체기판에 산화막 스페이서와 소오스/드레인전극을 형성하는 공정과, 상기 구조의 전표면에 PECVD 방법으로 예정된 두께의 절연막을 형성하는 공정과, 상기 절연막 상에 실리사이드용 금속층을 형성하는 공정과, 상기 구조의 반도체기판을 열처리하여 상기 게이트전극과 소오스/드레인전극의 상측에 실리사이드층을 형성하는 공정과, 상기 반응하지 않은 금속층을 제거하는 공정을 구비함에 있다.
본발명의 다른 특징은, 반도체기판상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막 상에 게이트전극을 형성하는 공정과, 상기 게이트전극의 측벽에 산화막 스페이서를 형성하는 공정과, 상기 구조의 전표면에 PECVD 방법으로 예정된 두께의 절연막을 형성하는 공정과, 상기 절연막 상에 실리사이드용 금속층을 형성하는 공정과, 상기 구조의 반도체기판을 열처리하여 상기 게이트전극과 소오스/드레인 전극의 상측에 실리사이드층을 형성하는 공정과, 상기 게이트전극 양측의 반도체기판에 소오스/드레인전극을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 MOSFET의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
제 2A 도 내지 제 2C 도는 본발명에 따른 MOSFET의 제조공정도이다.
먼저, 반도체기판(1)상에 소자분리를 위한 소자분리 산화막(2)과 게이트절연막(3)을 형성한 후, 일련의 게이트전극(4)을 형성한다. 그다음 상기 게이트전극(4)의 앙측벽과 양측의 반도체기판(1)에 산화막 스페이서(5)와 소오스/드레인전극(6)을 형성한다. 여기서 상기 게이트절연막(3)은 산화막이나 산화막-질화막의 적층막등으로 형성하며, 상기 산화막 스페이서(5)는 산화막의 전면 도포 및 전면 이방성식각 공정으로 형성하며, 도시되어 있지는 않으나 소자분리 산화막(2)의 형성후에 웰이나 채널저지층 및 문턱전압 조절을 위한 이온주입등을 실시하기도 하고, 상기 소오스/드레인전극(6) 형성을 위한 이온주입을 한번이 아닌 다수번에 걸쳐 행할 수도 있다. (제 2A 도 참조).
그후, 상기 구조의 전표면에 실리사이드의 균일성 및 안정성 향상으로 위한 완층막으로서의 절연막, 예를들어 산화막(10)을 PE-CVD 방법, 예를들어 500℃ 이하의 온도에서 50Å 미만의 두께로 균일하게 형성한 후, 상기 산화막(10)상에 실리사이드용 금속층, 예를들어 Ti층(7)을 1000Å 미만의 두께로 형성한다.
여기서 상기 산화막(10)은 시란(silane) 및 TEOS 계통의 산화막을 모두 포함하며, 과실리콘 산화막(silicon rich oxide), 과질소 산화막(nitride rich oxide), 질화막 및 옥시나이트라이드(oxynitride)등과 같은 PE-CVD 방법으로 형성되는 절연막으로 형성할 수도 있으며 상기 Ti층(7)도 실리사이드 가능한 다른 물질, 예를들어 Cr, Mo, W 및 Nb 등으로 형성할 수도 있다. (제 2B 도 참조).
그다음 상기 구조의 반도체기판(1)을 2단계 RTP 공정을 거쳐 상기 Ti층(7)과 산화막(10) 하부의 실리콘을 반응시켜 Ti 실리사이드층(8)을 형성한다. 여기서 상기 소오스/드레인전극(9) 형성을 위한 이온 주입을 상기 실리레이션 RTP 공정전에실시하고, 이온의 활성화와 실리레이션을 상기 RTP에서 동시에 이루어지도록하며, 실리레이션 열처리 공정에서의 온도 및 시간이 산화막(10)의 두께와 관계가 있으므로, 이온 활성화를 위하여 RTP 온도를 높이려면 산화막(10)의 두께를 증가시켜 실 리사이드막의 물상을 낮은 온도에서 형성된 물상과 유사하게 형성할 수 있다. 상기와 같이 산화막(10)의 두께를 조절하여 기타의 열처리 공정이 실리사이드층(8)의 막질 열화를 방지할 수 있다. (제 2C 도 참조).
상기에서는 소오스/드레인전극을 실리사이드 공정전에 형성하였으나, 실리사이드 후에 소오스/드레인전극을 형성할 수도 있다. 이때는 불순물의 활성화를 위한 열처리 공정을 별도로 실시하여야 한다.
이상에서 설명한 바와 같이, 본발명에 따른 모스 전계효과 트랜지스터의 제조방법은 게이트전극과 소오스/드레인전극의 면저항 및 접촉저항을 감소시키기 위하여 각각의 상측에 실리사이드막을 형성하는 공정에서 실리콘층과 금속층의 사이에 형성되어 실리사이드층의 막질을 향상시키는 절연막을 PE-CVD 산화막으로 형성하여 두께의 조절이 용이하고, 실리사이드막이 실리레이션을 위한 높은 열처리 온도에 의해 열화되는 것을 방지하였으므로, 실리사이드막의 열에 의한 응집이 방지되어 소자 동작의 신뢰성이 향상되고, 얇은 두께의 산화막을 제현성 있게 형성할수 있어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
제 1A 도 내지 제 1D 도는 종래 기술에 따른 모스 전계효과 트랜지스터의 제조공정도.
제 2A도 내지 제 2C 도는 본발명에 따른 모스 전계효과 트랜지스터의 제조공정도.
〈 도면의 주요 부분에 대한 부호의 설명 〉
1 : 반도체기판 2 : 소자분리 산화막
3 : 게이트절연막 4 : 게이트전극
5 : 산화막 스페이서 6 : 열산화막
7 : Ti층 8 : 실리사이드층
9 : 소오스/드레인전극 10 : PE-CVD 산화막
Claims (8)
- 반도체기판에 게이트전극 및 소오스/드레인 영역을 포함하는 트랜지스터를 형성하는 공정과,상기 구조의 전표면에 PECVD 방법으로 형성된 절연막을 형성하는 공정과,상기 절연막 상에 실리사이드용 금속층을 형성하는 공정과,상기 구조의 반도체기판을 열처리하여 상기 게이트전극과 소오스/드레인전극의 상측에 실리사이드층을 형성하는 공정과,상기 실리사이드용 금속층을 제거하는 공정을 구비하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 절연막을 500℃ 이하의 온도에서 실시하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 절연막을 50Å 미만의 두께로 형성하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 절연막을 시란(silane) 및 TEOS 계통의 산화막, 과실리콘 산화막(silicon rich oxide), 과질소 산화막(nitride rich oxide), 질화막 및 옥시나이트라이드(oxynitride)로 이루어지는 군에서 임의로 선택되는 하나의 층으로 형성하는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 금속층을 Ti, Cr, Mo, W 및 Nb 로 이루어지는 군에서 임의로 선택되는 하나의 층으로 형성하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 금속층을 1000Å 미만의 두께로 형성하는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 열처리 공정을 2단계 RTP 공정으로 실시하는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법.
- 반도체기판상에 게이트절연막을 형성하는 공정과,상기 게이트절연막 상에 게이트전극을 형성하는 공정과,상기 게이트전극의 측벽에 산화막 스페이서를 형성하는 공정과,상기 구조의 전표면에 PECVD 방법으로 예정된 두께의 절연막을 형성하는 공정과,상기 절연막 상에 실리사이드용 금속층을 형성하는 공정과,상기 구조의 반도체기판을 열처리하여 상기 게이트전극과 소오스/드레인전극의 상측에 실리사이드층을 형성하는 공정과,상기 게이트전극 양측의 반도체기판에 소오스/드레인전극을 형성하는 공정을 구비하는 모스 전계효과 트랜지스터의 제조방법.
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| KR960043172A KR960043172A (ko) | 1996-12-23 |
| KR100358566B1 true KR100358566B1 (ko) | 2003-01-15 |
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ID=37490413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950014184A KR100358566B1 (ko) | 1995-05-31 | 1995-05-31 | 모스전계효과트랜지스터의제조방법 |
Country Status (1)
| Country | Link |
|---|---|
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224078A (ja) * | 1986-03-26 | 1987-10-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6362379A (ja) * | 1986-09-03 | 1988-03-18 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1995
- 1995-05-31 KR KR1019950014184A patent/KR100358566B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224078A (ja) * | 1986-03-26 | 1987-10-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6362379A (ja) * | 1986-09-03 | 1988-03-18 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
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|---|---|
| KR960043172A (ko) | 1996-12-23 |
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