JP2002057167A

JP2002057167A - 半導体素子及びその製造方法

Info

Publication number: JP2002057167A
Application number: JP2000243263A
Authority: JP
Inventors: Yoshihiro Yokota; 嘉宏横田; Nobuyuki Kawakami; 信之川上
Original assignee: Kobe Steel Ltd
Current assignee: Kobe Steel Ltd
Priority date: 2000-08-10
Filing date: 2000-08-10
Publication date: 2002-02-22

Abstract

(57)【要約】【課題】ゲート絶縁膜とチャネル及びその界面の欠陥
がなく、高品質・高性能な半導体素子及びその製造方法
を提供する。【解決手段】絶縁性の高圧合成ダイヤモンド単結晶基
板１上に、高濃度Ｂドープ半導体ダイヤモンド層を形成
し、反応性イオンエッチングにより、ソース及びドレイ
ン領域となる半導体ダイヤモンド層２ａ及び２ｂを形成
する。更に、半導体ダイヤモンド２ａ、２ｂ上を部分的
に覆うマスク５ａを形成した後、マイクロ波プラズマＣ
ＶＤ法により全面に低濃度Ｂドープｐ形半導体ダイヤモ
ンド薄膜を、例えば０．１μｍの厚さに合成する。そし
て、マスク５ａ上に形成されたダイヤモンド薄膜と共に
マスク５ａを除去し、チャネル層となる半導体ダイヤモ
ンド薄膜層６を形成する。その後、半導体ダイヤモンド
層２ａ及び２ｂ上に電極７、８を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はダイヤモンド等を使
用し、発光ダイオード、センサ、及び電界効果トランジ
スタ等に使用可能な半導体素子及びその製造方法に関す
る。

【０００２】

【従来の技術】ダイヤモンドは、その熱伝導率（２０Ｗ
／ｃｍ・Ｋ）、バンドギャップ（５．４７ｅＶ）、飽和
電子及びホール移動度（電子：２０００ｃｍ²／Ｖ・
ｓ、正孔：２１００ｃｍ²／Ｖ・ｓ）といったデバイス
特性が優れているため、高温及び放射線下で動作する電
子デバイス、ハイパワーデバイス及び高周波デバイス等
への応用が期待されている。

【０００３】ダイヤモンド薄膜を使用した電界効果トラ
ンジスタ（Field Effect Transistor（ＦＥＴ））の１
構造として、ゲート電極と動作層であるチャネル層との
間に絶縁層を挿入したＭＩＳＦＥＴが特開平１−１５８
７７４号公報に開示されている（従来例１）。従来例１
に記載のＭＩＳＦＥＴにおいては、絶縁性ダイヤモンド
単結晶基板上に半導体ダイヤモンド層が形成され、この
半導体ダイヤモンド層上に局所的に絶縁層が形成されて
いる。そして、半導体ダイヤモンド層上に絶縁層を挟ん
でソース金属電極及びドレイン金属電極が形成され、ま
た、絶縁層上にはゲート金属電極が形成されている。こ
のＭＩＳＦＥＴは、ノーマリーオン形であり、ゲート電
位をソース電位に対して正にとることによって、ドレイ
ン電流が抑制される仕組みとなっている。

【０００４】僅かなゲート電位入力でドレイン電流を大
きく変化させるため、即ち相互コンダクタンスを大きく
するためには、ゲート電位の影響をチャネル中の深い領
域まで及ぼさせ、キャリアの空乏領域を大きく広げる必
要がある。そのためには、ドナ又はアクセプタ濃度をあ
る程度低く抑え、且つチャネル層の厚さはゲート電位の
影響が及ぶ範囲以内に薄くしなければならない。一方、
ドレイン電流を確保するためには、ドナ又はアクセプタ
不純物の濃度を高くし、キャリア濃度を上げなければな
らないというジレンマがある。従って、通常のＭＩＳＦ
ＥＴで使用されるチャネル層のドーピング濃度は原子比
で数１０乃至数１００ｐｐｍの範囲であることが一般的
である。従来例１においては、実施例１に記載のチャネ
ル層となるｐ型ダイヤモンド薄膜の合成条件から、炭素
（Ｃ）に対するホウ素（Ｂ）の原素数比はＢ／Ｃ＝２０
０ｐｐｍとなっている。

【０００５】また、特開平３−２６３８７２号公報に
は、金属／絶縁性ダイヤモンド／半導体ダイヤモンド構
造をゲート部に有する電界効果トランジスタが開示され
ている（従来例２）。従来例２の電界効果トランジスタ
においては、シリコン基板上にダイヤモンドからなる絶
縁体下地層が形成され、この下地層上にソース・ドレイ
ン領域となるｎ型ダイヤモンド半導体層と、このｎ型ダ
イヤモンド半導体層の間にチャネル領域となるｐ型ダイ
ヤモンド半導体層が形成され、ｐ型ダイヤモンド半導体
層上には一部がｎ型ダイヤモンド半導体層を覆うように
ダイヤモンドからなる絶縁体層が形成されている。更
に、この絶縁体層上にゲート電極が形成され、ｎ型ダイ
ヤモンド半導体層上にソース電極及びドレイン電極が形
成されている。このチャネル領域となるｐ型ダイヤモン
ド半導体層上に形成された絶縁性のダイヤモンドは、チ
ャネル層であるｐ型半導体ダイヤモンド層とゲート電極
との間を絶縁する役割を担っている。トランジスタの動
作機構は従来例１とほぼ同様である。

【０００６】ダイヤモンドが本来有する電子及びホール
の高い移動度は、不純物及び結晶欠陥を極力少なくする
ことによって初めて発現するものである。しかしなが
ら、上述した如く、従来例１及び従来例２のＭＩＳＦＥ
Ｔのように、チャネル層のキャリア源を確保するために
ドナ又はアクセプタをある程度の濃度でドーピングを行
う必要がある構造では、不純物濃度に依存してキャリア
移動度が低くなるため、高周波応答性等が劣化するとい
う問題点がある。

【０００７】これに対し、チャネル層の不純物濃度を極
力抑え、高周波用トランジスタへの応用を可能にした構
造として、特開平６−２３２３８８号公報には、チャネ
ル層として高抵抗ダイヤモンド層を使用した構造の電界
効果トランジスタが開示されている（従来例３）。図１
１は従来例３の電界効果トランジスタを示す断面図であ
る。従来例３においては、図３に示すように、ソース電
極１０４に接触した第１の半導体ダイヤモンド層１０１
と、ドレイン電極１０６に接触し第１の半導体ダイヤモ
ンド層１０１と同一導電型の第３の半導体ダイヤモンド
層１０３とを有し、高抵抗ダイヤモンド層１０２が、第
１及び第３の半導体ダイヤモンド層１０１、１０３の間
に設けられ、この高抵抗ダイヤモンド層１０２上に設け
られたゲート電極１０５の作用を受ける。この高抵抗ダ
イヤモンド層１０２の比抵抗は１０²Ω・ｃｍ以上であ
る。

【０００８】従来例３のトランジスタの場合、図１１に
示されているように、ソース電極１０４からドレイン電
極１０６に到達するキャリアは半導体ダイヤモンド層１
０１、高抵抗ダイヤモンド層１０２及び半導体ダイヤモ
ンド層１０３をこの順に流れる。そして、ゲート電極１
０５に印加する電圧Ｖ_Gを変化させることにより、高抵
抗ダイヤモンド層１０２のポテンシャルを変化させ、ソ
ース電極１０４が接触する半導体ダイヤモンド層１０１
から高抵抗ダイヤモンド層１０２へのキャリア注入量を
抑制することができる。従って、従来例１及び２のＭＩ
ＳＦＥＴとは異なり、チャネル層１０７に空乏層を広げ
てドレイン電流を抑制する仕組みではないので、低ドー
ピング濃度で薄いダイヤモンドチャネル層を形成する必
要がない。

【０００９】このような半導体素子は基本的に、所謂電
界効果トランジスタの構造となっている。即ち、チャネ
ル領域とソース及びドレイン電極とがあり、チャネル領
域に接してゲート電極が設けられている。金属のソース
及びドレイン電極とチャネル領域との接触抵抗は電力損
失の原因となるため、接触領域には高濃度不純物ドープ
半導体層を設けることによりオーミック接合を形成する
ことが一般的である。その上で、良好なトランジスタ動
作を得るためには、ゲート電極とチャネルとの界面準位
及び界面電荷並びにチャネル中及び絶縁膜中の欠陥等が
少ないことが必要である。つまり、ゲート絶縁膜、チャ
ネル領域及びその界面を如何に低欠陥にするかが重要で
ある。

【００１０】チャネル領域を挟んでソース及びドレイン
領域を形成する方法には、イオン注入、エッチング又は
選択成長等がある。

【００１１】イオン注入では、半導体に所望の幅のゲー
ト絶縁膜及びゲート電極を設けた上でイオン注入し、ソ
ース及びドレイン電極に接する高濃度不純物ドープ半導
体層を形成する方法がある。この方法ではゲート部分が
マスクの働きをし、その直下にはイオンが注入されず、
自己整合的にチャネル領域を形成することが特徴で、
０．１μｍ以下の高精度なデバイス設計が可能である。

【００１２】また、エッチングによりソース及びドレイ
ン領域を形成する方法としては、例えばチャネル領域と
なるチャネル層上にソース・ドレイン領域となる高濃度
不純物ドープ半導体層を形成し、プラズマ等を使用した
ドライエッチング又は薬品を使用したウェットエッチン
グによりソース及びドレイン領域を分離することにより
形成する。一般的には、リソグラフフィによってパター
ニングしたレジストマスクを使用し、プラズマエッチン
グすることが多い。つまり、ソース及びドレイン領域を
レジストで覆い、チャネル領域となる領域上の高濃度不
純物ドープ半導体層をプラズマエッチングにより除去す
るため、チャネル領域がプラズマで照射されることにな
る。プラズマ照射されたチャネル領域には欠陥が生じ、
その回復のためには熱処理が必要である。ダイヤモンド
では、例えばエッチングには酸素プラズマを使用し、熱
処理は、水素雰囲気中、温度が６００乃至１０００℃の
条件で行われる。

【００１３】更に、選択成長においては、エッチングと
は対照的な方法である。即ち、ソース・ドレインを形成
しようとする領域以外を何らかのマスクで覆い、ソース
・ドレイン領域のみ高濃度に不純物をドープしながら結
晶を成長させる方法である。又は、全面に高濃度の不純
物をドープした結晶成長後、マスクを剥離する所謂リフ
トオフ法がある。ダイヤモンドでは、高融点金属又は酸
化物等をマスクにした選択成長法が開発されている。

【００１４】

【発明が解決しようとする課題】しかしながら、イオン
注入においては、イオン注入領域には格子欠陥が多く導
入されているので、然るべき温度で熱処理する必要があ
る。シリコンの場合、ゲート絶縁膜に同じシリコン酸化
物を使用することから、ゲート領域の界面特性を損なわ
ずに熱処理することが容易であるが、ダイヤモンドを使
用して同様にイオン注入でＦＥＴを作製しようとする
と、ゲート絶縁膜にはシリコン酸化物又はフッ化カルシ
ウム等が使用されているが、これらは熱膨張係数がダイ
ヤモンドと大きく異なり、ダイヤモンドとの界面に炭素
との化合物を形成しやすく、熱処理により剥離及び界面
特性が劣化するという問題点がある。

【００１５】また、エッチングにおいては、プラズマ照
射されたチャネル領域を回復するための熱処理におい
て、特に、ダイヤモンドの場合には、結晶格子位置から
外れた格子間原子が可動となるには約１４００℃の温度
の熱処理が必要とされており、従って上記の条件で完全
に欠陥を回復することは難しいという問題点がある。

【００１６】更に、選択成長する方法においては、現状
ではその精度は数μｍ以上であるため、１μｍ以下のチ
ャネル領域を挟んで精度よくソース・ドレイン領域を選
択成長させることは事実上不可能であるという問題点が
ある。これはダイヤモンドの気相合成では結晶面による
異方性があるため、基板に対して垂直方向だけでなく、
水平方向又は斜め方向へも成長することが１つの理由で
ある。

【００１７】本発明はかかる問題点に鑑みてなされたも
のであって、ゲート絶縁膜とチャネル及びその界面の欠
陥がなく、高品質・高性能な半導体素子及びその製造方
法を提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明に係る半導体素子
は、基板と、この基板上に局所的に形成された第１及び
第２の半導体領域と、前記第１及び第２の半導体領域上
に直接形成され前記第１及び第２の半導体領域より不純
物濃度が低い第３の半導体領域と、を有し、前記第１の
半導体領域と前記第２の半導体領域との間を移動する電
荷が前記第３の半導体領域を経由するものであることを
特徴とする。

【００１９】本発明に係る他の半導体素子は、基板と、
この基板表面に局所的に形成された第１及び第２の半導
体領域と、前記第１及び第２の半導体領域上に直接形成
され前記第１及び第２の半導体領域より不純物濃度が低
い第３の半導体領域と、を有し、前記第１の半導体領域
と前記第２の半導体領域との間を移動する電荷が前記第
３の半導体領域を経由するものであることを特徴とす
る。

【００２０】本発明においては、第１及び第２の半導体
領域間を移動するキャリアが主に第３の半導体領域を移
動するため、その第１乃至第３の半導体領域を形成又は
支持するための基板選択の自由度が高い。例えば、電荷
移動経路を限定し安定性を増す等の目的のためには、第
３の半導体領域以外に電荷が経由しないように絶縁体の
基板を使用することが好ましい。しかしながら、目的に
よっては第３の半導体領域の他に、例えば低抵抗の基板
を使用し、基板にも電荷の経路を設けてもよい。

【００２１】また、前記第３の半導体領域上にショット
キー障壁を隔てるか又は絶縁層を介して設けられたゲー
ト電極と、前記第１及び第２の半導体領域上に形成され
た夫々ソース電極及びドレイン電極とを有してもよい。
これにより、電界効果トランジスタを作製することがで
きる。第３の半導体領域を第１及び第２の半導体領域上
に直接形成することにより、第１及び第２の半導体領域
間の距離より長く形成できるため、それに伴ってゲート
電極も大きくすることができる。即ち、ソース・ドレイ
ン間距離よりゲート長を長くすることができるので、ゲ
ート電極のアラインメント精度が緩和される。更に、チ
ャネル領域上にソース・ドレイン領域及びソース・ドレ
イン電極を設け、ソース・ドレイン電極間にゲート電極
を挟む従来の構造ではソース及びドレイン電極と、ゲー
ト電極との間の絶縁性を確保するため、その間には、ゲ
ートとチャネルとの間の絶縁耐圧以上の絶縁耐圧を確保
する必要がある。そのため、ゲートとソースとの間、及
びゲートとドレインとの間の距離を離したり、又はゲー
トとチャネルとの間の絶縁層よりも厚い絶縁膜でゲート
とソース及びドレインを隔離する方法がとられている
が、本発明によれば、ゲートとソース及びドレインとの
間には必ずチャネル領域が存在するため、チャネル領域
をゲート長より長くとるだけで、容易にゲート電極とソ
ース及びドレインとの間の絶縁耐性を確保することがで
き、且つチャネルの寄生抵抗をほぼ０にすることができ
る。

【００２２】更に、前記絶縁層は、酸化シリコン、窒化
シリコン、酸化ジルコニウム、酸化アルミニウム、窒化
アルミニウム、窒化ジルコニウム、フッ化カルシウム、
フッ化バリウム、フッ化マグネシウム、チタン酸バリウ
ム、酸化チタン、酸化タンタル、及び窒素ドープダイヤ
モンドからなる群から選択された１種以上の材料を使用
してもよい。窒素ドープダイヤモンドは、窒素による深
い準位が存在し、高抵抗である。

【００２３】更にまた、前記第１乃至第３の半導体領域
の１つ又は２つ以上がダイヤモンドからなってもよい。
これにより、高耐電圧、耐熱性、耐放射線性及び高速度
等のダイヤモンドの物性を最大限に発揮できる半導体素
子を得ることができる。

【００２４】本発明に係る半導体素子の製造方法は、基
板上にソース・ドレイン領域となる第１及び第２の半導
体領域を局所的に形成する工程と、前記基板上に前記第
１及び第２の半導体領域を局所的に覆うように前記第１
及び第２の半導体領域より不純物濃度が低い前記第３の
半導体領域を形成する工程と、を有することを特徴とす
る。

【００２５】本発明に係る他の半導体素子の製造方法
は、基板表面にソース・ドレイン領域となる第１及び第
２の半導体領域を局所的に形成する工程と、前記基板上
に前記第１及び第２の半導体領域を局所的に覆うように
前記第１及び第２の半導体領域より不純物濃度が低い前
記第３の半導体領域を形成する工程と、を有することを
特徴とする。

【００２６】本発明においては、第１及び第２の半導体
領域形成後に第３の半導体領域を形成するため、第３の
半導体領域は第１及び第２の半導体領域を形成する際に
導入される可能性のダメージ等の影響を受けることがな
い。また、第３の半導体領域の表面も第１及び第２の半
導体領域を形成する際の影響を受けないため、清浄な半
導体表面が得られ、例えば任意の特定の原子又は分子を
吸着させる等の表面修飾が容易である。また、第１及び
第２の半導体領域を不純物濃度が濃い半導体領域とし、
第３の半導体領域を不純物濃度が低いか又は意図的には
不純物がドープされていない半導体領域とすることによ
り、第１又は第２の半導体領域から高密度の電荷を第３
の半導体領域に注入させることができ、且つ第３の半導
体領域には電荷の移動を妨げる欠陥及び不純物が少ない
ため、第３の半導体領域の電荷移動速度が高く、且つ制
御性が高い素子を得ることができる。更に、第３の半導
体領域の形成を第１及び第２の半導体領域の形成後に行
うことによるもう一つの効果は、第１及び第２の半導体
領域を覆うように第３の半導体領域を形成できることで
ある。少なくとも一部を覆うように形成することより、
第１及び第２の半導体領域間に電圧を印加したとき、表
面電流及び沿面放電を抑制して耐電圧を上げることがで
きる。

【００２７】前記第３の半導体領域はエピタキシャル成
長により形成してもよい。基板を形成する材料として
は、第３の半導体領域を堆積させることができるものの
中から広く選択可能であるが、基板によっては、チャネ
ル領域となる第３の半導体領域の堆積時に結晶欠陥の発
生を誘発する場合がある。例えば、石英ガラス、窒化ケ
イ素、又はアルミナ等の焼結体のように、単結晶でない
基材の場合には、成長する第３の半導体領域は高品質な
単結晶にすることはほぼ不可能なので、粒界が存在しキ
ャリア移動の障害となる。一方、基材として、第３の半
導体領域と同じ物質の単結晶を使用してホモエピタキシ
ャル成長させるか、又は第３の半導体領域へのヘテロエ
ピタキシャル成長が可能な基板を使用することにより、
第３の半導体領域の結晶欠陥を低減し、又は単結晶と
し、高品質なものとすることができる。

【００２８】前記第１及び第２の半導体領域はエッチン
グ又は選択的イオン注入により形成してもよい。何れの
方法でも第１及び第２の半導体領域形成時のダメージが
第３の半導体領域に影響することはない。フォトリソグ
ラフィ又は電子ビームリソグラフィ等と併用したエッチ
ング法又はイオン注入法は、ＬＳＩ製造等で既に０．１
μｍ以下の微細加工法として確率しており、これらを使
用して第３の半導体領域へのダメージなく微細加工を行
うことができる。

【００２９】

【発明の実施の形態】以下、本発明の実施例について、
添付の図面を参照して具体的に説明する。図２（ｅ）は
本実施例に係る半導体素子を示す断面図である。図２
（ｅ）に示すように、本実施例の半導体素子（ダイオー
ド）９においては、絶縁性の基板１上に、ソース及びド
レイン領域となる不純物濃度が高い夫々高濃度Ｂドープ
半導体ダイヤモンド層（第１及び第２の半導体領域）２
ａ、２ｂが局所的に形成されている。更に、基板１上及
び半導体ダイヤモンド層２ａ、２ｂの一部を覆うように
不純物濃度が低い低濃度Ｂドープ半導体ダイヤモンド層
（第３の半導体領域）６ａが形成され、高濃度Ｂドープ
半導体ダイヤモンド層２ａ及び２ｂ上に夫々ソース電極
及びドレイン電極となる金属電極７及び８が形成されて
いる。

【００３０】次に、本実施例の半導体素子の製造方法に
ついて説明する。図１（ａ）乃至（ｅ）及び図２（ａ）
乃至（ｅ）は、本実施例の半導体素子の製造方法をその
工程順に示す断面図である。先ず、図１（ａ）に示すよ
うに、基板１上にマイクロ波プラズマＣＶＤ法により、
例えば高濃度にＢをドープしたｐ型半導体ダイヤモンド
薄膜２を、例えば０．１μｍの厚さに合成する。基板１
としては、例えば窒素を不純物として１０乃至３００ｐ
ｐｍ含む絶縁性の高圧合成ダイヤモンド単結晶等があ
る。ｐ型半導体ダイヤモンドの合成条件としては、例え
ば、原料ガスとして０．３体積％ＣＨ₄、９９．７体積
％Ｈ₂の混合ガスに、ドーピングガスとしてＢ₂Ｈ₆ガス
を添加したもの等がある。このときのガス中の炭素に対
するホウ素の原子数比（以下、Ｂ／Ｃという）は、例え
ば５０００ｐｐｍである。この濃度は、ダイヤモンドの
所謂Ｍｏｔｔ転移濃度（２×１０²⁰ｃｍ^-3とされてい
る）以上のドーピング濃度であり、充分高濃度である。
ガスの総流量は、例えば１００ｓｃｃｍで、成膜時のガ
ス圧力及び基板温度は、例えば夫々６６５０Ｐａ及び８
００℃である。

【００３１】次に、図１（ｂ）に示すように、厚さが、
例えば０．１μｍの酸化シリコン膜３を堆積する。そし
て、図１（ｃ）に示すように、この酸化シリコン膜３上
にレジスト膜を形成し、電子ビームリソグラフィにより
レジスト膜をパターニングしてレジストマスク４を形成
する。このレジストマスク４をマスクとして、図１
（ｄ）に示すように、エッチングガスとしてＣＦ₄／Ａ
ｒをプラズマ源とし、誘電結合プラズマ（（Inductivel
y Coupled Plasma）ＩＣＰ）を使用して反応性エッチン
グにより酸化シリコン膜３をエッチング除去した後、レ
ジストマスク４を除去する。

【００３２】次に、図１（ｅ）に示すように、エッチン
グされた領域はｐ型半導体ダイヤモンド薄膜２を露出し
た酸化シリコンマスク３ａをマスクとして、反応性イオ
ンエッチングによりｐ型半導体ダイヤモンド薄膜２のエ
ッチング除去して、相互に分離された高濃度Ｂドープ半
導体ダイヤモンド層２ａ及び２ｂを形成する。

【００３３】続いて、図２（ａ）に示すように、全面に
酸化シリコンを堆積して酸化シリコン膜５を形成する。
次いで、酸化シリコン膜３と同様に、リソグラフィ及び
エッチングを行い、酸化シリコン膜５をパターニングし
てマスク５ａを形成する。この際、図２（ｂ）に示すよ
うに、ダイヤモンドエッチングにより分離形成された高
濃度Ｂドープ半導体ダイヤモンド層２ａ、２ｂの間隙に
は酸化シリコン膜５が残らないようにすると共に半導体
ダイヤモンド層２ａ、２ｂを部分的に覆うようにパター
ニングする。その後、図２（ｃ）に示すように、マイク
ロ波プラズマＣＶＤ法により全面に低濃度Ｂドープ半導
体ダイヤモンド薄膜６を、例えば０．１μｍの厚さに合
成する。このときのドーピング濃度は、例えばＢ／Ｃ＝
０．５ｐｐｍ未満である。その他の条件は、ｐ型半導体
ダイヤモンド薄膜２の形成と同一条件とすることができ
る。低濃度Ｂドープｐ型半導体ダイヤモンド薄膜６は、
酸化シリコンからなるマスク５ａ上には僅かしか成長せ
ず、マスク５ａで覆われていない部分にほぼ選択的に成
膜することができる。

【００３４】次に、図２（ｄ）に示すように、ダイヤモ
ンド薄膜６の合成後、マスク５ａをフッ酸溶液にてエッ
チング除去する。このとき、僅かにマスク５ａ上に形成
されているダイヤモンド薄膜６も共に除去される。これ
により、チャネル層となる低濃度Ｂドープｐ型半導体ダ
イヤモンド層６ａが半導体ダイヤモンド層２ａ、２ｂ上
に直接形成される。

【００３５】その後、図２（ｅ）に示すように、リソグ
ラフィ技術により、夫々半導体ダイヤモンド層２ａ及び
２ｂの上に電極７、８を形成する。電極７、８には、例
えばＰｔ、Ａｕ、Ｔｉ又はＷ等のオーム性接合特性を示
す金属を使用することができる。

【００３６】本実施例によれば、高濃度Ｂドープ半導体
ダイヤモンド層２ａ及び２ｂ間を移動する電荷が経由す
る低濃度Ｂドープｐ型半導体ダイヤモンド薄膜６を半導
体ダイヤモンド層２ａ及び２ｂの形成後に形成するた
め、半導体ダイヤモンド層６ａ内及びその表面に欠陥が
導入されず、電力損失が少ないと共に、半導体ダイヤモ
ンド層２ａ及び２ｂを覆うように半導体ダイヤモンド層
６ａを形成したため、半導体ダイヤモンド層２ａ及び２
ｂ間に電圧を印加したとき、表面電流及び沿面放電を抑
制して耐電圧を上げることができる。

【００３７】次に、本発明の第２の実施例について説明
する。図３（ｂ）は本実施例の半導体素子を示す断面図
である。なお、図３に示す第２の実施例において、図１
及び図２に示す第１の実施例と同一の構成要素には同一
の符号を付してその詳細な説明は省略する。

【００３８】本実施例においては、図３（ｂ）に示すよ
うに、図２（ｅ）の半導体素子（ダイオード）９の低濃
度Ｂドープ半導体ダイヤモンド層６ａ上に絶縁膜層１０
が形成され、更にこの絶縁層１０上にゲート電極１１が
形成されて半導体素子（トランジスタ）１２が構成され
る。

【００３９】次に、本実施例の半導体素子の製造方法に
ついて説明する。先ず、図２（ｅ）に示す第１の実施例
で作製したダイオード９の低濃度Ｂドープ半導体ダイヤ
モンド層６ａ上に、図３（ａ）に示すように、酸化シリ
コン絶縁層１０を形成する。この酸化シリコン絶縁層１
０は、酸化シリコン絶縁膜を、例えば５０ｎｍ堆積し、
フォトリソグラフィにより半導体ダイヤモンド層６ａを
覆い、且つ金属膜７、８を露出させるようにパターニン
グして形成する。

【００４０】次に、図３（ｂ）に示すように、酸化シリ
コン絶縁層１０上にゲート電極１１を形成する。ゲート
電極１１は、金属膜をフォトリソグラフィによりパター
ニングして形成することができる。金属膜には、例えば
Ａｌを使用することができる。なお、電極７、８はソー
ス電極及びドレイン電極として使用する。これにより、
本実施例のトランジスタ１２が作製される。

【００４１】本実施例においては、低濃度Ｂドープ半導
体ダイヤモンド層６ａが高濃度Ｂドープ半導体ダイヤモ
ンド薄膜２ａ、２ｂのギャップ間距離より大きく覆うこ
とができるため、それに伴ってゲート電極１１も大きく
することができる。即ち、ソース・ドレイン間距離より
ゲート長を長くすることができるので、ゲート電極１１
のアラインメント精度が緩和される。更に、ゲート電極
１１とソース及びドレイン電極７、８との間にはチャネ
ル領域となる低濃度Ｂドープ半導体ダイヤモンド層６ａ
が形成されているため、チャネル領域をゲート長より長
くとるだけで容易にゲート電極１１とソース及びドレイ
ン電極７，８との間の絶縁耐性を確保することができ、
且つチャネルの寄生抵抗がほぼ０になるという効果を奏
する。

【００４２】次に、本発明の第３の実施例について説明
する。図４（ａ）乃至（ｃ）及び図５（ａ）乃至（ｃ）
は、本実施例の半導体素子の製造方法をその工程順に示
す断面図である。本実施例の半導体素子においては、ソ
ース・ドレイン領域をイオン注入により作製する。

【００４３】図４（ａ）に示すように、基板２０上にレ
ジスト膜を形成しパターニングしてリソグラフィにより
マスク２１を形成する。基板２０は、例えば不純物濃度
が１ｐｐｍ未満の高品質絶縁性ダイヤモンド単結晶であ
る。また、レジストマスク２１の線幅は、例えば０．５
μｍである。続いて、レジストマスク２１をマスクにＢ
⁺イオンを、例えば加速電圧６０ｋＶ、イオンドーズ量
１×１０¹⁶ｃｍ^-2の条件で照射する。このとき、基板２
０上のレジストによるマスク２１で覆われている領域に
はＢ⁺イオンは到達しない。即ち、基板２０上のマスク
２１で覆われていない領域にのみＢ⁺イオンが注入され
る。

【００４４】次に、この基板２０を真空中にて熱処理す
る。これにより、基板２０中に注入されたＢ⁺イオンは
活性化されてアクセプタとして働く。上記の条件でイオ
ン注入した基板２０のホール測定により見積もったキャ
リア濃度は１×１０¹⁹ｃｍ^-3以上であり、図４（ｂ）に
示すように、互いに分離された高濃度Ｂドープ半導体層
（第１及び第２の半導体領域）２２ａ、２２ｂが形成さ
れる。半導体ダイヤモンド層２２ａ、２２ｂの間隙はレ
ジストマスク２１の線幅よりやや狭く、マスク２１の線
幅が、例えば０．５μｍの場合は、約０．４μｍ程度で
ある。その後、レジストマスク２１を除去する。更に、
イオン注入された領域の表層部分に熱処理により炭化層
（図示せず）が形成されるためこれを除去する。

【００４５】続いて、図４（ｃ）に示すように、酸化シ
リコン膜を厚さが、例えば０．５μｍとなるように堆積
させ、更にこれをパターニングしてマスク２３を形成す
る。この際、高濃度Ｂドープ半導体ダイヤモンド層２２
ａ、２２ｂ上に部分的に残し、且つ高濃度Ｂドープ半導
体層２２ａ、２２ｂの間隙を含む領域には酸化シリコン
膜が残らないようにマスク２３を形成する。このマスク
２３の間隙の幅は、例えば０．５乃至１０μｍ、典型的
には４μｍ程度である。

【００４６】その後、図５（ａ）に示すように、マイク
ロ波プラズマＣＶＤ法により、低濃度Ｂドープ半導体ダ
イヤモンド薄膜２４を、例えば厚さ０．１μｍで合成す
る。このときの合成条件は、例えばドーピング濃度をＢ
／Ｃ＝５ｐｐｍ未満とし、それ以外は第１の実施例と同
様の条件とすることができる。酸化シリコンからなるマ
スク２３上には、ダイヤモンド薄膜２４は僅かしか成長
しないため、マスク２３で覆われていなかった領域に選
択的に低濃度Ｂドープダイヤモンド薄膜２４が成膜され
る。

【００４７】次いで、図５（ｂ）に示すように、ダイヤ
モンド合成後に、マスク２３をフッ酸によりエッチング
除去する。このとき、マスク２３上に僅かに形成された
ダイヤモンド薄膜も同時に除去される。これにより、チ
ャネル層となる低濃度Ｂドープｐ型半導体ダイヤモンド
層（第３の半導体領域）２４ａが半導体ダイヤモンド層
２２ａ、２２ｂ上に直接形成される。

【００４８】その後、図５（ｃ）に示すように、例えば
Ｐｔ、Ａｕ、Ｔｉ、又はＷ等のオーム性接合特性を示す
金属を使用して金属膜を形成し、フォトリソグラフィに
より金属膜を半導体ダイヤモンド層２２ａ、２２ｂ上に
パターニングして電極２５、２６を形成する。こうして
本実施例の半導体素子（ダイオード）２７が形成され
る。

【００４９】次に、第４の実施例について説明する。図
６（ａ）及び（ｂ）は、本実施例の半導体素子の製造方
法をその工程順に示す断面図である。本実施例において
は、第３の実施例のダイオードに電極を形成してトラン
ジスタとしたものである。なお、図６に示す第４の実施
例において、図４及び図５に示す第３の実施例と同一の
構成要素には同一の符号を付してその詳細な説明は省略
する。

【００５０】図６（ａ）に示すように、図５（ｂ）に示
す第３の実施例において作製したダイオード２７上に酸
化シリコン絶縁膜を、例えば５０ｎｍ堆積する。そし
て、フォトリソグラフィにより半導体ダイヤモンド層２
４ａを覆い且つ電極２５、２６を露出させるようにパタ
ーニングして酸化シリコン絶縁層３０を形成する。

【００５１】次に、図６（ｂ）に示すように、半導体ダ
イヤモンド層２４ａの上方に酸化シリコン絶縁層３０を
介して、例えばＡｌからなる金属膜を形成し、フォトリ
ソグラフィによりパターニングしてゲート電極３１を形
成する。なお、電極２５、２６は、ソース電極、ドレイ
ン電極として使用する。こうして本実施例の半導体素子
（トランジスタ）３２が形成される。

【００５２】次に、このように作製した本実施例のトラ
ンジスタ３２の動作を測定した結果について説明する。
図７は、本実施例のトランジスタ３２の動作を測定する
ための回路を示す模式図である。図７に示すように、本
実施例のトランジスタ３２の動作を測定するため、ソー
ス電極２５を接地し、ゲート電極３１及びドレイン電極
２６に印加する電圧を変化させ、ソース電極２５からチ
ャネル領域を通ってドレイン電極２６へ流入する電流を
測定した。図８は、縦軸にドレイン電流をとり、横軸に
ドレイン電圧をとって、トランジスタ３２の典型的な電
流特性を示すグラフ図である。

【００５３】また、比較のため、高濃度Ｂドープ半導体
ダイヤモンド層の下層に予めチャネルとなるダイヤモン
ド層を設けておき、後工程の高濃度Ｂドープ半導体ダイ
ヤモンド層のエッチングでチャネル領域を露出させ、そ
の上に酸化シリコン絶縁層を堆積させるという順序で作
製した従来のトランジスタにおける動作測定を行った。
図９は従来のトランジスタを示す模式図である。

【００５４】図９に示すように、基板４０上にチャネル
となるダイヤモンド層４１が形成され、このダイヤモン
ド層４１上に、ソース及びドレイン領域となる夫々高濃
度Ｂドープ半導体ダイヤモンド層４２ａ及び４２ｂが局
所的に形成されている。更に、これらの高濃度Ｂドープ
半導体ダイヤモンド層４２ａ及び４２ｂの間のダイヤモ
ンド層４１上には、高濃度Ｂドープ半導体ダイヤモンド
層４２ａ及び４２ｂの一部を覆うように絶縁層４３が形
成され、高濃度Ｂドープ半導体ダイヤモンド層４２ａ及
び４２ｂ上並びに絶縁層４３上には、夫々ソース電極４
４及びドレイン電極４５並びにゲート電極４６が形成さ
れている。

【００５５】このように構成された従来のトランジスタ
４７においても、ソース電極４４は接地し、ゲート電極
４６及びドレイン電極４５に印加する電圧を変化させ、
ソース電極４４からチャネル領域のダイヤモンド層４１
を通ってドレイン電極４５へ流入する電流を測定した。
その典型的な電流電圧特性を図１０に示す。図１０は縦
軸にドレイン電流をとり、横軸にドレイン電圧をとっ
て、従来のトランジスタの典型的な電流特性を示すグラ
フ図である。図１０に示すように、ゲートバイアスによ
るドレイン電流変化、即ち相互コンダクタンスは僅か
で、最大ドレイン電流も小さいことがわかる。更に、周
波数特性（図示せず）を測定したところ、１００ｋＨｚ
以上になるとドレイン電流の位相遅れと相互コンダクタ
ンスの低下が顕著になった。これは高濃度Ｂドープダイ
ヤモンドのエッチング時にチャネル層が露出し、酸素プ
ラズマに曝されるため、チャネル層の表面に酸素原子の
吸着、又は表面近傍に結晶欠陥が導入される等により、
フェルミ準位のピン留めが生じたり、又はキャリアのト
ラップが形成されたことが主な原因と考えられる。

【００５６】これに対して、本実施例のトランジスタ３
２は、図８に示すように、相互コンダクタンス及び最大
電流が共に大きい。また、１０ＧＨｚ以上でも位相遅
れ、相互コンダクタンスの低下ともにほとんど見られな
かった。これは、チャネル層をエッチング後に形成する
ため、エッチング時の酸素プラズマに曝されておらず、
酸素原子の吸着及び結晶欠陥の導入がなく、本来のダイ
ヤモンド特性を引き出すことができたものと考えられ
る。

【００５７】

【発明の効果】以上詳述したように、本発明によれば、
ダイヤモンド等で作製された電荷移動領域となる第３の
半導体領域をダメージを導入することなく高品質を保持
したまま形成でき、優れた特性の半導体素子を得ること
ができる。また、本発明により、ゲート電極によるドレ
イン電流抑制を効率的に行うことができ、相互コンダク
タンス及び周波数等が優れ、高耐電圧であると共に大パ
ワーに対応可能な電界効果トランジスタを得ることがで
きる。

【図面の簡単な説明】

【図１】（ａ）乃至（ｅ）は、本発明の第１の実施例に
係る半導体素子の製造方法をその工程順に示す断面図で
ある。

【図２】（ａ）乃至（ｅ）は、同じく、本発明の第１の
実施例に係る半導体素子の製造方法であって、図１
（ａ）乃至（ｅ）に示す工程の次の工程をその工程順に
示す断面図である。

【図３】（ａ）及び（ｂ）は、本発明の第２の実施例に
係る半導体素子の製造方法をその工程順に示す断面図で
ある。

【図４】（ａ）乃至（ｃ）は、本発明の第３の実施例に
係る半導体素子の製造方法をその工程順に示す断面図で
ある。

【図５】（ａ）乃至（ｃ）は、同じく、本発明の第３の
実施例に係る半導体素子の製造方法であって、図４
（ａ）乃至（ｃ）に示す工程の次の工程をその工程順に
示す断面図である。

【図６】（ａ）及び（ｂ）は、本発明の第４の実施例に
係る半導体素子の製造方法をその工程順に示す断面図で
ある。

【図７】本発明の第４の実施例のトランジスタを示す模
式図である。

【図８】縦軸にドレイン電流をとり、横軸にドレイン電
圧をとって、本発明の第４の実施例のトランジスタの典
型的な電流特性を示すグラフ図である。

【図９】従来のトランジスタを示す模式図である。

【図１０】縦軸にドレイン電流をとり、横軸にドレイン
電圧をとって、従来のトランジスタの典型的な電流特性
を示すグラフ図である。

【図１１】特開平６−２３２３８８号公報に記載の電界
効果トランジスタを示す断面図である。

【符号の説明】

１、２０、４０；基板２；ｐ型半導体ダイヤモンド薄膜２ａ、２ｂ、２２ａ、２２ｂ、４２ａ、４２ｂ；高濃度
Ｂドープ半導体ダイヤモンド層３；シリコン酸化膜３ａ、５ａ、２１、２３；マスク６、２４；低濃度Ｂドープ半導体ダイヤモンド薄膜６ａ、２４ａ；低濃度Ｂドープ半導体ダイヤモンド層７，８；金属電極９；半導体素子（ダイオード）１０、４３；絶縁層１１、４６；ゲート電極１２、３２；トランジスタ２５、２６、４４、４５；電極２７；ダイオード４１；ダイヤモンド層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 33/00 Ｈ０１Ｌ 29/78 ６１８Ｂ 29/91 ＦＦターム(参考） 5F040 DA01 DA20 DA21 DC01 ED03 ED04 EE04 EH02 FC09 5F041 AA40 CA33 CA64 CA74 CA83 CA85 5F102 FA01 GA14 GB01 GC01 GD01 GD10 GJ02 GJ10 GL02 GM02 GT02 HC01 HC07 HC15 5F110 AA07 AA13 AA14 BB03 CC01 DD04 EE03 FF01 FF02 FF03 GG01 GG32 GG45 HK02 HK04 HK08 HK25 HK35

Claims

【特許請求の範囲】

【請求項１】基板と、この基板上に局所的に形成され
た第１及び第２の半導体領域と、前記第１及び第２の半
導体領域上に直接形成され前記第１及び第２の半導体領
域より不純物濃度が低い第３の半導体領域と、を有し、
前記第１の半導体領域と前記第２の半導体領域との間を
移動する電荷が前記第３の半導体領域を経由するもので
あることを特徴とする半導体素子。
【請求項２】基板と、この基板表面に局所的に形成さ
れた第１及び第２の半導体領域と、前記第１及び第２の
半導体領域上に直接形成され前記第１及び第２の半導体
領域より不純物濃度が低い第３の半導体領域と、を有
し、前記第１の半導体領域と前記第２の半導体領域との
間を移動する電荷が前記第３の半導体領域を経由するも
のであることを特徴とする半導体素子。
【請求項３】前記第３の半導体領域上にショットキー
障壁を隔てるか又は絶縁層を介して設けられたゲート電
極と、前記第１及び第２の半導体領域上に形成された夫
々ソース電極及びドレイン電極とを有することを特徴と
する請求項１又は２に記載の半導体素子。
【請求項４】前記絶縁層は、酸化シリコン、窒化シリ
コン、酸化ジルコニウム、酸化アルミニウム、窒化アル
ミニウム、窒化ジルコニウム、フッ化カルシウム、フッ
化バリウム、フッ化マグネシウム、チタン酸バリウム、
酸化チタン、酸化タンタル、及び窒素ドープダイヤモン
ドからなる群から選択された１種以上の材料からなるこ
とを特徴とする請求項３に記載の半導体素子。
【請求項５】前記第１乃至第３の半導体領域の１つ又
は２つ以上がダイヤモンドからなることを特徴とする請
求項１乃至４のいずれか１項に記載の半導体素子。
【請求項６】基板上にソース・ドレイン領域となる第
１及び第２の半導体領域を局所的に形成する工程と、前
記基板上に前記第１及び第２の半導体領域を局所的に覆
うように前記第１及び第２の半導体領域より不純物濃度
が低い前記第３の半導体領域を形成する工程と、を有す
ることを特徴とする半導体素子の製造方法。
【請求項７】基板表面にソース・ドレイン領域となる
第１及び第２の半導体領域を局所的に形成する工程と、
前記基板上に前記第１及び第２の半導体領域を局所的に
覆うように前記第１及び第２の半導体領域より不純物濃
度が低い前記第３の半導体領域を形成する工程と、を有
することを特徴とする半導体素子の製造方法。
【請求項８】前記第３の半導体領域はエピタキシャル
成長により形成することを特徴とする請求項６又は７に
記載の半導体素子の製造方法。
【請求項９】前記第１及び第２の半導体領域はエッチ
ング又は選択的イオン注入により形成することを特徴と
する請求項６乃至８のいずれか１項に記載の半導体素子
の製造方法。