JP4450719B2

JP4450719B2 - 半導体素子の製造方法

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Publication number: JP4450719B2
Application number: JP2004307673A
Authority: JP
Inventors: 宏司小橋; 嘉宏横田; 信之川上; 武史橘; 和志林
Original assignee: Kobe Steel Ltd
Current assignee: Kobe Steel Ltd
Priority date: 2004-10-22
Filing date: 2004-10-22
Publication date: 2010-04-14
Anticipated expiration: 2024-10-22
Also published as: JP2006120885A

Description

本発明は、ダイヤモンド薄膜を使用した半導体素子の製造方法に関し、特に、電界効果トランジスタ、発光ダイオード及びセンサ等として使用可能な半導体素子の製造方法に関する。

ダイヤモンドは、室温における熱伝導率が物質中で最も高く、バンドギャップが５．４７ｅＶと広く、また飽和電子及びホール移動度が高く、更に絶縁破壊電圧も高いが、誘電率及び誘電損失は低い等、電子デバイスに必要とされる特性が他の半導体材料に比べて圧倒的に優れている。このため、ダイヤモンドは、超高性能の耐環境電子デバイス、高出力デバイス及び高周波デバイス等への応用が期待されている。

従来、ダイヤモンド薄膜を使用した半導体素子としては、ゲート電極と動作層であるチャネル層との間に絶縁体層を挿入した絶縁ゲート型電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）がある（例えば、特許文献１及び２参照。）。

図４は特許文献１に記載のＭＩＳＦＥＴの構造を示す断面図であり、図５は特許文献２に記載のＭＩＳＦＥＴの構造を示す断面図である。図４に示すように、特許文献１に記載のＭＩＳＦＥＴ１００は、絶縁性ダイヤモンド単結晶基板１０１上に、ホウ素が高濃度でドープされ、ソース及びドレインとなる高ドープｐ型半導体ダイヤモンド層１０２ａ及び１０２ｂが形成されている。また、絶縁性ダイヤモンド単結晶基板１０１上における高ドープｐ型半導体ダイヤモンド層１０２ａと高ドープｐ型半導体ダイヤモンド層１０２ｂとの間には、これら高ドープｐ型半導体ダイヤモンド層１０２ａ及び１０２ｂよりも低濃度でホウ素がドープされたチャネル層である低ドープｐ型半導体ダイヤモンド層１０３が形成されている。更に、高ドープｐ型半導体ダイヤモンド層１０２ａ及び１０２ｂ上には、夫々ソース電極１０４及びドレイン電極１０５が形成されており、低ドープｐ型半導体ダイヤモンド層１０３上には、絶縁体層となるアンドープダイヤモンド層１０６を介して、ゲート電極１０７が形成されている。

このＭＩＳＦＥＴ１００は、ゲート電位が印加されていないときにチャネル領域にドレイン電流が流れ、ゲート電極１０７にソース電位に対して正の電位を印加することにより、ドレイン電流が抑制されるノーマリーオン型の電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）である。このようなノーマリーオン型のＦＥＴにおいて、僅かなゲート電位を印加するだけでドレイン電流を大きく変化させるため、即ち、ドレイン電流の変化量とゲート電位の変化量との比である相互コンダクタンスを大きくするためには、ゲート電圧の影響がチャネル層の深い領域まで及ぶようにして、キャリアの空乏領域を大きく広げることが有効である。具体的には、ソース及びドレイン間に形成されたチャネル層におけるドナー又はアクセプタとなる不純物の濃度を低くすると共に、厚さをゲート電位の影響が及ぶ範囲にまで薄くすればよい。

一方、ドレイン電流を大きくするためには、チャネル層の厚さを厚くすると共に、チャネル層の不純物の濃度を高くして、キャリア濃度を高くしなければならない。このように、これらの条件は相反しており、同時に満足することはできない。従って、図４に示すような構造のＦＥＴは、実用特性が得られない。また、特許文献１に記載のＭＩＳＦＥＴ１００を製造する場合、フォトリソグラフィ工程を繰り返し行うことにより半導体ダイヤモンド層、絶縁層、ソース電極、ドレイン電極及びゲート電極を形成するため、全行程に約５０ステップ以上が必要である。

また、図５に示すように、特許文献２に記載のＭＩＳＦＥＴ１１０は、シリコン基板１１１上にアンドープ・ダイヤモンドからなる下地層１１２が形成されており、この下地層１１２上にソース及びドレインとなるｎ型半導体ダイヤモンド層１１３ａ及び１１３ｂと、チャネル層であるｐ型半導体ダイヤモンド層１１４とが形成されている。また、ｎ型半導体ダイヤモンド層１１３ａ及び１１３ｂ上には、夫々ソース電極１１５及びドレイン電極１１６が形成されており、ｐ型半導体ダイヤモンド層１１４上には、一部がダイヤモンドからなる絶縁体層１１７を介してゲート電極１１８が形成されている。この特許文献２に記載のＭＩＳＦＥＴ１１０は、ダイヤモンド単結晶基板を使用せず、シリコン基板１１１上に下地層１１２を形成し、この下地層１１２上に各層を形成することにより、製造コストの低減を図ったものであり、前述の特許文献１に記載のＭＩＳＦＥＴ１００と同様に、ノーマリーオン型のＦＥＴである。

しかしながら、現時点では低抵抗のｎ型ダイヤモンドは合成されていないため、特許文献２に記載のＦＥＴは実現することができない。また、このＦＥＴを製造するためには、前述の特許文献１に記載のＦＥＴと同様に、フォトリソグラフィを繰り返し行って、半導体ダイヤモンド層、絶縁層、ソース電極、ドレイン電極及びゲート電極を形成するため、全行程に約７０ステップ以上が必要である。

更に、ダイヤモンドが本来持っている電子及びホールの高い移動度は、ダイヤモンド層中の不純物及び結晶欠陥を極力少なくすることによって初めて発現するものである。このため、特許文献１及び２に記載のＭＩＳＦＥＴのように、チャネル層となるダイヤモンド層をドーピングにより半導体化した場合、ドーピング原子がキャリア移動度を低下させるため、高周波応答性等に限界があり、高周波トランジスタ等として実用化することは不可能である。

そこで、従来、チャネル層としてアンドープダイヤモンド層を使用することにより、高周波用トランジスタへの応用を可能にしたダイヤモンドＦＥＴが提案されている（特許文献３参照）。図６は特許文献３に記載のダイヤモンドＦＥＴの動作原理を示す模式図である。図６に示すように、特許文献３に記載のＦＥＴ１２０においては、半導体ダイヤモンド層１２１と半導体ダイヤモンド層１２３との間に、比抵抗が１００Ω・ｃｍ以上である高抵抗ダイヤモンド層１２２が設けられている。そして、半導体ダイヤモンド層１２１及び１２３上には、夫々ソース電極１２４及びドレイン電極１２６が形成されており、高抵抗ダイヤモンド層１２２上にはゲート電極１２５が形成されている。

このダイヤモンドＦＥＴ１２０においては、ソース電極１２４からドレイン電極１２６に到達するキャリアが、半導体ダイヤモンド層１２１、高抵抗ダイヤモンド層１２２及び半導体ダイヤモンド層１２３をこの順に流れる。そして、ゲート電極１２５に印加する電圧を変化させることにより、高抵抗ダイヤモンド層１２２のポテンシャルを変化させ、ソース電極１２４が接触する半導体ダイヤモンド層１２１から高抵抗ダイヤモンド層１２２へのキャリア注入量を制御している。このＦＥＴ１２０は、前述のＭＩＳＦＥＴとは異なり、チャネル層に空乏層を拡げてドレイン電流を制御するものではないため、上述のような問題点はなく、実用的である。また、特許文献３に記載のＦＥＴ１２０は、空間電荷制限電流（ＳＣＬＣ；Space-Charge-Limited Current）機構により電流が流れるため、特許文献１及び２に記載されているＦＥＴのように不純物伝達機構により電流が流れる場合よりも、ソース・ドレイン間に大きな電流を流すことができる。

また、チャネル層として不純物濃度が低い低抵抗ダイヤモンド層を使用したＦＥＴも提案されている（特許文献４参照）。図７は特許文献４に記載のＦＥＴの構造を示す断面図である。図７に示すように、特許文献４に記載のＦＥＴ１３０は、絶縁性ダイヤモンド基板１３１上に、ホウ素（Ｂ）が高濃度でドープされソース・ドレイン領域となる高ドープｐ型半導体ダイヤモンド層１３２ａ及び１３２ｂが局所的に形成されている。また、基板１並びに高ドープｐ型半導体ダイヤモンド層１３２ａ及び１３２ｂの一部を覆うように、Ｂが低濃度でソープされチャネル層となる低ドープｐ型半導体ダイヤモンド層１３５が形成されている。更に、高ドープｐ型半導体ダイヤモンド層１３２ａ及び１３２ｂには、夫々ソース電極１３３及びドレイン電極１３４が形成されており、低ドープｐ型半導体ダイヤモンド層１３５上には、酸化シリコン絶縁層１３６を介してゲート電極１３７が形成されている。

このＦＥＴ１３０は、チャネル層を低ドープｐ型半導体ダイヤモンド層１３６により形成しているため、チャネル層の結晶性が向上し、またキャリアをチャネル層に集中させることができるため、チャネル層をアンドープダイヤモンド層により形成した特許文献３に記載のＦＥＴ１２０よりもＦＥＴ特性を向上させることができる。

特開平１−１５８７７４号公報特開平３−２６３８７２号公報特開平６−２３２３８８号公報特開２００２−５７１６７号公報

しかしながら、前述の従来の技術には以下に示す問題点がある。即ち、特許文献４に記載のＦＥＴ１３０は、特許文献１及び２に記載のＭＩＳＦＥＴと同様に、その製造工程において繰り返しフォトリソグラフィを行わなければならず、全行程に約７０ステップ以上が必要であり、工程数が多いという問題点がある。また、特許文献３及び４に記載のＦＥＴにおいては、特性を向上させるためには、チャネル長、即ち、ソース領域とドレイン領域との距離を短くすると共に、ソース電極及びドレイン電極とゲート電極との間隔を短くして寄生抵抗及び寄生容量を低減する必要があるが、そのためには電子ビーム描画工程又はフォトリソグラフィ工程を繰り返し行わなければならず、工程数が増加するという問題点もある。

本発明はかかる問題点に鑑みてなされたものであって、製造工程を簡素化することできると共に、工程数を増加させずに特性を向上させることができる半導体素子の製造方法を提供することを目的とする。

本発明に係る半導体素子の製造方法は、絶縁性ダイヤモンド基板上にその幅がソース領域及びドレイン領域間の距離と等しいギャップ層を形成する工程と、前記ギャップ層の両側にソース領域及びドレイン領域となる第１及び第２の導電性ダイヤモンド層を形成する工程と、前記ギャップ層を除去する工程と、前記基板上の前記第１及び第２の導電性ダイヤモンド層間の領域上に前記第１及び第２の導電性ダイヤモンド層に接触するように、前記第１及び第２の導電性ダイヤモンド層よりも電気抵抗が高くチャネル層となる高抵抗ダイヤモンド層を選択的に形成する工程と、前記高抵抗ダイヤモンド層上にゲート絶縁膜を選択的に形成する工程と、ゲート電極形成予定領域とソース電極形成予定領域との間及びゲート電極形成予定領域とドレイン電極形成予定領域との間に保護膜を形成する工程と、金属層を形成する工程と、前記金属層におけるソース電極形成予定領域、ドレイン電極形成予定領域及びゲート電極形成予定領域以外の部分を収束イオンビームにより除去する工程と、を有することを特徴とする。

本発明においては、絶縁性ダイヤモンド基板上にその幅がソース領域及びドレイン領域間の距離と等しいギャップ層を形成し、このギャップ層の両側にソース領域及びドレイン領域となる第１及び第２の導電性ダイヤモンド層を形成しているため、ソース領域とドレイン領域との距離、即ち、チャネル長を短くすることができる。これにより、工程数を増加させずに、寄生抵抗及び寄生容量を低減して、ダイヤモンド半導体素子の特性を向上させることができる。また、金属層を形成した後、収束イオンビームを使用して、この金属層におけるソース電極形成予定領域、ドレイン電極形成予定領域及びゲート電極形成予定領域以外の部分を除去することにより各電極を形成しているため、１回の処理でソース電極、ドレイン電極及びゲート電極の全てを形成することができる。その結果、リソグラフィ技術を利用して各電極を形成していた従来のダイヤモンド半導体素子の製造方法に比べて、製造工程を大幅に簡素化することができる。

前記第１及び第２の導電性ダイヤモンド層は、例えば、高濃度でＢがドープされた高ドープダイヤモンド層であり、前記高抵抗ダイヤモンド層は、例えば、前記第１及び第２の導電性ダイヤモンド層よりも低濃度でＢがドープされた低ドープダイヤモンド層又は不純物をドープしていないアンドープダイヤモンド層である。これにより、ソース・ドレイン間に大電流を流すことができる。

前記ギャップ層は、高融点金属、高融点金属の窒化物、高融点金属の炭化物、貴金属、酸化シリコン、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、窒化シリコン、窒化アルミニウム、窒化ジルコニウム、チタン酸バリウム及びチタン酸ストロンチウムからなる群から選択された少なくとも１種の材料により形成することができる。これにより、導電性ダイヤモンド層を形成する際のギャップ層の劣化を防止すると共に、導電性ダイヤモンド層形成後に容易に除去することができる。

本発明によれば、収束イオンビームを使用して電極を形成することにより、マスク等のパターニング工程を行わずに、１ステップで複数の電極を形成することができるため、製造工程を大幅に簡素化することができると共に、素子構造を微細化することができるため、製造工程を増加させずに半導体素子の特性を向上させることができる。

以下、本発明の実施の形態に係る半導体素子の製造方法について、添付の図面を参照して具体的に説明する。本実施形態においては、典型的なワイドバンドギャップ半導体であるダイヤモンドを使用し、最も高度な微細加工技術を必要とするダイヤモンドＦＥＴの製造方法を例にして説明する。図１は本実施形態のＦＥＴの構造を示す断面図である。図１に示すように、本実施形態のダイヤモンドＦＥＴ１１は、電気的に絶縁性であるダイヤモンド基板１上に、Ｂが高濃度でドープされソース領域及びドレイン領域となる導電性ダイヤモンド層３ａ及び３ｂが局所的に形成されている。このＦＥＴ１１における絶縁性ダイヤモンド基板１としては、例えば、ダイヤモンドの単結晶、ヘテロエピタキシャル膜、融合膜、高配向膜又は粒径の大きい多結晶膜等を使用することができる。また、ダイヤモンド膜を使用する場合の形態は、自立膜及びシリコン等の非ダイヤモンド基板上に形成されたもののいずれでもよい。

また、絶縁性ダイヤモンド基板１並びに導電性ダイヤモンド層３ａ及び３ｂの一部を覆うように、アンドープダイヤモンド層又は極微量のＢがドープされたダイヤモンド層からなる高抵抗ダイヤモンド層４が形成されている。更に、導電性ダイヤモンド層３ａ及び３ｂ上には、夫々ソース電極８及びドレイン電極９が形成されている。これらのソース電極８及びドレイン電極９は、金、白金、アルミニウム、チタン及びタングステン等の金属材料により形成されている。

一方、高抵抗ダイヤモンド層４上にはゲート絶縁膜５が形成されている。このゲート絶縁膜５は、酸化シリコン、酸化アルミニウム、窒化シリコン、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウムからなる群から選択された少なくとも１種の材料により形成されている。また、導電性ダイヤモンド層３ａ及び３ｂの表面におけるソース電極８及びドレイン電極９と高抵抗ダイヤモンド層４との間の領域、高抵抗ダイヤモンド層４及びゲート絶縁膜５の一部を覆うように、保護膜６ａ及び６ｂが形成されている。この保護膜６ａ及び６ｂは、電気的に絶縁性であり、導電性ダイヤモンド層３ａ及び３ｂ、高抵抗ダイヤモンド層４及びゲート絶縁膜５との密着性が優れた材料により形成されていることが好ましく、例えば、酸化シリコン、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、窒化シリコン、窒化アルミニウム、窒化ジルコニウム、チタン酸バリウム及びチタン酸ストロンチウムからなる群から選択された少なくとも１種の絶縁材料により形成することができる。そして、ゲート絶縁膜５上、並びに保護膜６ａ及び６ｂにおけるゲート絶縁膜５上に形成されている部分の上には、ゲート電極１０が形成されている。このゲート電極１０は、ソース電極８及びドレイン電極９と同じ材料により形成されている。

本実施形態のダイヤモンドＦＥＴ１１においては、導電性ダイヤモンド層３ａ及び３ｂが夫々ソース領域及びドレイン領域となり、高抵抗ダイヤモンド層４における導電性ダイヤモンド層３ａ及び３ｂ間の領域にチャネル領域が形成される。

次に、このダイヤモンドＦＥＴ１１の製造方法について説明する。図２（ａ）乃至（ｄ）及び図３（ａ）乃至（ｄ）は本実施形態のＦＥＴの製造方法をその工程順に示す断面図である。先ず、図２（ａ）に示すダイヤモンド基板１を用意し、図２（ｂ）に示すように、このダイヤモンド基板１上のソース・ドレイン間の領域、即ち、導電性ダイヤモンド層３ａが形成される領域と導電性ダイヤモンド層３ｂが形成される領域との間に、通常の微細加工技術によりギャップ層２を形成する。

ギャップ層２は、精確な形状加工が可能で、導電性ダイヤモンド層を蒸着する工程において劣化せず、更に導電性ダイヤモンド層形成後に除去することが可能な材料により形成されていることが好ましく、例えば、高融点金属、高融点金属の窒化物、高融点金属の炭化物、貴金属、酸化シリコン、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、窒化シリコン、窒化アルミニウム、窒化ジルコニウム、チタン酸バリウム及びチタン酸ストロンチウムからなる群から選択された少なくとも１種の材料により形成することができる。前述の高融点金属としては、タングステン、タンタル及びモリブデン等が挙げられるが、本発明はこれに限定されるものではなく、一般的なダイヤモンド合成温度（８００℃程度）よりも融点が高い金属材料であればよい。また、ギャップ層２の幅は、ソース・ドレイン間の距離、即ち、チャネル長であり、適宜設定することができるが、ギャップ層２の幅が狭い程ＦＥＴの特性は向上する。具体的には、ギャップ層２の幅は、１μｍ以下であることが好ましい。ギャップ層２の幅が１μｍよりも広いと、ソース・ドレイン間の電気抵抗が大きくなり、実用的な特性が得られない。なお、本実施形態のＦＥＴの製造方法においては、ギャップ層２の幅を５０ｎｍ以下にすることもできる。

次に、図２（ｃ）に示すように、基板１上に、マイクロ波プラズマＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、厚さが例えば０．１μｍであり、高濃度にＢをドープした導電性ダイヤモンド層３ａ及び３ｂを形成する。その際、原料ガスとしては、例えばメタン（ＣＨ_４）が０．３体積％、水素（Ｈ_２）が９９．７体積％である混合ガス中に、ドーピングガスとしてジボラン（Ｂ_２Ｈ_６）ガスを添加したものを使用し、原料ガス中のＢ及びＣの原子比（Ｂ／Ｃ）を、例えば５０００ｐｐｍとする。これにより、ドーピング濃度が、半導体・金属転位濃度（Ｂの場合は２×１０^２０／ｃｍ^−３）以上となるため、金属的な電気伝導性を示すダイヤモンド膜を合成することができる。また、成膜時のガス圧力は例えば６６５０Ｐａ、基板温度は例えば８００℃とする。これにより、図２（ｄ）に示すように、基板１表面のギャップ層２が形成されていない領域上に、選択的に導電性ダイヤモンド層３ａ及び３ｂが形成される。なお、ギャップ層２上にはダイヤモンド膜は形成されにくいが、ギャップ層２上にダイヤモンド膜が形成された場合でも、導電性ダイヤモンド層３ａ及び３ｂと繋がっていなければ、後工程においてギャップ層２と共に除去されるため、問題はない。

その後、図２（ｄ）に示すように、例えばフッ酸及び硝酸等により、ギャップ層２を溶解除去する。このとき、導電性ダイヤモンド層３ａ及び３ｂの厚さがギャップ層２の厚さよりも薄いと、容易にギャップ層２を除去することができる。なお、図２（ｃ）に示すように、導電性ダイヤモンド層３ａ及び３ｂの厚さがギャプ層２の厚さと同等であっても、ギャップ層２を除去する際に問題は生じない。但し、導電性ダイヤモンド層３ａ及び３ｂの厚さがギャップ層２の厚さよりも厚いとギャップ層２を除去し難くなる。特に、導電性ダイヤモンド層３ａ及び３ｂがギャップ層２を覆うように連続して形成されていると、その部分のギャップ層２は除去することができない。

次に、図３（ａ）に示すように、マイクロ波プラズマＣＶＤ法により、基板１表面における導電性ダイヤモンド層３ａと導電性ダイヤモンド層３ｂとの間の領域、及び導電性ダイヤモンド層３ａ及び３ｂの一部を覆うように、不純物をドープせずに、又は、Ｂを極低濃度にドープして、チャネル層となる高抵抗ダイヤモンド層４を選択的に形成する。この高抵抗ダイヤモンド層４の厚さは、導電性ダイヤモンド層３ａ及び３ｂと同等又は導電性ダイヤモンド層３ａ及び３ｂよりもやや厚い程度であることが好ましく、例えば０．１μｍである。また、高抵抗ダイヤモンド層４として、極低濃度にＢをドープしたダイヤモンド層を形成する場合は、原料ガス中のＢ及びＣの原子比（Ｂ／Ｃ）を、例えば０．５ｐｐｍ未満にする。原料ガス中のＢ及びＣの原子比（Ｂ／Ｃ）を０．５ｐｐｍ以上にすると、ソース・ドレイン間の電流が不純物導電機構により流れるようになるため、ＦＥＴにした際に大きな電流値が得られなくなる。なお、高抵抗ダイヤモンド層４は、導電性ダイヤモンド層３ａと導電性ダイヤモンド層３ｂとの間及びその周辺部分に形成されていてばよく、厚さ以外には高精度の形状制御は不要である。

次に、図３（ｂ）に示すように、高抵抗ダイヤモンド層４上に、電子ビームリソグラフィ又はフォトリソグラフィを利用して、酸化シリコン、酸化アルミニウム、窒化シリコン、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウムからなる群から選択された少なくとも１種の絶縁材料からなり、厚さが例えば０．０５乃至１．００μｍと極めて薄いゲート絶縁膜５を形成する。なお、ゲート絶縁膜５は、少なくともソース・ドレイン間に形成されるチャネル領域上に形成されていればよく、厚さ以外には高精度の形状制御は不要である。

その後、図３（ｃ）に示すように、前述のゲート絶縁膜５と同様に電子ビームリソグラフィ又はフォトリソグラフィを利用して、導電性ダイヤモンド層３ａ及び３ｂの一部、高抵抗ダイヤモンド層４及びゲート絶縁膜５の一部を覆うように、即ち、ゲート電極形成予定領域とソース電極形成予定領域との間及びゲート電極形成予定領域とドレイン電極形成予定領域との間に、酸化シリコン、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、窒化シリコン、窒化アルミニウム、窒化ジルコニウム、チタン酸バリウム及びチタン酸ストロンチウムからなる群から選択された少なくとも１種の絶縁材料からなり、厚さが例えば０．０５乃至１．００μｍである保護膜６ａ及び６ｂを形成する。この保護膜６ａ及び６ｂは、電極を形成する際に高抵抗ダイヤモンド層４及びゲート絶縁膜５を保護するものである。

次に、全体を覆うように、厚さが例えば０．０５乃至１．００μｍであり、金、白金、アルミニウム、チタン及びタングステン等の金属材料からなる電極金属層７を形成する。

そして、金属電極層７におけるソース電極８、ドレイン電極９及びゲート電極１０となる部分以外の部分を収束イオンビームにより除去し、図１に示すダイヤモンドＦＥＴとする。収束イオンビーム（ＦＩＢ：Forcused Ion Beam）装置は、電界で収束加速された液体ガリウム（Ｇａ）イオン等を対象物に照射することにより対象物をエッチング加工する装置である。この収束イオンビーム装置は、ビーム径を絞ることによりサブミクロンオーダーの微細加工が可能、試料の二次電子像を見ることができるため加工領域の設定が容易等の特徴があり、従来、透過型電子顕微鏡（ＴＥＭ：Transmission electron microscope）観察用試料の作製等に使用されている。しかしながら、収束イオンビーム加工は、加工速度が遅く、フォトリソグラフィにより一括露光する方が加工時間が短くなるため、シリコン等を使用した従来の半導体素子の製造工程においては、配線の切断加工等にしか使用されていないのが現状である。また、収束イオンビームを使用すると、Ｇａイオンによりシリコン半導体素子の表面が汚染されるため、シリコン半導体素子の製造工程には適用することができないという問題もある。一方、ダイヤモンド半導体素子は、シリコン半導体素子よりも特性が優れているため付加価値が高く、製造工程の一部に収束イオンビームを使用した加工速度が遅いステップが入っても問題はない。また、ダイヤモンド半導体素子は、シリコン半導体素子とは異なり、Ｇａイオンにより表面が汚染されても、洗浄すればよく、シリコン半導体素子のようにＧａイオンが内部に入ってくることもない。更に、汚染を防止するため、Ｇａの代わりにキセノン（Ｘｅ）及びクリプトン（Ｋｒ）等のガスを使用することも可能である。

また、収束イオンビーム装置では、二次イオン質量分析が可能であり、加工部分の成分分析を行うことができる。そこで、本実施形態のＦＥＴの製造方法においては、金属電極層７をエッチングしている間は二次イオン質量分析を行い、下層の保護膜６ａ及び６ｂの成分原子、又は導電性ダイヤモンド層３ａ及び３ｂの炭素原子が検出され始めた時点で処理を完了する。これにより、下層にダメージを与えることなく、金属電極層７における電極形成予定領域以外の部分を除去することができる。

従来のＦＥＴの製造方法では、ソース電極及びドレイン電極とゲート電極とは、フォトリソグラフィ技術を利用して夫々別の工程で形成しているため、製造工程におけるステップ数が多く、またマスク合わせに精度が要求されるため、歩留まりが低下するといった問題がある。一方、本実施形態のＦＥＴの製造方法においては、マスク形成が不要で、微細加工が可能な収束イオンビームを使用しており、金属電極層７における電極となる部分以外の部分を除去するだけなので、１回のステップでソース電極８、ドレイン電極９及びゲート電極１０の全てを形成することができる。その結果、製造工程を大幅に簡素化することができる。なお、電極金属層７のエッチング加工は、装置に電極パターンを予め入力しておいて自動で行うこともできるが、二次電子像を見ながら手動で行うこともできる。

上述の如く、本実施形態のＦＥＴの製造方法においては、基板１上にギャップ層２を形成し、このギャップ層２をマスクにしてソース領域及びドレイン領域となる導電性ダイヤモンド層３ａ及び３ｂを形成した後、ギャップ層２を溶解除去し、このギャップ層２が形成されていた部分にチャネル層となる高抵抗ダイヤモンド層４を形成しているため、ソース・ドレイン間の距離、即ち、チャネル長を数１０ｎｍ程度にまで短くすることができる。これにより、工程数を増加させずに、寄生抵抗及び寄生容量を低減して、特性を向上させることができる。

また、電極金属層７を形成した後、収束イオンビームを使用して電極となる部分以外の部分を除去することにより、ソース電極８、ドレイン電極９及びゲート電極９を形成しているため、１回の処理でこれらの電極全てを形成することができ、製造工程を簡略化することができる。本実施形態のＦＥＴの製造方法のように、ダイヤモンド半導体素子の電極形成に収束イオンビームを使用すると、フォトリソグラフィを使用しなくても、ソース電極、ドレイン電極及びゲート電極を分離形成することができるため、多少時間はかかるが、製造工程を簡略化することができるという利点がある。ダイヤモンド半導体素子の場合、現時点では、ウエハの直径が最大でも１インチ程度であり、１枚のウエハに形成される素子数も２０個以下程度であり、また、直径１インチのウエハ全体にデバイスモジュールを形成する場合には、その中に形成されるトランジスタは数個ということも考えられる。このため、大面積のウエハを使用して大量生産されているシリコン半導体素子の製造工程に収束イオンビームを適用することは難しいが、少量・他品種のダイヤモンド半導体素子の製造工程においては、フォトリソグラフィを利用した従来の方法よりも、収束イオンビームを利用する方が有利である。

更に、収束イオンビームは、精度よく微細加工を行うことができるため、リソグラフィ技術を利用した従来の方法では製造することが困難であった電極間距離が短く、また電極サイズが小さい微細な半導体素子も製造することができる。これにより、従来の半導体素子に比べて、寄生抵抗及び寄生抵抗が小さく、特性が優れた半導体素子を製造することができる。

なお、本実施形態のＦＥＴの製造方法においては、収束イオンビームにより、各電極を形成しているが、例えば、エッチング条件を最適化することにより、プラズマエッチング法及びスパッタ法等を適用することもできる。その場合、例えばスパッタ法等により、各電極を形成する領域以外の部分に、酸化シリコン、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、窒化シリコン、窒化アルミニウム、窒化ジルコニウム、チタン酸バリウム及びチタン酸ストロンチウム等のセラミックス材料からなるマスクを形成した後、保護膜６ａ及び６ｂ並びに導電性ダイヤモンド層３ａ及び３ｂがエッチングされない条件でエッチング又は逆スパッタ等の処理を行い、電極金属層７における電極形成予定領域以外の部分を除去する。

また、本実施形態においてはダイヤモンドＦＥＴの製造方法について述べたが、本発発明はこれに限定されるものではなく、トランジスタ、ダイオード及び発光デバイス等の広範囲なダイヤモンド半導体素子に適用することができる。例えば、本発明の半導体素子の製造方法によりダイオード及びセンサを製造する場合は、図２（ａ）乃至（ｄ）及び図３（ａ）に示す工程の後、少なくとも導電性ダイヤモンド層３ａ及び３ｂ上に電極金属層を形成し、この電極金属層における電極となる部分以外の部分を収束イオンビームにより除去して、導電性ダイヤモンド層３ａ及び３ｂ上に夫々金属電極を形成する。これにより、前述の実施形態のＦＥＴの製造方法と同様に、工程数を増加させることなく高性能のダイオード及びセンサを製造することができる。

本発明の実施形態のＦＥＴの構造を示す断面図である。（ａ）乃至（ｄ）は本発明の実施形態のＦＥＴの製造方法をその工程順に示す断面図である。（ａ）乃至（ｄ）は本発明の実施形態のＦＥＴの製造方法をその工程順に示す断面図であり、（ａ）は図２（ｄ）の次の工程を示す。特許文献１に記載のＭＩＳＦＥＴの構造を示す断面図である。特許文献２に記載のＭＩＳＦＥＴの構造を示す断面図である。特許文献３に記載のダイヤモンドＦＥＴの動作原理を示す模式図である。特許文献４に記載のＦＥＴの構造を示す断面図である。

符号の説明

１、１０１、１３１；絶縁性ダイヤモンド基板
２；ギャップ層
３ａ、３ｂ；導電性ダイヤモンド層
４；高抵抗ダイヤモンド層
５；ゲート絶縁膜
６ａ、６ｂ；保護膜
７；電極金属層
８、１０４、１１５、１２４、１３３；ソース電極
９、１０５、１１６、１２６、１３４；ドレイン電極
１０、１０７、１１８、１２５、１３７；ゲート電極
１１、１２０、１３０；ＦＥＴ
１００、１１０；ＭＩＳＦＥＴ
１０２ａ、１０２ｂ、１３２ａ、１３２ｂ；高ドープｐ型半導体ダイヤモンド層
１０３、１３５；低ドープｐ型半導体ダイヤモンド層
１０６；アンドープダイヤモンド層
１１１；シリコン基板
１１２；下地層
１１３ａ、１１３ｂ；ｎ型半導体ダイヤモンド層
１１４；ｐ型半導体ダイヤモンド層
１１７；ダイヤモンド絶縁体層
１２１、１２３；半導体ダイヤモンド層
１２２；高抵抗ダイヤモンド層
１３６；酸化シリコン絶縁層

Claims

絶縁性ダイヤモンド基板上にその幅がソース領域及びドレイン領域間の距離と等しいギャップ層を形成する工程と、前記ギャップ層の両側にソース領域及びドレイン領域となる第１及び第２の導電性ダイヤモンド層を形成する工程と、前記ギャップ層を除去する工程と、前記基板上の前記第１及び第２の導電性ダイヤモンド層間の領域上に前記第１及び第２の導電性ダイヤモンド層に接触するように、前記第１及び第２の導電性ダイヤモンド層よりも電気抵抗が高くチャネル層となる高抵抗ダイヤモンド層を選択的に形成する工程と、前記高抵抗ダイヤモンド層上にゲート絶縁膜を選択的に形成する工程と、ゲート電極形成予定領域とソース電極形成予定領域との間及びゲート電極形成予定領域とドレイン電極形成予定領域との間に保護膜を形成する工程と、金属層を形成する工程と、前記金属層におけるソース電極形成予定領域、ドレイン電極形成予定領域及びゲート電極形成予定領域以外の部分を収束イオンビームにより除去する工程と、を有することを特徴とする半導体素子の製造方法。
前記第１及び第２の導電性ダイヤモンド層は、高濃度でＢがドープされた高ドープダイヤモンド層であり、前記高抵抗ダイヤモンド層は、前記第１及び第２の導電性ダイヤモンド層よりも低濃度でＢがドープされた低ドープダイヤモンド層又は不純物をドープしていないアンドープダイヤモンド層であることを特徴とする請求項１に記載の半導体素子の製造方法。
前記ギャップ層は、高融点金属、高融点金属の窒化物、高融点金属の炭化物、貴金属、酸化シリコン、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、窒化シリコン、窒化アルミニウム、窒化ジルコニウム、チタン酸バリウム及びチタン酸ストロンチウムからなる群から選択された少なくとも１種の材料により形成されていることを特徴とする請求項１又は２に記載の半導体素子の製造方法。