JPWO2004079910A1 - 電界放射型微小電子エミッタを用いた論理演算素子および論理演算回路 - Google Patents
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Abstract
Description
Si基板を用いたMOSFET以上の周波数で動作させる場合にはGaAs等の化合物半導体が使われ、特定の高周波増幅には真空管が使われている。真空管を用いるのは、真空中における方が固体中におけるよりもキャリアの電子の移動度が早いことを利用している。
真空管においては熱電子放出を利用する場合が多いが、低消費電流で大電流密度が得られることからSpindt型の電界放射型冷陰極を用いる場合がある。その高周波動作は、Journal of Vacuum Science and Technology B,14(1996)1986などに示されている。また、このような電界放射型冷陰極を集積回路に用いる例は特開平11−329263号公報などに示されている。
しかしながら、現在論理演算に広く用いられているSiなどの固体デバイスでは電子・ホールの移動度に制限がある。リソグラフィーなど微細化技術の進展により高速化が進められているが、その動作周波数には限界がきている。
一方、高周波動作が可能な真空管はその集積度に問題がある。また、小面積内に多数の素子を有するSpindt型の微小冷陰極は大電流密度という特性があることから論理演算よりはマイクロ波管やディスプレイなどに用途が集中している。
またこれらは動作電圧が高かった。そのため消費電力が大きくなると共に、逆バイアスがかかった場合の耐圧に問題が生じた。さらに電池駆動が出来ないなど、携帯性を持たせることも出来なかった。
前記の特開平11−329263号公報に記載の電界放射型冷陰極を集積回路に用いるものでは素子が平面構造であるため、素子構成には面積が必要となる。また電子放出素子で多段の演算を接続した場合の具体的な集積方法については特開平11−329263号公報では触れられていない。
すなわち、本発明は次に記載する構成を備えることにより、上記課題を解決することができた。
(1)2つ以上の電界放射型微小電子エミッタのカソードを低電位電源もしくはグラウンドに並列に接続し、前記エミッタに対応する2つ以上のアノードを受動素子または能動素子を介して高電位電源に並列に接続し、2つ以上のアノードが実質的に同電位であり、前記エミッタに対応するゲート電極に2系統以上の信号電圧を入力する構造であって、2系統のどちらかに高電位の入力信号が入るとエミッタから電子放出が起こり、前記アノードの電位を低下させることを特徴とするNOR素子。
(2)前記2つ以上の電界放射型微小電子エミッタのそれぞれに対応するアノード電極が単一の平面で構成されることを特徴とする(1)に記載のNOR素子。
(3)10V以下の電圧で動作することを特徴とする(1)又は(2)に記載のNOR素子。
(4)第1の電界放射型微小電子エミッタのアノードと第2の電界放射型微小電子エミッタのカソードとが直列接続されており、第1エミッタと第2エミッタに対応するゲート電極には2系統の信号電圧が加えられており、両入力信号が高電位のときに第2エミッタのアノード電位を低下させることを特徴とするNAND素子。
(5)第1の電界放射型微小電子エミッタのカソードと第2の電界放射型微小電子エミッタのカソードとが同一平面にあり、該第1のエミッタと該第2のエミッタとの間に垂直に形成された柱状電極によって該第1のエミッタのアノードと該第2のエミッタのカソードとが直列接続されることを特徴とする(4)に記載のNAND素子。
(6)第1の電界放射型微小電子エミッタのアノードと第2の電界放射型微小電子エミッタのカソードとを一体として直列接続したことを特徴とする(4)に記載のNAND素子。
(7)前記NAND素子の前記第1の電界放射型微小電子エミッタのアノードとゲート電極を素子平面に投影したときに重なり面積がないことを特徴とする(4)〜(6)のいずれかに記載のNAND素子。
(8)10V以下の電圧で動作することを特徴とする(4)〜(7)のいずれかに記載のNAND素子。
(9)上記(1)〜(3)のいずれかに記載のNOR素子および/または上記(4)〜(8)のいずれかに記載のNAND素子を論理演算素子として含む論理演算回路。
(10)界放射型微小電子エミッタのカソードを低電位電源もしくはグラウンドに接続し、アノードを受動素子または能動素子を介して高電位電源に接続し、ゲートに入力する電位で出力のアノード電位を変化させるNOT素子を論理演算素子として含むことを特徴とする(9)に記載の論理演算回路。
(11)NOT素子とNOR素子とからなり、それらのエミッタのカソードを同電位にして論理演算を接続することを特徴とする(9)または(10)に記載の論理演算回路。
(12)各素子の出力のアノードを受動素子を介するか、または直接に別の素子のゲートに接続させて論理演算の接続していることを特徴とする(9)〜(11)のいずれかに記載の論理演算回路。
(13)隣り合う二つの電界放射型微小電子エミッタが、一方のエミッタのアノードと他のエミッタのゲートとが同一平面となる構造、一方のエミッタのアノードと他のエミッタのカソードとが同一平面となる構造または前記両者の構造を併せ持つ構造を有することを特徴とする(9)〜(12)のいずれかに記載の論理演算回路。
(14)カソード・ゲート・アノードが同一の基板平面にあり、基板表面と平行方向に電子を放出することを特徴とする(9)〜(13)のいずれかに記載の論理演算回路。
(15)前記素子の基板としてノンドープの半導体基板を用い、各エミッタの突起部分もしくは周辺にのみ導電性のドーピング領域を作って各エミッタを電気的に分離していることを特徴とする(9)〜(14)のいずれかに記載の論理演算回路。
(16)前記素子の絶縁層が4より小さい比誘電率を持つ材料からなることを特徴とする(9)〜(15)のいずれかに記載の論理演算回路。
(17)前記素子のカソードがダイヤモンド、もしくはダイヤモンド薄膜を被覆した導電性材料であることを特徴とする(9)〜(16)のいずれかに記載の論理演算回路。
(18)前記素子のカソードがカーボンナノチューブ、もしくはカーボンナノチューブを被覆した導電性材料であることを特徴とする(9)〜(16)のいずれかに記載の論理演算回路。
(19)前記素子のカソードがBN、AlNもしくはGaN、もしくはそれらの薄膜を被覆した導電性材料であることを特徴とする(9)〜(16)のいずれかに記載の論理演算回路。
(20)前記素子が10V以下の電圧で動作することを特徴とする(9)〜(19)のいずれかに記載の論理演算回路。
図2は、本発明のNOR素子の構成例およびその回路を示す図である。
図3は、本発明のNAND素子の構成例およびその回路を示す図である。
図4は、本発明の素子を用いたエミッタの電界電子放出の電流特性を示す図である。
図5は、本発明のNOR素子の構成例を示す図である。
図6は、本発明のNAND素子の構成例を示す図である。
図7は、本発明のNAND素子を複数のエミッタから構成した例およびその回路を示す図である。
図8は、本発明のNAND素子であって、アノードとゲートとに重なり面積のないようにした例を示す図である。
図9は、本発明のNAND素子であって、アノードとカソードとを一体とした例を示す図である。
図10は、本発明のOR演算を行う論理演算回路を示す図である。
図11は、本発明のAND演算を行う論理演算回路を示す図である。
図12は、本発明の論理演算回路であって、素子同士の異なる電極を同一平面に置いた構造を有する例を示す図である。
図13は、本発明の論理演算回路であって、カソード・ゲート・アノードが同一の基板平面にあり、基板表面と平行方向に電子を放出するようにした例を示す図である。
B 入力用ゲート
Z 出力用アノード
Z′端子
本発明の論理演算回路を構成する論理演算素子であるNOT素子、NOR素子およびNAND素子はSpindt型の電界放射型冷陰極を用いる。
まず、本発明の論理演算回路を構成する基本論理素子となる電界放射型微小電子エミッタの構成を図1に基づいて説明する。
図1に示すように、基板上に、カソード、絶縁層、ゲート及びアノード電極を形成して電界放射型微小電子エミッタを形成する。カソードの材質としては、Mo、Wなどの高融点金属やSiなどの他に、カーボンナノチューブや、負性電子親和力を持つダイヤモンドや、BN、AlN、GaN等の窒化物半導体などが用いられる。また、MoやSi等の導電性材料の表面にカーボンナノチューブ、ダイヤモンド、BN、AlN、GaN等の窒化物半導体を被覆したものを用いても良い。これら半導体の導電性の付与の仕方には特に制限はなく、p型不純物、n型不純物、あるいは欠陥に起因するn型キャリアなどを用いることができる。絶縁層の材料としてはSiO2、窒化ケイ素、酸窒化ケイ素、Al2O3、CaF2などが用いられる。ゲート及びアノード電極にはMo、Nb、Taなどの高融点金属やWSi2などの高融点金属シリサイドなどが用いられる。
カソードは特にダイヤモンドが望ましい。ダイヤモンドは負性電子親和力を有するため、低電圧で動作し、低消費電力の論理回路を作製できる。また逆に放出電子電流を大きく取ることもでき、この場合には後に述べるNAND素子の緩和時間を低減できる。またダイヤモンド及びカーボンナノチューブは表面に絶縁性の酸化層が形成されないため、10−6Torr程度の比較的低真空でも電子放出素子として動作させることが出来る。
上記の電界放射型微小電子エミッタを用いてNOT素子を構成するために以下のように配線する。アノードは受動素子または能動素子を介して高電位電源に接続する。本発明における受動素子とは抵抗、キャパシタなどであり、抵抗としては例えばポリシリコンや窒化タンタルなどを用いることができるが、これらの材料に限定されない。また能動素子にはトランジスタや動作特性の異なる電界放射型微小電子エミッタを配しても良い。カソードは低電位電源もしくはグラウンドに接続する。この際、基板が導電性であって、基板を通してカソードを接続しても良い。また、基板が絶縁性でカソードまで電極を配して接続しても良い。図1は前者の例を示したものである。これらのカソードは単数でも、複数でよい。
以上のように構成されたNOT素子の動作について説明する。ゲート電極に電圧信号を入力し、ゲートが高電位のときカソードから電子放出が起こり、アノード電位を低下させる。逆にゲートが低電位のときはカソードから電子放出が起こらず、アノードは高電位となる。このように入力値の否定がアノード電位として出力される。
次に本発明のNOR素子を図2に基づいて説明する。
NOR素子は上記NOT素子のエミッタの部分を、アノードとカソードを並列につないだ2つ以上のエミッタで置き換えることによって得られる。このとき、片方、もしくは両方の入力用ゲートが高電位のときカソードから電子放出が起こり、出力のアノードは低電位となる。両方の入力用ゲートが低電位のときカソードから電子放出が起こらないため、出力のアノードは高電位となり、NOR素子として機能する。
次に本発明のNAND素子を図3〜図9に基づいて説明する。
NAND素子は、図3に示すように、上記NOT素子のエミッタ部分を、アノードとカソードとを直列につないだ2つ以上のエミッタで置き換えることによって得られる。このとき、2つのエミッタのカソード間は電気的に絶縁されている必要がある。また、アノードとカソードとを、第1エミッタと第2エミッタとの間に垂直に形成された柱状電極を用いて直列接続する。この形状の接続電極は表面積の大きい平面上電極と比べて静電容量を減少させて動作をより高速化することができる。
絶縁性基板にはSiO2、Al2O3、等の基板を用い、その上にMo、W等の金属や、Si、カーボンナノチューブなどのカソードを形成する。また、Mo、W、Si等の導電性材料の表面にカーボンナノチューブ、ダイヤモンド、BN、AlN、GaNなどの薄膜を形成しても良い。また、図6に示すように、基板をダイヤモンド等のノンドープで大きい抵抗を持つ半導体とし、そのカソードの部分にだけドーピングして電気伝導性を持たせても良い。
このNAND素子の動作は、両方の入力用ゲートが高電位のとき、全てのカソードから電子放出が起こり、出力のアノードは低電位となる。片方、もしくは両方の入力用ゲートが低電位のときカソードから電子放出が起こらず、出力のアノードは高電位となり、NAND素子として機能する。
以上のようにして基本論理回路であるNOT素子、NOR素子およびNAND素子を形成することができる。なお、これらの素子を構成するエミッタは単数でも、複数でも良い。図7に複数のエミッタから構成されたNAND素子の例を示す。
また、本発明者らが検討を重ねた結果、NAND素子は入力電圧によっては動作に遅延が起こることが分かった。例えば図3に示すものにおいて、入力用ゲートAが高電位であり、入力用ゲートBが低電位のとき、理想的には電子放出が起こらないはずであるが、実際にはAに属するカソードから電子放出が起こり、カソードが帯電して電位が上昇して定常状態になるまで緩和時間が必要になる。したがって、緩和時間を低下させるには静電容量を低下させる必要がある。緩和時間を短縮して高速動作を行うために、本発明者らは特にカソードに接続されているアノードとゲートの間の静電容量を小さくすれば良いことを見出した。
一般に平行平板の電極の静電容量CはC=εS/dで表される。εは誘電率、Sは面積、dは電極間距離である。dは素子構造上、変化させるのは難しい。また、従来はカソードとゲートの重なり面積Sを小さくして静電容量を下げる例[IEEE Trans.Elec.Dev.,38(1991)2368]が見られたが、充分に静電容量を小さくできるとは言えない。そこで図8に示すようにゲートとアノードを基板表面に投影した場合に重なり面積が無い構造にすれば静電容量を小さくし、電荷量を小さくすることができる。なお、図8の平面図は、重なり面積の無い方だけの平面図を示す。
また、従来のSpindt型冷陰極は絶縁層にSiO2やAl2O3などが用いられてきたが、それらは比誘電率が4以上であった。しかし、SiOFやSiOCH、ポーラス状誘電体や有機ポリマーなど比誘電率が4より小さい材料を絶縁層に用いれば、従来より静電容量が小さくなり、NAND素子を高速に動作させることができる。また、誘電率を極限まで下げるために、電極間には絶縁層の代わりに真空を配置しても良い。
さらに、図9に示すように、第1エミッタのアノードと第2エミッタのカソードとを一体とする構造を取れば、余分な配線による静電容量が発生しないため、NAND素子を高速に動作させることができる。
以上のような方法によりNAND素子を高速に動作させることができるが、NAND素子には必ず動作の遅延が発生する。そこでNAND素子を用いずにNOT素子とNOR素子のみで論理演算回路を構成するようにしても良い。この場合、高速で動作できるという機能の他に、図1、2で見られるようにカソードを全て同電位にすることが可能になる。従って、従来の電子放出素子ではカソードを保持する基板に絶縁性材料を用いる必要があったが、本発明においては金属等の導電性材料を用いることができる。
また、ダイヤモンド等の半導体材料をカソード材料にする場合、カソード及び下部の基板全体に一括してドーピングして導電状態にすることができる。従来、このように基板が導電性を持つ場合は、電子ビーム装置など全てのカソードが同じ機能をする大電流用途に用いられてきた。しかし、本発明の構成であれば、基板が導電性を持ちつつ個々のカソードが独立して機能するという、従来にない特徴を有する。
論理演算を接続するには、図10や図11に示すように、各電極の位置が合うように電極位置をずらす構造を各エミッタの間に作る。
しかしこの構成では電極の絶縁性を確保するために各エミッタとの位置関係に工夫が必要であったり、電極が近接するため動作遅延の原因となる静電容量の発生が起こる。そこで、図12の(a)に示すように、接続すべきアノードとゲートとが同一平面になるか、(b)に示すようにアノードとカソードとが同一平面になるように各電極を作製する。このようにすれば、前述の静電容量が発生しないほか、位置合わせのための電極配線が要らないため、カソードの面密度を増やすことができる。したがって、従来より面密度の高い回路を作製することができる。
これらの構造はSpindt型のようにカソードを平面上に多数配置して基板平面に垂直に電子を放出する場合のほか、図13に示すように基板平面に平行に電子を放出する場合でも良い。このようにすればゲート・アノード等の電極を一括して形成することができ、複雑な論理演算回路を作製する工程を簡略化できる。さらにこの構成では絶縁に真空を使えるため、誘電率が小さく、動作遅延を抑えることができる。また、基板にダイヤモンドなどの熱伝導率の高い材料を用いれば、演算の駆動電力で発生する熱のヒートシンクとして機能し、論理演算回路の熱対策となる。
次にスパッタ法でAlを成膜し、フォトリソプロセスで1μmφのドットパターンを作製した。これをRIE法で酸素を50sccm、CF4ガスを0.5sccm流し、圧力50mTorrで1.5μmエッチングした。高さ1μmの突起が形成され、電気伝導するPドープ部分は突起先端から0.5μmまでで、各エミッタを電気的に分離することができた。
このようにして作成した図1に示すエミッタの電界電子放出の電流電圧特性を、図4に示す。なお、負荷抵抗は10MΩとした。ゲート電圧2V(Vg=2V)以下では、電子が放出されずOFF状態になり、ゲート電圧10V(Vg=10V)では、電子が放出されたONの状態になることが判った。
次に図5、6に示すNORとNAND素子を作成した。NOR素子では、エミッタの上下にMo電極を配し、NAND素子では、第1エミッタと第2エミッタとの間に柱状のMo電極を垂直に配置し、該柱状Mo電極により第1のエミッタのアノード電極を第2のエミッタのカソードのドーピング部分に接続した。それぞれの素子の動作電圧を表1、2に示す。表1から判るように、NOR素子では、片方もしくは両方のゲート電圧を10Vとすることによって、出力電圧は、2V以下の低電圧状態になり、両方のゲート電圧が低電圧状態の時、出力電圧は、10Vの高電圧状態となる。また、表2から、NAND素子では、両方のゲート電圧が10Vの高電圧状態の時に出力電圧が、低電圧状態になる。このように、エミッタの材質をダイヤモンドとすれば、10V以下の低電圧動作が可能であることが確認された。
この上に、スパッタ法でAlを成膜し、フォトリソプロセスで1μmφのドットパターンを作製した。これを酸素とCF4ガスで1.5μmエッチングし、高さ1μmの突起を形成した。ダイヤモンド基板の側面に電極を取り、カソード全体を接地した。その後、MoとSiO2でゲート電極、アノード電極および絶縁層を形成し、NOT素子とNOR素子とからなる論理演算回路を形成した。
実施例2で作製したものよりも素子構造が簡易であるため、工程数を削減できた。
同様に、膜厚1μmのホウ素ドープダイヤモンドを成膜し、実施例2と同様の工程でNOT素子とHAND素子とからなる論理演算回路を構成した。得られた論理演算回路と先に作製した論理演算回路との演算時間を比較したところ、NOT素子とNOR素子だけを用いた方が合計緩和時間が短かった。
各素子や電極の間に1μmの絶縁層を取るとして、NOT素子を100個つなげた演算回路を作製した。従来構造で作製した場合は面積が2500μm2必要だったのに対し、新構造では900μm2の小面積に削減された。
実施例1では絶縁層・ゲート電極・絶縁層・アノード電極の最低4回の成膜プロセスが必要であったが、本実施例の構造では絶縁層と電極の2回の成膜で論理演算回路を形成することができた。
さらに横向きでは各電極の間が真空であっても充分強度を持つため、電極間の静電容量を減少させ、高速動作を行うことができた。
Claims (20)
- 2つ以上の電界放射型微小電子エミッタのカソードを低電位電源もしくはグラウンドに並列に接続し、前記エミッタに対応する2つ以上のアノードを受動素子または能動素子を介して高電位電源に並列に接続し、2つ以上のアノードが実質的に同電位であり、前記エミッタに対応するゲート電極に2系統以上の信号電圧を入力する構造であって、2系統のどちらかに高電位の入力信号が入るとエミッタから電子放出が起こり、前記アノードの電位を低下させることを特徴とするNOR素子。
- 前記2つ以上の電界放射型微小電子エミッタのそれぞれに対応するアノード電極が単一の平面で構成されることを特徴とする請求項1記載のNOR素子。
- 10V以下の電圧で動作することを特徴とする請求項1又は2記載のNOR素子。
- 第1の電界放射型微小電子エミッタのアノードと第2の電界放射型微小電子エミッタのカソードとが直列接続されており、第1エミッタと第2エミッタに対応するゲート電極には2系統の信号電圧が加えられており、両入力信号が高電位のときに第2エミッタのアノード電位を低下させることを特徴とするNAND素子。
- 第1の電界放射型微小電子エミッタのカソードと第2の電界放射型微小電子エミッタのカソードとが同一平面にあり、該第1のエミッタと該第2のエミッタとの間に垂直に形成された柱状電極によって該第1のエミッタのアノードと該第2のエミッタのカソードとが直列接続されることを特徴とする請求項4に記載のNAND素子。
- 第1の電界放射型微小電子エミッタのアノードと第2の電界放射型微小電子エミッタのカソードとを一体として直列接続したことを特徴とする請求項4に記載のNAND素子。
- 前記NAND素子の前記第1の電界放射型微小電子エミッタのアノードとゲート電極を素子平面に投影したときに重なり面積がないことを特徴とする請求項4〜6のいずれかに記載のNAND素子。
- 10V以下の電圧で動作することを特徴とする請求項4〜7のいずれかに記載のNAND素子。
- 請求項1〜3のいずれかに記載のNOR素子および/または請求項4〜8のいずれかに記載のNAND素子を論理演算素子として含む論理演算回路。
- 界放射型微小電子エミッタのカソードを低電位電源もしくはグラウンドに接続し、アノードを受動素子または能動素子を介して高電位電源に接続し、ゲートに入力する電位で出力のアノード電位を変化させるNOT素子を論理演算素子として含むことを特徴とする請求項9に記載の論理演算回路。
- NOT素子とNOR素子とからなり、それらのエミッタのカソードを同電位にして論理演算を接続することを特徴とする請求項9または10に記載の論理演算回路。
- 各素子の出力のアノードを受動素子を介するか、または直接に別の素子のゲートに接続させて論理演算の接続していることを特徴とする請求項9〜11のいずれかに記載の論理演算回路。
- 隣り合う二つの電界放射型微小電子エミッタが、一方のエミッタのアノードと他のエミッタのゲートとが同一平面となる構造、一方のエミッタのアノードと他のエミッタのカソードとが同一平面となる構造または前記両者の構造を併せ持つ構造を有することを特徴とする請求項9〜12のいずれかに記載の論理演算回路。
- カソード・ゲート・アノードが同一の基板平面にあり、基板表面と平行方向に電子を放出することを特徴とする請求項9〜13のいずれかに記載の論理演算回路。
- 前記素子の基板としてノンドープの半導体基板を用い、各エミッタの突起部分もしくは周辺にのみ導電性のドーピング領域を作って各エミッタを電気的に分離していることを特徴とする請求項9〜14のいずれかに記載の論理演算回路。
- 前記素子の絶縁層が4より小さい比誘電率を持つ材料からなることを特徴とする請求項9〜15のいずれかに記載の論理演算回路。
- 前記素子のカソードがダイヤモンド、もしくはダイヤモンド薄膜を被覆した導電性材料であることを特徴とする請求項9〜16のいずれかに記載の論理演算回路。
- 前記素子のカソードがカーボンナノチューブ、もしくはカーボンナノチューブを被覆した導電性材料であることを特徴とする請求項9〜16のいずれかに記載の論理演算回路。
- 前記素子のカソードがBN、AlNもしくはGaN、もしくはそれらの薄膜を被覆した導電性材料であることを特徴とする請求項9〜16のいずれかに記載の論理演算回路。
- 前記素子が10V以下の電圧で動作することを特徴とする請求項9〜19のいずれかに記載の論理演算回路。
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