WO2017086253A1 - ダイヤモンド電子素子 - Google Patents

ダイヤモンド電子素子 Download PDF

Info

Publication number
WO2017086253A1
WO2017086253A1 PCT/JP2016/083564 JP2016083564W WO2017086253A1 WO 2017086253 A1 WO2017086253 A1 WO 2017086253A1 JP 2016083564 W JP2016083564 W JP 2016083564W WO 2017086253 A1 WO2017086253 A1 WO 2017086253A1
Authority
WO
WIPO (PCT)
Prior art keywords
diamond
layer
nitrogen
plane
doped
Prior art date
Application number
PCT/JP2016/083564
Other languages
English (en)
French (fr)
Inventor
仁 梅沢
新矢 大曲
杢野　由明
規夫 徳田
一浩 中西
裕貴 黒島
雅嗣 長井
Original Assignee
国立研究開発法人産業技術総合研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 国立研究開発法人産業技術総合研究所 filed Critical 国立研究開発法人産業技術総合研究所
Publication of WO2017086253A1 publication Critical patent/WO2017086253A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1602—Diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present invention relates to a high-power diamond electronic device having a vertical structure or a pseudo-vertical structure.
  • diamond electronic devices have been expected as devices capable of practical operation under large band gaps, high avalanche breakdown electric fields, high saturated carrier mobility, high thermal conductivity, high temperatures and radiation exposure environments.
  • Development of high-power diamond semiconductor elements such as diamond Schottky barrier diodes, diamond field effect transistors, diamond pn diodes, diamond thyristors, and diamond transistors has been promoted as semiconductor elements utilizing these characteristics.
  • the present inventors have conducted research and development on a high-quality diamond laminated structure and manufacturing method by CVD (see Patent Documents 3 to 5). Further, the present inventors have proposed a lateral MESFET (Metal-Semiconductor Field Effect Transistor) having a channel on the (100) plane of diamond (see Non-Patent Document 1).
  • the MESFET is a field effect transistor having a structure in which a Schottky junction metal is formed on a semiconductor as a gate.
  • Patent Document 6 discloses a field transistor formed in the order of a substrate, a diamond semiconductor layer, and a compound semiconductor layer as a field effect transistor having diamond as a main material.
  • the diamond semiconductor layer is composed of (111) plane diamond
  • the compound semiconductor layer is composed of a (0001) plane hexagonal compound semiconductor or a (111) plane cubic compound.
  • Patent Document 6 describes that a compound semiconductor can be spontaneously oriented and formed by crystal growth on a (111) plane diamond.
  • Patent Document 6 As shown in Patent Document 6 as a prior art, FETs using a diamond semiconductor as a channel material are almost hole-conducting. In this method, when a diamond crystal is grown using a chemical vapor deposition (CVD) method, a hydrogen-terminated surface of diamond formed spontaneously is used as a carrier supply source. In this prior art, due to the low hole mobility, high frequency operation and high current density were difficult, and the threshold voltage depends on the interface state of the hydrogen termination surface. It is known that there was a problem of difficulty.
  • CVD chemical vapor deposition
  • a lateral diode, a diode having a pseudo-vertical structure, a diode having a vertical structure, a lateral MESFET, a lateral MOSFET, and the like have been proposed.
  • a field effect transistor in which a gate metal is formed on a semiconductor through an insulating film is called a MOSFET (Metal-Oxide-Semiconductor Circuit Effect Transistor).
  • MOSFET Metal-Oxide-Semiconductor Circuit Effect Transistor
  • the present invention is intended to solve these problems, and aims to reduce the loss and the breakdown voltage of a diamond semiconductor.
  • Another object of the present invention is to provide a diamond electronic device suitable for a vertical structure or pseudo-vertical structure having excellent low loss and high breakdown voltage characteristics.
  • the present invention has the following features in order to achieve the above object.
  • the present invention relates to a diamond electronic device, and has a diamond laminated structure including at least a p + conductive layer made of diamond, a p-type drift layer made of diamond, a high resistance layer made of diamond, and a p + contact layer made of diamond in this order.
  • a p + conductive layer made of diamond for example, in the case of MOSFET, it has the above-mentioned laminated structure.
  • a p-type layer made of diamond is disposed between a high resistance layer made of diamond and a p + contact layer made of diamond.
  • the p + conductive layer is laminated on a semi-insulating substrate.
  • the high resistance layer is a layer made of nitrogen-doped diamond.
  • the diamond electronic device of the present invention has a trench structure in the diamond laminated structure, and a trench side wall of the trench structure is a ⁇ 111 ⁇ plane.
  • the diamond electronic device of the present invention includes a gate electrode on the ⁇ 111 ⁇ plane.
  • the diamond electronic device of the present invention has a transistor structure in which the gate electrode is a metal-semiconductor junction.
  • the diamond electronic device of the present invention has a transistor structure in which the gate electrode is a metal-insulating film-semiconductor junction.
  • the diamond electronic device of the present invention includes a first electrode in the p + conductive layer and a second electrode in the contact layer.
  • the first electrode is a drain electrode
  • the second electrode is a source electrode.
  • the present invention relates to a field effect transistor, wherein the ⁇ 111 ⁇ plane of a nitrogen-doped diamond layer having a diamond laminated structure is used for a hole channel.
  • the present invention relates to a field effect transistor, wherein a gate electrode is provided on an ⁇ 111 ⁇ plane of nitrogen-doped diamond via an insulating film to form a metal-insulating film-semiconductor junction, and the ⁇ 111 ⁇ plane is formed as a hole channel. It is used for.
  • the present invention relates to a field effect transistor, wherein a gate electrode is provided on a ⁇ 111 ⁇ plane of nitrogen-doped diamond via a p-type layer to form a metal-semiconductor junction, and the p-type layer serves as a channel. .
  • the ⁇ 111 ⁇ surface is specifically atom flattened and terminated with hydrogen or an OH group.
  • the diamond electronic device of the present invention can achieve low loss and high breakdown voltage.
  • the diamond laminated structure formed on the high-quality semi-insulating substrate can provide an effect of lowering the price.
  • a transistor structure in which the gate electrode is a metal-semiconductor junction is employed as in the present invention, a MESFET structure is possible, and an effect of increasing current can be obtained.
  • the semiconductor device having the diamond laminated structure as in the present invention it is possible to flatten the surface by using the (111) surface of diamond for the channel. Furthermore, by using the (111) surface of diamond for the channel, atom flattening and terminating with hydrogen or OH groups, and making the channel a semi-insulating layer using a nitrogen-doped layer, defects at the interface (MOS, MES) can be obtained. A power semiconductor with no diamond laminated structure can be produced.
  • the schematic diagram of the vertical structure MOSFET formed in the (001) plane wafer of embodiment of this invention The schematic diagram of the quasi-vertical structure MOSFET formed in the (001) plane wafer of embodiment of this invention.
  • the transistor In order to reduce the loss and increase the breakdown voltage of a field effect transistor, the transistor is formed with a vertical channel structure that does not affect the semiconductor performance and does not trap charges at the MOS interface. It is necessary to create a structure that does not generate current.
  • the MOS interface is flat and defects such as dangling bonds do not occur.
  • an oxide film insulator can be obtained by oxidizing and growing a base material Si. Therefore, there is a chemical bond between the base material Si and the oxide film insulator.
  • diamond does not have an oxide solid insulating film, it is necessary to form an insulating film such as SiO 2 or Al 2 O 3 by vapor deposition or CVD of an oxide film. Since there is a poor chemical bond between the insulating film forming material such as SiO 2 and Al 2 O 3 and the diamond surface, it is necessary to terminate the defects such as unbonded hands by treating the diamond surface in advance.
  • the sheet carrier concentration of MOSFET is about 1E12 / cm 2 to 1E13 / cm 2 , so the defect density for obtaining free carriers needs to be about 1E11 / cm 2 or less.
  • the atomic density of the diamond surface is about 1E15 / cm 2 , and the bonding needs to be controlled with 99.99% surface atoms.
  • the hydrogen-terminated surface is assumed to be an ideal state, but no technology for realizing such a high-quality surface has been reported.
  • the band gap of diamond is as large as 5.5 eV and the electron affinity becomes negative or positive depending on the terminal atom, selection of the terminal atom is important.
  • the conduction band of the diamond is higher than the conduction band of the insulator, so that the electrons in the diamond easily enter the conduction band and become a gate leakage current.
  • the doping to the channel is important for controlling the threshold value, and an n-type layer is required for a p-channel FET and a p-type layer is required for an n-channel FET.
  • phosphorus is generally used for the n-type layer, but it is extremely difficult to control the quality of phosphorus-doped diamond.
  • the present inventor has paid attention to the laminated structure of diamond electronic elements and has developed the laminated structure of the present invention including a p-type drift layer made of diamond and a high resistance layer made of diamond.
  • the present inventors have developed the present invention using a (111) surface as a channel in a diamond electronic device. More specifically, the (111) surface is atomically flattened with a 1 ⁇ 1 surface structure, terminated with hydrogen or an OH group, and the channel is semi-insulated using nitrogen doping instead of an n-type layer which is difficult to synthesize.
  • a layer also referred to as a “high resistance layer”
  • a structure in which holes are formed is used. With this structure, higher breakdown voltage can be achieved with lower loss.
  • the atomic flattened (111) plane means that the flattened surface is at the atomic level, and is flattened by a method such as hydrogen plasma treatment.
  • the diamond laminated structure is provided with a trench structure, and the sidewall of the trench structure is a ⁇ 111 ⁇ plane.
  • the gate electrode is disposed on the ⁇ 111 ⁇ plane.
  • a plane equivalent to the (001) plane is expressed as ⁇ 001 ⁇ .
  • a vertical structure and a pseudo-vertical structure can be produced, respectively.
  • a MESFET structure using a Schottky junction for the gate structure may be used.
  • the MOSFET structure or the MESFET structure may be provided with a body diode or may not be provided with a body diode.
  • the body diode is a diode in which a built-in diode between the source and the drain is formed by the structure of an embodiment described later, and is called a body diode.
  • the diamond laminated structure in the diamond electronic device according to the embodiment of the present invention has at least a p + conductive layer, a p-type drift layer made of diamond, a high resistance layer made of diamond, and a p + contact layer made of diamond in this order. It has a diamond laminated structure.
  • the “p + conductive layer” is, for example, a “p + conductive layer” formed on a conductive substrate or a high quality diamond semi-insulating substrate.
  • the p + conductive layer the boron concentration 5E19 / cm 3 or more, preferably the degree 1E22 / cm 3 or less, 1E20 / cm 3 or more, and more preferably in the range of 1E21 / cm 3 or less.
  • the specific resistance of the p + conductive layer is preferably about 0.1 m ⁇ cm or more and 100 m ⁇ cm or less, and more preferably 10 m ⁇ cm or less.
  • the film thickness is preferably about 1 ⁇ m or more and 300 ⁇ m or less, and more preferably 10 ⁇ m or more and 200 ⁇ m or less.
  • “High quality” of a high quality diamond semi-insulating substrate indicates, for example, that the threading dislocation density in the substrate is about 1E3 / cm 3 or less.
  • the semi-insulating substrate is preferably a diamond single crystal containing nitrogen at a concentration of 1E15 / cm 3 or more and 1E21 / cm 3 or less.
  • the “p-type drift layer made of diamond” is, for example, a “high quality drift layer”.
  • the “drift layer” is a region for holding a voltage applied between the gate and the drain, that is, a withstand voltage.
  • the “p-type drift layer made of diamond” is, for example, a p-type diamond layer doped with boron, and preferably has a boron concentration of about 1E15 / cm 3 or more and about 1E18 / cm 3 or less.
  • the film thickness is more preferably 0.5 ⁇ m or more and 100 ⁇ m or less. Concentration and film thickness are related to operating current and / or withstand voltage design.
  • the “high resistance layer made of diamond” is, for example, a “nitrogen-doped channel layer” of a MOSFET described later and a “nitrogen-doped layer” of a MESFET.
  • the “high resistance layer” is preferably a diamond layer having a resistance of 1E8 Ohm-cm or more at room temperature, and can also be referred to as semi-insulating.
  • the nitrogen-doped channel layer and the nitrogen-doped layer have a nitrogen concentration of nitrogen-doped diamond in the range of 1E13 / cm 3 (representing 1.0 ⁇ 10 13 / cm 3 ) to 1E21 / cm 3 and 0.5 ⁇ m
  • the thickness is preferably 50 ⁇ m or less.
  • the nitrogen-doped channel layer and the nitrogen-doped layer have a nitrogen concentration of nitrogen-doped diamond in the range of 1E15 / cm 3 or more and 1E19 / cm 3 or less and a thickness of 0.5 ⁇ m or more and 10 ⁇ m or less. More preferred.
  • the upper limit of nitrogen concentration is wider.
  • the nitrogen concentration affects the threshold (an important design parameter of the FET), but in the case of MESFETs, it is simply due to the function of the barrier layer to prevent holes from flowing directly from the source to the drain. It is. Therefore, in order to set the threshold voltage to 1 V or more and 10 V or less, withstand voltage 500 V or more, and current controllability 500 A / cm 2 , the nitrogen concentration range is preferably the above-described range.
  • MESFET In the case of MESFET, it has a laminated structure in which a p-type layer made of diamond is disposed between a high resistance layer made of diamond and a p + contact layer made of diamond. Since the MES has no gate insulating film, a p-type layer must be placed between the p + -type contact layer so as not to short-circuit each electrode, in particular, so that the source and the gate are not short-circuited. Different.
  • an impurity level can be formed at about 1.4 eV from the conduction band. In terms of resistance, it is 1E8 Ohm-cm or more at room temperature.
  • MOS structure carriers can be induced from the gate electrode to the semiconductor side through the insulating film.
  • MES structure carrier induction cannot be performed, and a p-type channel layer in which carriers are present is necessary from the beginning.
  • a depletion layer is extended to the p-type channel layer to control conductivity. This is the principle of spreading the layer into the channel and insulating it.
  • MOSFET a hole channel is formed on the surface of the nitrogen doped side of the interface with the insulating film of the nitrogen doped diamond (MOS interface), strictly speaking, in the region of about 10 nm or less from the MOS interface to the nitrogen doped side. In some cases, the entire p-type film becomes a channel.
  • the “p + contact layer made of diamond” is a “contact layer” in each drawing described later.
  • the specific resistance is preferably about 0.1 m ⁇ cm or more and 100 m ⁇ cm or less, and more preferably 10 m ⁇ cm or less.
  • the film thickness is preferably about 0.05 ⁇ m or more and 1 ⁇ m or less, and more preferably 0.1 ⁇ m or more and 0.5 ⁇ m or less.
  • the material used for the conventional diamond electronic element can be used as the material for each electrode and insulating film.
  • An ohmic junction electrode can be used for the source electrode and the drain electrode. Ti, Cr, or Ni can be used for the ohmic junction electrode.
  • a laminated structure composed of a plurality of metals can be used, and an ohmic junction electrode / cap electrode or an ohmic junction electrode / barrier electrode / cap electrode structure can be formed on diamond.
  • the cap electrode can be Au or Al. Pt or Mo can be used for the barrier electrode. It is preferable that each ohmic junction electrode and barrier electrode have a thickness of about 10 nm to about 100 nm, respectively, and the cap electrode has a thickness of about 50 nm to 300 nm.
  • FIG. 1 is a schematic diagram of a vertical structure MOSFET (with a body diode) formed on a (001) plane wafer according to the present embodiment.
  • the element shown in FIG. 1 includes a diamond laminated structure including a conductive substrate 2, a high quality drift layer 3, a nitrogen-doped channel layer (high resistance layer 4), and a contact layer 5. Any layer of the diamond laminate structure is made of diamond.
  • the drain electrode 9 is provided on the conductive substrate 2 and on the opposite side of the high-quality drift layer 3.
  • the source electrode 8 is provided on the contact layer 5, provided on the opposite side of the high-quality drift layer 3, and partially provided directly on the nitrogen-doped channel layer (high resistance layer 4).
  • the surface of the nitrogen-doped channel layer is a (001) surface.
  • a trench structure is provided in the diamond laminated structure, and the sidewall of the trench structure is an atomic flattened (111) plane.
  • the trench structure of the present embodiment is a structure in which the side wall is inclined as shown in FIG.
  • the trench structure is a groove in which the bottom surface of the trench is located in the high-quality drift layer 3 and the side wall is formed of three layers of the high-quality drift layer 3, the nitrogen-doped channel layer (high resistance layer 4), and the contact layer 5. is there.
  • a gate electrode 7 is provided via an insulating film 6. Further, the gate electrode 7 and the source electrode 8 are insulated by the insulating film 6.
  • a layer (two-dimensional hole gas (2DHG)) in which hole carriers exist in a two-dimensional sheet shape parallel to the gate structure (MOS interface) can be developed by the gate voltage.
  • 2DHG two-dimensional hole gas
  • the nitrogen-doped channel layer can be a semi-insulating diamond layer doped with nitrogen, a nitrogen concentration of 1E15 / cm 3 or more and 1E19 / cm 3 or less, and a film thickness of 0.5 ⁇ m or more and 50 ⁇ m or less. Concentration and film thickness are related to operating current and / or withstand voltage design.
  • a high quality drift layer was grown on a conductive substrate by CVD.
  • CVD was performed using a microwave plasma method, and hydrogen was used as a carrier gas, and methane as a carbon raw material was controlled to be 4% of the total flow rate.
  • carbon dioxide which is an oxygen raw material
  • trimethyl boron which is a boron raw material, were added to prevent unnecessary incorporation from the chamber.
  • the concentration of carbon dioxide was set so that the O / C ratio was 0.4, and trimethylboron was controlled so that the B / C ratio was about 0.5 ppm.
  • the carbon raw material may be 0.1% or more and 10% or less of the total flow rate, and the oxygen flow rate may be O / C of 1 or less.
  • the plasma power is 3.9 kW, the gas pressure in the chamber is 120 Torr, and the synthesis temperature is 950 ° C.
  • the carbon raw material may be carbon monoxide or ethane, and the oxygen raw material may be oxygen. Further, when carbon monoxide is used as the carbon raw material, it is possible not to use an oxygen raw material.
  • the plasma power may be 750 W or more and 10 kW or less, and the chamber internal pressure may be 20 Torr or more and 300 Torr or less.
  • a nitrogen-doped layer is grown and formed, and a p + layer is further grown.
  • nitrogen materials were introduced to form the nitrogen doped layer.
  • the hydrogen flow rate was 374 ccm
  • the methane flow rate was 16 sccm
  • nitrogen diluted to 100 ppm was 10 sccm.
  • Hydrogen, carbon raw material, and boron raw material gas were introduced to form the p + layer.
  • the hydrogen flow rate was set to 393 sccm
  • the methane flow rate was set to 2 sccm
  • trimethyl boron diluted to 1% was introduced to the chamber at 5 sccm.
  • Ni was selectively formed at a location to be a gate portion by using a lithography method and a lift-off method, and an etching process was performed to expose the ⁇ 111 ⁇ plane.
  • Ni was first deposited by about 350 nm by a vacuum evaporation method, and a mixed gas of N 2 and H 2 O was allowed to flow in an electric furnace in an environment of 900 ° C. for 1 hour.
  • the ⁇ 111 ⁇ plane was flattened by hydrogen plasma treatment.
  • a gate electrode was formed using a lithography method and a lift-off method.
  • the gate oxide film was formed using the ALD method, the synthesis temperature was 250 ° C., and the oxide film thickness was 100 nm.
  • Ti was used for the gate electrode, and sputtering was performed using a lithography method and a lift-off method with a film thickness of 50 nm.
  • a drain electrode serving as an ohmic electrode was formed on the conductive substrate.
  • an insulating film was formed by a CVD method.
  • the contact layer was exposed by lithography and dry etching, and a source electrode was formed using lithography and lift-off.
  • the drain electrode and the source electrode are ohmic junctions and were formed by sputtering.
  • Ti, Mo, and Au were formed in this order, and the film thicknesses were 30 nm, 30 nm, and 100 nm, respectively.
  • As the insulating film a SiO 2 insulating film was grown by CVD using TEOS (Tetra Ethyl Ortho Silicate) as a source gas, and the film thickness was set to 1 ⁇ m.
  • the above-described step of selectively forming Ni at a location to be a gate portion by using a lithography method and a lift-off method, performing an etching process to expose the ⁇ 111 ⁇ plane, and setting the ⁇ 111 ⁇ plane to an atomic flat state by a hydrogen plasma process The result of was examined.
  • the nitrogen concentration of the nitrogen-doped diamond substrate is about 1E19 / cm 3 .
  • the introduction gas was only hydrogen, and the treatment was performed at 400 W and 20 kPa for 150 hours.
  • the roughness of the (111) surface channel before and after the hydrogen treatment was evaluated with an atomic force microscope (AFM).
  • the roughness RMS of the (111) surface channel before the treatment is about 0.17 nm, atomic flatness is not obtained, and a plurality of surface atomic bonding states are generated.
  • the roughness RMS was 0.03 nm and the step between terraces was 0.21 nm. From this result, it was found that a flat region was obtained at the atomic level after the hydrogen plasma treatment.
  • a comparative example the following process was performed in order to prototype a MESFET having a channel on the 100 plane.
  • a p-drift layer was synthesized on an Ib diamond substrate having a (001) plane on its surface, and a nitrogen-doped layer was grown by selective growth.
  • the selective growth mask a laminated metal structure made of Ti and Au was used. The film thicknesses were 30 nm and 200 nm, respectively.
  • the nitrogen-doped selective growth was performed by microwave CVD under the following conditions. It was performed in a hydrogen atmosphere at a methane concentration of 1%, an N / C concentration of 5000 ppm, 750 W for 2 hours.
  • the nitrogen concentration of the nitrogen-doped selective growth layer is about 1E15 / cm 3 .
  • the selective growth mask was peeled off by acid treatment. When observed with a scanning microscope (SEM), roughness was observed on the growth side wall, but recovery by hydrogen plasma treatment was difficult. Further, additional growth was performed by CVD to form a channel layer. The channel layer was grown under conditions of a methane concentration of 4% in a hydrogen atmosphere, 3900 W, and 1 hour. It was found that the roughness of the etching side surface that becomes the (001) plane channel remains after the additional growth.
  • FIG. 2 is a schematic diagram of a pseudo-vertical structure MOSFET (with a body diode) formed on a (001) plane wafer according to the present embodiment.
  • the drain electrode 9 is provided on the p + conductive layer 12 on the high-quality drift layer side.
  • FIG. 3 is a schematic diagram of a vertical structure MESFET (with a body diode) formed on a (001) plane wafer according to the present embodiment.
  • the 3 includes a diamond laminated structure including a conductive substrate 2, a high-quality drift layer 13, a nitrogen-doped layer (high resistance layer 14), a p-type layer, and a contact layer 15. Any layer of the diamond laminate structure is made of diamond.
  • the drain electrode 9 is provided on the conductive substrate 2 and on the opposite side of the high-quality drift layer 13.
  • the source electrode 8 is provided on the contact layer 15, provided on the opposite side of the high-quality drift layer 13, and partially provided directly on the nitrogen doped layer (high resistance layer 14).
  • the surface of the nitrogen doped layer (high resistance layer 14) is a (001) surface.
  • a trench structure is provided in the diamond laminated structure, and the sidewall of the trench structure is an atomic flattened (111) plane.
  • the trench structure is a groove in which the bottom surface of the trench is located in the high-quality drift layer 13 and the side wall is composed of three layers of the high-quality drift layer 13, the nitrogen doped layer (high resistance layer 14), and the contact layer 5. .
  • a gate electrode 7 is provided in the trench of the trench structure through a p-type layer. Further, the gate electrode 7 and the source electrode 8 are insulated by the insulating film 6.
  • the nitrogen doped layer is a semi-insulating diamond layer doped with nitrogen, and has a nitrogen concentration of 1E15 / cm 3 or more and 1E21 / cm 3 or less.
  • the film thickness is about 0.5 ⁇ m or more and 50 ⁇ m or less.
  • a high quality drift layer was grown on a conductive substrate by CVD.
  • CVD was performed using a microwave plasma method, and hydrogen was used as a carrier gas, and methane as a carbon raw material was controlled to be 4% of the total flow rate.
  • carbon dioxide which is an oxygen raw material
  • trimethyl boron which is a boron raw material, were added to prevent unnecessary incorporation from the chamber.
  • the concentration of carbon dioxide was set so that the O / C ratio was 0.4, and trimethylboron was controlled so that the B / C ratio was about 0.5 ppm.
  • trimethylboron diluted with hydrogen to a hydrogen flow rate of 383 ccm, a methane flow rate of 12.8 sccm, a CO 2 flow rate of 3.2 sccm, and 10 ppm was introduced into the chamber at a flow rate of 0.5 sccm.
  • the carbon raw material may be 0.1% or more and 10% or less of the total flow rate, and the oxygen flow rate may be O / C of 1 or less.
  • the plasma power is 3.9 kW, the gas pressure in the chamber is 120 Torr, and the synthesis temperature is 950 ° C.
  • Carbon source material may be carbon monoxide and ethane, and oxygen source material may be oxygen. Further, when carbon monoxide is used as the carbon material, it is possible not to use an oxygen material.
  • the plasma power may be 750 W or more and 10 kW or less, and the chamber internal pressure may be 20 Torr or more and 300 Torr or less.
  • a nitrogen-doped layer is grown and formed, and a p-type layer and a p + layer are further laminated and formed.
  • nitrogen materials were introduced to form the nitrogen doped layer.
  • the hydrogen flow rate was 374 ccm
  • the methane flow rate was 16 sccm
  • nitrogen diluted to 100 ppm was 10 sccm.
  • the p-type layer it was grown using hydrogen, a carbon source, an oxygen source, and a boron source gas as in the drift layer. Hydrogen, carbon raw material, and boron raw material gas were introduced to form the p + layer.
  • the hydrogen flow rate was set to 393 sccm
  • the methane flow rate was set to 2 sccm
  • trimethyl boron diluted to 1% was introduced to the chamber at 5 sccm.
  • the thickness and doping concentration of each layer are as described above.
  • the portion that becomes the gate portion was etched to expose the atomic flat ⁇ 111 ⁇ plane.
  • a p-type channel layer was formed by a CVD method.
  • the synthesis is performed using hydrogen, carbon raw material, oxygen raw material, and boron raw material.
  • the hydrogen flow rate was 783 sccm
  • the methane flow rate was 10 sccm
  • the carbon dioxide flow rate was 6 sccm
  • the trimethylboron flow rate diluted with hydrogen to 10 ppm was 0.5 sccm.
  • a lithography method and a lift-off method are performed.
  • a drain electrode to be an ohmic electrode was formed on the conductive substrate.
  • a gate electrode was formed in the channel portion using a lithography method and a lift-off method.
  • an insulating film was formed by a CVD method. The contact layer was exposed by lithography and dry etching, and a source electrode was formed using lithography and lift-off.
  • the drain electrode and the source electrode are ohmic junctions and were formed by sputtering. Ti, Mo, and Au were formed in this order, and the film thicknesses were 30 nm, 30 nm, and 100 nm, respectively.
  • the gate electrode which is a Schottky junction was formed by a sputtering method with a laminated structure of Pt and Au. Each film thickness is 30 nm and 100 nm.
  • the insulating film was grown by CVD using TEOS as a source gas, and the film thickness was 1 ⁇ m.
  • FIG. 4 is a schematic diagram of a pseudo vertical structure MESFET (with a body diode) formed on a (001) plane wafer according to the present embodiment.
  • FIG. 4 is different from FIG. 3 in that the conductive substrate is not used and the position of the drain electrode is different.
  • the p + conductive layer 12 is epitaxially grown on the high quality diamond semi-insulating substrate 11, and the high quality drift layer 13 and the nitrogen doped layer (high resistance layer 14) are formed on the p + conductive layer 12 in the same manner as in FIG. , P-type layer, and contact layer 5 in this order.
  • the drain electrode 9 is provided on the p + conductive layer 12 on the high-quality drift layer side.
  • FIG. 5 is a schematic diagram of a vertical structure MOSFET (with a body diode) formed on a (110) plane wafer according to the present embodiment.
  • the element shown in FIG. 5 is different from that shown in FIG. 1 in the crystal structure of the diamond laminated structure and the shape of the trench structure.
  • the element shown in FIG. 5 includes a diamond laminated structure including a conductive substrate 2, a high-quality drift layer 3, a nitrogen-doped channel layer (high resistance layer 4), and a contact layer 5. Any layer of the diamond laminate structure is made of diamond.
  • the drain electrode 9 is provided on the conductive substrate 2 and on the opposite side of the high-quality drift layer 3.
  • the source electrode 8 is provided on the contact layer 5, provided on the opposite side of the high-quality drift layer 3, and partially provided directly on the nitrogen-doped channel layer (high resistance layer 4).
  • the surface of the nitrogen-doped channel layer is a (110) surface.
  • a trench structure is provided in the diamond laminated structure, and the sidewall of the trench structure is an atomic flattened (111) plane.
  • the trench structure is a groove in which the bottom surface of the trench is located in the high-quality drift layer 3, and the side wall is composed of three layers of the high-quality drift layer 3, the nitrogen-doped channel layer (high resistance layer 4), and the contact layer 5. .
  • a gate electrode 7 is provided via an insulating film 6. Further, the gate electrode 7 and the source electrode 8 are insulated by the insulating film 6.
  • FIG. 6 is a schematic diagram of a quasi-vertical structure MOSFET (with a body diode) formed on a (110) plane wafer according to the present embodiment.
  • FIG. 6 is different from FIG. 2 in that the crystal plane of the diamond laminated structure is different and the shape of the trench structure is different.
  • FIG. 7 is a schematic diagram of a vertical structure MESFET (with a body diode) formed on a (110) plane wafer according to the present embodiment.
  • FIG. 7 is different from FIG. 3 in that the crystal plane of the diamond laminated structure is different and the shape of the trench structure is different.
  • FIG. 8 is a schematic diagram of a pseudo vertical structure MESFET (with a body diode) formed on a (110) plane wafer according to the present embodiment.
  • FIG. 8 is different from FIG. 4 in that the crystal plane of the diamond laminated structure is different and the shape of the trench structure is different.
  • FIG. 9 is a schematic view of a vertical structure MESFET formed on a (001) plane wafer without a body diode according to the present embodiment.
  • FIG. 9 differs from FIG. 3 only in that there is no body diode.
  • the diamond electronic device of the present invention is industrially useful as a power device such as a high-power diamond electronic device having a vertical structure or a pseudo-vertical structure.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

パワーデバイスとして有用な、優れた低損失かつ高耐圧特性を有する、ＭＯＳＦＥＴＦＥＴやＭＥＳＦＥＴ等のダイヤモンド電子素子を提供する。 ダイヤモンドからなるｐ＋導電層、ダイヤモンドからなるｐ型ドリフト層、ダイヤモンドからなる高抵抗層、ダイヤモンドからなるｐ＋コンタクト層の順に少なくとも積層されたダイヤモンド積層構造を有する、ダイヤモンド電子素子である。高抵抗層は、例えば窒素ドープダイヤモンドである。ダイヤモンド積層構造の高抵抗層の｛１１１｝面を正孔チャネルに用いるトレンチ構造により、ＭＯＳＦＥＴやＭＥＳＦＥＴの縦型または疑似縦型構造を実現する。

Description

ダイヤモンド電子素子
　本発明は、縦型構造または疑似縦型構造の高出力ダイヤモンド電子素子に関する。
　近年、ダイヤモンド電子素子は、大きなバンドギャップ、高いアバランシェ破壊電界、高い飽和キャリア移動度、高い熱伝導率、高温度や放射線曝露環境下で実用動作可能な素子として期待されている。これらの特徴を生かした半導体素子として、ダイヤモンドショットキーバリアダイオード、ダイヤモンド電界効果トランジスタ、ダイヤモンドｐｎダイオード、ダイヤモンドサイリスタ、ダイヤモンドトランジスタなどの高出力ダイヤモンド半導体素子の開発が進められている。
　従来、高出力ダイヤモンド半導体素子の積層構造のうち擬似縦型構造（特許文献１、２参照）や縦型構造について、本発明者らを含め研究開発がなされてきた。
　また、本発明者らは、ＣＶＤによる高品質ダイヤモンド積層構造および製法について研究開発を行ってきた（特許文献３～５参照）。また、本発明者らは、ダイヤモンドの（１００）面にチャネルを有する横型のＭＥＳＦＥＴ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を提案している（非特許文献１参照）。なお、ＭＥＳＦＥＴは、ショットキー接合性の金属をゲートとして半導体上に形成した構造をもつ電界効果トランジスタである。
　先行技術文献調査をしたところ、次のような技術があった。
　特許文献６には、ダイヤモンドを主材料として有する電界効果トランジスタとして、基板、ダイヤモンド半導体層、化合物半導体層の順で形成された電界トランジスタが示されている。該電界トランジスタは、ダイヤモンド半導体層を（１１１）面ダイヤモンドにより構成すると共に、化合物半導体層を（０００１）面の六方晶化合物半導体あるいは（１１１）面の立方晶化合物により構成するものである。特許文献６には、（１１１）面ダイヤモンド上に結晶成長を行うことによって、化合物半導体が自発的に配向して形成できることが記載されている。
　特許文献６に従来技術としても示されているが、ダイヤモンド半導体をチャネル材料として用いたＦＥＴは、ほとんど正孔導電型であった。これは化学気相堆積（ＣＶＤ）法を用いてダイヤモンド結晶を成長したときに、自発的に形成されるダイヤモンドの水素終端表面をキャリア供給源として用いたものである。この従来技術では、低い正孔移動度に起因して、高周波動作や高電流密度化が困難であったこと、また、閾値電圧は水素終端面の界面状態に依存するため、閾値電圧の制御が困難という問題があったことが知られている。
特開２００９－２５２７７６号公報 特開２００９－５９７９８号公報 特開２００９－２００３４３号公報 特開２００７－１９４２３１号公報 特開２００９－５９７３９号公報 特開２００８－１８６９３６号公報
Ｈ．Ｕｍｅｚａｗａ　ｅｔ　ａｌ．，ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔ．３５（２０１４）１１１２．
　ダイヤモンド半導体をパワーデバイスとして応用する取り組みが行われている。横型ダイオード、擬似縦型構造によるダイオード、縦型構造によるダイオード、横型ＭＥＳＦＥＴ、横型ＭＯＳＦＥＴなどが提案されている。半導体に絶縁膜を介してゲート金属を形成した電界効果トランジスタは、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる。トランジスタの低損失化かつ高耐圧化のためには、トレンチゲート構造を有する縦型構造が必須である。トレンチゲート構造を実現するためには、ｎ型やｐ型層を選択的に形成する技術や、高精度なエッチング技術が必要であった。しかし、ダイヤモンドへのイオン注入には注入ダメージによる品質劣化が発生し、移動度、キャリア濃度などの半導体特性が劣化する問題があり、数ミクロンの選択成長では成長側壁の荒れの問題がある。また、ダイヤモンドは薬品を用いた化学的なエッチングは制御が難しく表面に荒れが発生する。さらに、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）やＣＣＰ（Ｃａｐａｓｉｔｉｖｅ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）を用いた物理化学的なエッチングでは、エッチング表面の荒れやエッチング底面のエッチピットが発生し、その後のプロセスに影響を与えたり、半導体性能の品質に悪い影響を与えるという問題がある。
　本発明は、これらの問題を解決しようとするものであり、ダイヤモンド半導体の低損失化および高耐圧化を目的とするものである。また、本発明は、優れた低損失かつ高耐圧特性を有する、縦型構造又疑似縦型構造に適するダイヤモンド電子素子を提供することも目的とする。
　本発明は、前記目的を達成するために、以下の特徴を有する。
　本発明は、ダイヤモンド電子素子に関し、少なくとも、ダイヤモンドからなるｐ＋導電層、ダイヤモンドからなるｐ型ドリフト層、ダイヤモンドからなる高抵抗層、およびダイヤモンドからなるｐ＋コンタクト層をこの順に備えるダイヤモンド積層構造を有する。例えば、ＭＯＳＦＥＴの場合は前記積層構造である。ＭＥＳＦＥＴの場合は、ダイヤモンドからなる高抵抗層とダイヤモンドからなるｐ＋コンタクト層の間に、ダイヤモンドからなるｐ型層が配置される積層構造である。
　例えば、本発明のダイヤモンド電子素子は、半絶縁性基板上に前記ｐ＋導電層が積層される。
　例えば、本発明のダイヤモンド電子素子は、前記高抵抗層が窒素ドープダイヤモンドからなる層である。
　例えば、本発明のダイヤモンド電子素子は、前記ダイヤモンド積層構造において、トレンチ構造を備え、前記トレンチ構造の溝側壁が｛１１１｝面である。
　例えば、本発明のダイヤモンド電子素子は、前記｛１１１｝面の上にゲート電極を備える。
　例えば、本発明のダイヤモンド電子素子は、前記ゲート電極が、金属‐半導体接合のトランジスタ構造である。
　例えば、本発明のダイヤモンド電子素子は、前記ゲート電極が、金属‐絶縁膜‐半導体接合のトランジスタ構造である。
　例えば、本発明のダイヤモンド電子素子は、前記ｐ＋導電層に第１の電極、前記コンタクト層に第２の電極を備える。例えば、第１の電極はドレイン電極で、第２の電極はソース電極である。
　本発明は、電界効果型トランジスタに関し、ダイヤモンド積層構造の窒素ドープダイヤモンド層の｛１１１｝面を正孔チャネルに用いることを特徴とする。
　本発明は、電界効果型トランジスタに関し、窒素ドープダイヤモンドの｛１１１｝面に絶縁膜を介してゲート電極を設けて、金属‐絶縁膜‐半導体接合を形成し、前記｛１１１｝面を正孔チャネルに用いることを特徴とする。
　本発明は、電界効果型トランジスタに関し、窒素ドープダイヤモンドの｛１１１｝面にｐ型層を介してゲート電極を設けて金属‐半導体接合を形成し、ｐ型層をチャネルとすることを特徴とする。
　｛１１１｝表面は、具体的には、原子平坦化して、水素またはＯＨ基にて終端化されている。
　本発明のダイヤモンド電子素子は、低損失化かつ高耐圧化を図ることができる。
　本発明のダイヤモンド積層構造を備えることにより、小さいチップ面積で大きな電流が得られる低損失化の効果が得られる。
　また、高品質半絶縁性基板上に形成されたダイヤモンド積層構造であることにより、低価格化の効果が得られる。
　また、｛１１１｝面が露出した構造を採用し、露出した｛１１１｝面にゲート電極が形成される構造とすると、界面準位密度が低いＭＯＳ界面が得られるので、高い移動度が可能となり、小さいチップ面積で大きな電流が得られる低損失化の効果が大である。
　また、本発明のように、ゲート電極が金属‐半導体接合であるトランジスタ構造を採用する場合は、ＭＥＳＦＥＴ構造が可能となり、大電流化の効果が得られる。
　また、本発明のように、ゲート電極が金属‐絶縁膜‐半導体接合であるトランジスタ構造を採用する場合は、ＭＯＳＦＥＴ構造が可能となり、ノーマリオフ化の効果が得られる。
　また、高抵抗層に窒素ドープダイヤモンドが用いられている場合は、簡便な成長が可能であり、低価格化の効果が得られる。
　また、本発明のように、ダイヤモンド積層構造を備える半導体装置において、ダイヤモンドの（１１１）表面をチャネルに用いることにより、表面を原子平坦化することが可能となった。さらに、ダイヤモンドの（１１１）表面をチャネルに用い、原子平坦化して水素またはＯＨ基により終端し、チャネルを窒素ドープ層を利用した半絶縁層とすることにより、界面（ＭＯＳ、ＭＥＳ）に欠陥のないダイヤモンド積層構造によるパワー半導体を作製することができる。
本発明の実施の形態の、（００１）面ウェハに形成した縦型構造ＭＯＳＦＥＴの模式図。 本発明の実施の形態の、（００１）面ウェハに形成した擬似縦型構造ＭＯＳＦＥＴの模式図。 本発明の実施の形態の、（００１）面ウェハに形成した縦型構造ＭＥＳＦＥＴの模式図。 本発明の実施の形態の、（００１）面ウェハに形成した擬似縦型構造ＭＥＳＦＥＴの模式図。 本発明の実施の形態の、（１１０）面ウェハに形成した縦型構造ＭＯＳＦＥＴの模式図。 本発明の実施の形態の、（１１０）面ウェハに形成した擬似縦型構造ＭＯＳＦＥＴの模式図。 本発明の実施の形態の、（１１０）面ウェハに形成した縦型構造ＭＥＳＦＥＴの模式図。 本発明の実施の形態の、（１１０）面ウェハに形成した擬似縦型構造ＭＥＳＦＥＴの模式図。 本発明の実施の形態の、ボディダイオードなしの（００１）面ウェハに形成した縦型構造ＭＥＳＦＥＴの模式図。
　本発明の実施形態について以下説明する。
　電界効果型トランジスタの低損失化かつ高耐圧化のためには、縦型チャネル構造を有し、半導体性能への影響がなく、ＭＯＳ界面に電荷捕獲されない構造でトランジスタをプロセス形成し、さらにＭＯＳ界面に電流が発生しない構造を作る必要がある。
　まず、ＭＯＳ界面に欠陥があると、欠陥に電荷がたまるため、クーロン散乱により移動度が低下したり、ゲートに電圧印加して半導体側に誘起した電荷がすべて欠陥にたまってしまい、電気伝導が得られない、などの問題がある。
　また、半導体表面に荒れがあると、散乱を受けて移動度が低下し、電気伝導性が悪くなる。このため、ＭＯＳ界面は平坦であり、かつダングリングボンドなどの欠陥が発生しないことが必要である。
　Ｓｉ半導体技術では、例えば、母材Ｓｉを酸化成長させることで酸化膜絶縁物を得ることが可能であり、このため母材Ｓｉと酸化膜絶縁物には化学的結合がある。しかし、ダイヤモンドは、酸化物固体絶縁膜がないため、酸化膜を蒸着やＣＶＤ法により、ＳｉＯ２やＡｌ２Ｏ３などの絶縁膜を形成する必要がある。ＳｉＯ２やＡｌ２Ｏ３などの絶縁膜形成物とダイヤモンド表面には化学結合が乏しいため、ダイヤモンド表面にあらかじめ処理を行い未結合手などの欠陥を終端する必要がある。一般にＭＯＳＦＥＴのシートキャリア濃度は１Ｅ１２／ｃｍ２から１Ｅ１３／ｃｍ２程度であるため、フリーキャリアを得るための欠陥密度は１Ｅ１１／ｃｍ２程度以下である必要がある。しかし、ダイヤモンド表面の原子密度は１Ｅ１５／ｃｍ２程度であり、９９．９９％の表面原子で結合を制御する必要がある。現状の（００１）表面ダイヤモンドでは、水素終端表面を理想状態として想定されているものの、このような高品質な表面を実現する技術は報告されていない。
　さらに、ダイヤモンドのバンドギャップが５．５ｅＶと大きく、さらに終端原子によって電子親和力が負になったり正になったりするため、終端原子の選定が重要である。特に水素で終端した場合には負性電子親和力状態となり、ダイヤモンドの伝導帯が絶縁物の伝導帯より高い位置にあるため、ダイヤモンド中の電子は伝導帯に容易に入り込みゲートリーク電流となる。
　チャネルへのドーピングは閾値を制御するのに重要であり、ｐチャネルＦＥＴの場合にはｎ型層が、ｎチャネルＦＥＴの場合にはｐ型層が必要となる。ダイヤモンドではｎ型層に一般にリンが用いられるが、リンドープダイヤモンドの品質の制御はきわめて難しい。
　本発明者は、ダイヤモンド電子素子の積層構造に着目し、ダイヤモンドからなるｐ型ドリフト層、およびダイヤモンドからなる高抵抗層を含む、本発明の積層構造を開発するに到った。
　また、本発明者は、ダイヤモンド電子素子において（１１１）表面をチャネルに用いる本発明を開発するに到った。より具体的には、（１１１）表面を１×１表面構造にて原子平坦化して、水素またはＯＨ基にて終端し、チャネルを、合成が難しいｎ型層ではなく窒素ドープを利用した半絶縁層（「高抵抗層」ともいう。）として、正孔（ホール）を形成させる構造とした。この構造により、より低損失でより高耐圧化を図ることができた。なお、本明細書において、原子平坦化した（１１１）面とは、原子レベルで平坦であるという意味であり、水素プラズマ処理等の方法により原子平坦化する。チャネルに窒素ドープを利用した半絶縁層を用いることで、水素終端ダイヤモンドで得られる表面伝導層は非バイアス状態では形成されない。
　本発明の実施の形態では、（１１１）表面をチャネルに用いる場合、（００１）表面に（１１１）チャネルを形成する方法（ａ）と、（１１０）表面に（１１１）チャネルを形成する方法（ｂ）とがある。本発明の実施の形態では、ダイヤモンド積層構造にトレンチ構造を設け、トレンチ構造の側壁が｛１１１｝面であるようにする。前記｛１１１｝面にゲート電極が位置するように配置する。ここで、例えば（００１）面と等価な面を｛００１｝と表記する。
　また、（ａ）および（ｂ）の方法について、それぞれ縦型構造と擬似縦型構造とを作製できる。
　また、ゲート構造にショットキー接合を用いるＭＥＳＦＥＴ構造としてもよい。
　また、ＭＯＳＦＥＴ構造またはＭＥＳＦＥＴ構造は、ボディダイオ－ド付きであってもよいし、ボディダイオ－ドなしであってもよい。ここで、ボディダイオードは、後述する実施の形態の構造によりソース－ドレイン間の内蔵ダイオードが形成されるものであり、ボディダイオードと呼ばれる。
　本発明の実施の形態のダイヤモンド電子素子におけるダイヤモンド積層構造は、少なくとも、ｐ＋導電層、ダイヤモンドからなるｐ型ドリフト層、ダイヤモンドからなる高抵抗層、およびダイヤモンドからなるｐ＋コンタクト層をこの順に積層されたダイヤモンド積層構造を備える。
　「ｐ＋導電層」は、例えば、導電性基板、または高品質ダイヤモンド半絶縁性基板上に成膜された「ｐ＋導電層」である。
　ｐ＋導電層は、ホウ素濃度５Ｅ１９／ｃｍ３以上、１Ｅ２２／ｃｍ３以下程度が好ましく、１Ｅ２０／ｃｍ３以上、１Ｅ２１／ｃｍ３以下の範囲がより好ましい。ｐ＋導電層の比抵抗は、０．１ｍΩｃｍ以上、１００ｍΩｃｍ以下程度が好ましく、１０ｍΩｃｍ以下がより好ましい。膜厚は１μｍ以上、３００μｍ以下程度が好ましく、１０μｍ以上、２００μｍ以下がより好ましい。
　高品質ダイヤモンド半絶縁性基板の「高品質」とは、例えば、基板中の貫通転位密度が１Ｅ３／ｃｍ３以下程度であることを示す。半絶縁性基板とは、窒素を１Ｅ１５／ｃｍ３以上、１Ｅ２１／ｃｍ３以下の濃度で含むダイヤモンド単結晶が好ましい。
　「ダイヤモンドからなるｐ型ドリフト層」は、例えば「高品質ドリフト層」である。なお、「ドリフト層」とはゲート‐ドレイン間に印加される電圧、つまり耐圧を保持するための領域である。本実施の形態では、「ダイヤモンドからなるｐ型ドリフト層」は、例えば、ホウ素をドープしたｐ型ダイヤモンド層であり、ホウ素濃度１Ｅ１５／ｃｍ３以上、１Ｅ１８／ｃｍ３以下程度が好ましい。その膜厚は０．５μｍ以上、１００μｍ以下であることがより好ましい。濃度と膜厚は動作電流および／または耐圧設計に関係する。
　「ダイヤモンドからなる高抵抗層」は、例えば、後述するＭＯＳＦＥＴの「窒素ドープチャネル層」、ＭＥＳＦＥＴの「窒素ドープ層」である。ここで「高抵抗層」とは、室温において１Ｅ８　Ｏｈｍ－ｃｍ以上の抵抗を有するダイヤモンド層が好ましく、半絶縁性ともいうことができる。ＭＯＳＦＥＴの場合、絶縁膜を挟んで半導体側にＣＶ＝Ｑのキャリアを誘起することが可能、つまり「電気伝導がない膜にチャネルを誘起して電気伝導性を持たせる」動作が可能である。一方、ＭＥＳＦＥＴの場合は、反転誘起させることは原理的に不可能であるため、「電気伝導を持つチャネルを空乏化させる」動作だけが可能である。この場合、ＭＯＳＦＥＴにおいては、電気伝導がない膜に電気伝導する領域を形成するため、後述する図中の点線（二次元正孔ガス）以外の窒素ドープ領域には電気伝導性がなく、つまりチャネル以外にソース電極からドレイン電極に繋がる電流パスは形成されない。一方、ＭＥＳＦＥＴにおいては、別途窒素ドープ領域で電流パスをカットしないと、ソースからドレインに直接流れるパスが出来てしまうので、窒素ドープ領域が必要である。
　窒素ドープチャンネル層や窒素ドープ層は、窒素ドープダイヤモンドの窒素濃度が１Ｅ１３／ｃｍ３（１．０×１０１３／ｃｍ３を表す）以上、１Ｅ２１／ｃｍ３以下の範囲であり、かつ０．５μｍ以上、５０μｍ以下の厚さであることが好ましい。また、窒素ドープチャンネル層や窒素ドープ層は、窒素ドープダイヤモンドの窒素濃度が１Ｅ１５／ｃｍ３以上、１Ｅ１９／ｃｍ３以下の範囲であり、かつ０．５μｍ以上、１０μｍ以下の厚さであることがより好ましい。
　ＭＥＳＦＥＴの高抵抗層の場合、窒素濃度上限はより広い。ＭＯＳＦＥＴの場合、窒素濃度がしきい値（ＦＥＴの重要な設計パラメータ）に影響を与えるが、ＭＥＳＦＥＴの場合、単に正孔がソースからドレインに直接流れないようにするためのバリア層の機能のためである。よって、閾値電圧を１Ｖ以上１０Ｖ以下とし、また耐電圧５００Ｖ以上かつ電流制御性を５００Ａ／ｃｍ２とするためには、窒素濃度の範囲は上述の範囲が好ましい。
　ＭＥＳＦＥＴの場合は、ダイヤモンドからなる高抵抗層と、ダイヤモンドからなるｐ＋コンタクト層の間に、ダイヤモンドからなるｐ型層を配置する積層構造となる。ＭＥＳはゲート絶縁膜がないので、各電極をショートさせないように、特にソースとゲートをショートさせないようにｐ型層をｐ＋型コンタクト層との間に置かなければならず、ＭＯＳとやや積層構造が異なる。
　窒素をドープした際には伝導帯から１．４ｅＶ程度のところに不純物準位が形成され得る。抵抗値で言うと、室温で１Ｅ８Ｏｈｍ－ｃｍ以上である。
　ＭＯＳ構造ではゲート電極から絶縁膜を介して半導体側にキャリア誘起できる。一方、ＭＥＳ構造では、キャリア誘起はできず、はじめからキャリアが居るｐ型チャネル層が必要であり、ゲート電圧を使ってｐ型チャネル層に空乏層を伸ばして伝導性を制御、基本的に空乏層をチャネル中に広げて絶縁化させる原理である。ＭＯＳＦＥＴでは、窒素ドープダイヤモンドの絶縁膜との界面（ＭＯＳ界面）の窒素ドープ側の表面、厳密に言うとＭＯＳ界面から窒素ドープ側１０ｎｍ以下程度の領域に正孔チャネルが形成されるが、ＭＥＳＦＥＴの場合にはｐ型膜全体がチャネルになる。
　「ダイヤモンドからなるｐ＋コンタクト層」は、後述する各図の「コンタクト層」である。ｐ＋導電層は、ホウ素濃度５Ｅ１９／ｃｍ３以上、１Ｅ２２／ｃｍ３以下程度が好ましく、１Ｅ２０／ｃｍ３以上、１Ｅ２１／ｃｍ３以下の範囲がより好ましい。比抵抗は０．１ｍΩｃｍ以上、１００ｍΩｃｍ以下程度が好ましく、１０ｍΩｃｍ以下がより好ましい。膜厚は０．０５μｍ以上、１μｍ以下程度が好ましく、０．１μｍ以上、０．５μｍ以下がより好ましい。
　各電極および絶縁膜の材料は従来のダイヤモンド電子素子に用いられている材料を用いることができる。
　ソース電極およびドレイン電極にはオーミック接合電極を用い得る。オーミック接合電極には、Ｔｉ、ＣｒまたはＮｉを用い得る。複数の金属からなる積層構造をとり、ダイヤモンド上にオーミック接合電極／キャップ電極、またはダイヤモンド上にオーミック接合電極／バリア電極／キャップ電極の構造とし得る。キャップ電極はＡｕまたはＡｌを用い得る。バリア電極にはＰｔまたはＭｏを用い得る。各オーミック接合電極、バリア電極は、それぞれ１０ｎｍ以上、１００ｎｍ以下程度であり、キャップ電極は５０ｎｍ以上、３００ｎｍ以下の厚さであることが好ましい。
　（実施の形態１）
　本実施の形態を図１を参照して以下説明する。図１は、本実施の形態の、（００１）面ウェハに形成した縦型構造ＭＯＳＦＥＴ（ボディダイオードつき）の模式図である。
　図１の素子は、導電性基板２、高品質ドリフト層３、窒素ドープチャネル層（高抵抗層４）、およびコンタクト層５からなるダイヤモンド積層構造を備える。前記ダイヤモンド積層構造のいずれの層もダイヤモンドからなる。ドレイン電極９は、導電性基板２に設けられ、かつ高品質ドリフト層３の反対側に設けられる。ソース電極８は、コンタクト層５に設けられ、かつ前記高品質ドリフト層３の反対側に設けられ、窒素ドープチャネル層（高抵抗層４）に一部直接設けられる。窒素ドープチャネル層の表面は（００１）表面である。ダイヤモンド積層構造に、トレンチ構造が設けられ、トレンチ構造の側壁は原子平坦化した（１１１）面である。本実施の形態のトレンチ構造は図１のようにその側壁が傾斜した構造である。トレンチ構造は、トレンチの底面が高品質ドリフト層３内に位置し、側壁が、高品質ドリフト層３、窒素ドープチャネル層（高抵抗層４）、コンタクト層５の三層からなるような溝である。トレンチ構造の溝内には、絶縁膜６を介してゲート電極７が設けられる。また、ゲート電極７とソース電極８は、絶縁膜６により絶縁されている。
　本素子では、ゲート電圧により、ゲート構造（ＭＯＳ界面）に平行に二次元シート状に正孔キャリアが存在する層（二次元正孔ガス（２ＤＨＧ））を発現させることができる。この正孔キャリアの発現によって、ソース‐コンタクト層と、ドリフト層‐導電層（導電性基板）をつなげて電流が、ソース－ドレイン間に流れる。
　窒素ドープチャネル層は、窒素をドープした半絶縁性ダイヤモンド層、窒素濃度１Ｅ１５／ｃｍ３以上、１Ｅ１９／ｃｍ３以下、膜厚は０．５μｍ以上、５０μｍ以下とし得る。濃度と膜厚は動作電流および／または耐圧設計に関係する。
　図１の素子の製造方法について述べる。
　まず、導電性基板上にＣＶＤ法で高品質ドリフト層を成長形成した。ＣＶＤはマイクロ波プラズマ法を用いて行い、水素をキャリアガスとし、炭素原料であるメタンを総流量の４％となるように制御した。さらにチャンバからの不要な取り込みを防ぐための酸素原料である二酸化炭素、およびホウ素原料であるトリメチルボロンを添加した。二酸化炭素の濃度はＯ／Ｃ比が０．４となるように設定し、トリメチルボロンはＢ／Ｃ比が０．５ｐｐｍ程度となるように制御した。具体的には、水素流量を３８３ｃｃｍ、メタン流量を１２．８ｓｃｃｍ、ＣＯ２流量を３．２ｓｃｃｍ、１０ｐｐｍに水素で希釈したトリメチルボロンを０．５ｓｃｃｍの流量でチャンバ内に導入した。炭素原料は総流量の０．１％以上、１０％以下としてもよく、酸素流量はＯ／Ｃが１以下であればよい。プラズマ電力は３．９ｋＷであり、チャンバ内ガス圧力は１２０Ｔｏｒｒ、合成温度は９５０℃である。炭素原料は一酸化炭素、エタンとしてもよく、酸素原料は酸素としてもよい。また炭素原料として一酸化炭素を用いる場合には酸素原料を用いないことも可能である。プラズマ電力は７５０Ｗ以上１０ｋＷ以下としてもよく、チャンバ内圧力は２０Ｔｏｒｒ以上、３００Ｔｏｒｒ以下としてもよい。
　さらに続けて窒素ドープ層を成長形成し、さらにｐ＋層を積層成長形成させる。窒素ドープ層の形成には、水素、炭素原料のほかに窒素原料を導入した。具体的には水素流量を３７４ｃｃｍ、メタン流量を１６ｓｃｃｍ、１００ｐｐｍに希釈した窒素を１０ｓｃｃｍとした。ｐ＋層の形成には水素、炭素原料、ホウ素原料ガスを導入した。具体的には水素流量を３９３ｓｃｃｍとし、メタン流量を２ｓｃｃｍ、１％に希釈したトリメチルボロンを５ｓｃｃｍとしてチャンバに導入した。
　次にゲート部となる箇所にＮｉをリソグラフィー法およびリフトオフ法を用いて選択形成し、エッチング処理を行い｛１１１｝面を露出させた。エッチング処理は、まずＮｉを真空蒸着法で約３５０ｎｍ堆積させ、９００℃の環境でＮ２およびＨ２Ｏの混成ガスを電気炉中にフローさせ、１時間処理を行った。続けて、塩酸加水（ＨＣｌ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１：６）処理により金属汚染を除去し、熱混酸（ＨＮＯ３：Ｈ２ＳＯ４＝１：３、２４０℃）処理により非ダイヤモンド層を除去した。水素プラズマ処理により｛１１１｝面を原子平坦状態とした。
　続けてゲート酸化膜を形成したのちゲート電極をリソグラフィー法およびリフトオフ法を用いて形成した。ゲート酸化膜の形成はＡＬＤ法を用いて行い、合成温度を２５０℃とし、酸化膜厚は１００ｎｍとした。ゲート電極にはＴｉを用い、リソグラフィー法およびリフトオフ法を用い、膜厚を５０ｎｍとしてスパッタ形成した。
　続けて導電性基板にはオーミック電極となるドレイン電極を形成した。ゲート電極とソース電極の短絡を防ぐため、絶縁膜をＣＶＤ法にて形成した。リソグラフィー法およびドライエッチング法によりコンタクト層を露出させ、リソグラフィー法およびリフトオフ法を用いてソース電極を形成した。ドレイン電極およびソース電極はオーミック接合であり、スパッタ法によって形成した。Ｔｉ、Ｍｏ、Ａｕの順で形成し、膜厚は各３０ｎｍ、３０ｎｍ、１００ｎｍとした。絶縁膜はＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）を原料ガスとして用いたＣＶＤによりＳｉＯ２絶縁膜を成長させ、膜厚を１μｍとした。
　ここで、ゲート部となる箇所の原子平坦化について、調べた。
　上述の、ゲート部となる箇所にＮｉをリソグラフィー法およびリフトオフ法を用いて選択形成し、エッチング処理を行い｛１１１｝面を露出させ、水素プラズマ処理により｛１１１｝面を原子平坦状態とした工程の結果を調べた。実施例として、具体的には、窒素ドープダイヤモンド基板の窒素濃度は１Ｅ１９／ｃｍ３程度である。水素プラズマ処理は導入ガスを水素のみとし、４００Ｗ、２０ｋＰａで１５０時間処理を行った。水素処理前後の（１１１）表面チャネルにおけるラフネスの様子を原子間力顕微鏡（ＡＦＭ）で評価した。処理前における（１１１）表面チャネルのラフネスＲＭＳは０．１７ｎｍ程度であり、原子平坦性は得られておらず、複数の表面原子結合状態が発生している。しかし、水素プラズマ処理後には、ラフネスＲＭＳは０．０３ｎｍであり、テラス間のステップは０．２１ｎｍであった。この結果から、水素プラズマ処理後は、原子レベルで平坦な領域が得られていることが分かった。
　一方、比較例として、１００面にチャネルを有するＭＥＳＦＥＴを試作するため、以下のプロセスを行った。（００１）面を表面に有するＩｂダイヤモンド基板にｐ－ドリフト層を合成し、さらに選択成長により窒素ドープ層を成長させた。選択成長マスクにはＴｉとＡｕからなる積層メタル構造を用いた。膜厚はそれぞれ３０ｎｍ、２００ｎｍとした。窒素ドープ選択成長にはマイクロ波ＣＶＤにより以下の条件にて行った。水素雰囲気中メタン濃度１％、Ｎ／Ｃ濃度５０００ｐｐｍ、７５０Ｗ、２時間で行った。窒素ドープ選択成長層の窒素濃度は１Ｅ１５／ｃｍ３程度である。選択成長後には選択成長マスクを酸処理にて剥離した。走査型顕微鏡（ＳＥＭ）で観察したところ成長側壁にラフネスが見られたが、水素プラズマ処理での回復は難しかった。さらにチャネル層を形成するためにＣＶＤにて追成長を行った。チャネル層成長条件は、水素雰囲気中メタン濃度４％、３９００Ｗ、１時間の条件で行った。追成長後にも（００１）面チャネルとなるエッチング側面のラフネスが残っていることが分かった。
　（実施の形態２）
　本実施の形態を図２を参照して以下説明する。図２は、本実施の形態の、（００１）面ウェハに形成した擬似縦型構造ＭＯＳＦＥＴ（ボディダイオードつき）の模式図である。
　図２の素子は、図１とは、導電性基板を用いず、またドレイン電極の位置が異なる構造である。図２の素子は、高品質ダイヤモンド半絶縁性基板１１にｐ＋導電層１２をエピタキシャル成長させ、ｐ＋導電層１２上に、図１と同様、高品質ドリフト層３、窒素ドープチャネル層（高抵抗層４）、コンタクト層５の順で形成する。ドレイン電極９は、ｐ＋導電層１２に、前記高品質ドリフト層側に設けられる。
　（実施の形態３）
　本実施の形態を図３を参照して以下説明する。図３は、本実施の形態の、（００１）面ウェハに形成した縦型構造ＭＥＳＦＥＴ（ボディダイオードつき）の模式図である。
　図３の素子は、導電性基板２、高品質ドリフト層１３、窒素ドープ層（高抵抗層１４）、ｐ型層、コンタクト層１５からなるダイヤモンド積層構造を備える。前記ダイヤモンド積層構造のいずれの層もダイヤモンドからなる。ドレイン電極９は、導電性基板２に設けられ、かつ高品質ドリフト層１３の反対側に設けられる。ソース電極８は、コンタクト層１５に設けられ、かつ前記高品質ドリフト層１３の反対側に設けられ、窒素ドープ層（高抵抗層１４）に一部直接設けられる。窒素ドープ層（高抵抗層１４）の表面は（００１）表面である。ダイヤモンド積層構造に、トレンチ構造が設けられ、トレンチ構造の側壁は原子平坦化した（１１１）面である。トレンチ構造は、トレンチの底面が高品質ドリフト層１３内に位置し、側壁が、高品質ドリフト層１３、窒素ドープ層（高抵抗層１４）、コンタクト層５の三層からなるような溝である。トレンチ構造の溝内には、ｐ型層を介してゲート電極７が設けられる。また、ゲート電極７とソース電極８は、絶縁膜６により絶縁されている。
　窒素ドープ層は、窒素をドープした半絶縁性ダイヤモンド層であり、窒素濃度１Ｅ１５／ｃｍ３以上、１Ｅ２１／ｃｍ３以下程度である。膜厚は０．５μｍ以上、５０μｍ以下程度である。
　図３の素子の製造方法について述べる。
　まず、導電性基板上にＣＶＤ法で高品質ドリフト層を成長形成した。ＣＶＤはマイクロ波プラズマ法を用いて行い、水素をキャリアガスとし、炭素原料であるメタンを総流量の４％となるように制御した。さらにチャンバからの不要な取り込みを防ぐための酸素原料である二酸化炭素、およびホウ素原料であるトリメチルボロンを添加した。二酸化炭素の濃度はＯ／Ｃ比が０．４となるように設定し、トリメチルボロンはＢ／Ｃ比が０．５ｐｐｍ程度となるように制御した。具体的には、水素流量を３８３ｃｃｍ、メタン流量を１２．８ｓｃｃｍ、ＣＯ２流量を３．２ｓｃｃｍ、１０ｐｐｍに水素で希釈したトリメチルボロンを０．５ｓｃｃｍの流量でチャンバ内に導入した。炭素原料は総流量の０．１％以上、１０％以下としてもよく、酸素流量はＯ／Ｃが１以下であればよい。プラズマ電力は３．９ｋＷであり、チャンバ内ガス圧力は１２０Ｔｏｒｒ、合成温度は９５０℃である。
　炭素原料は一酸化炭素、エタンとしてもよく、酸素原料は酸素としてもよい。また炭素原料として一酸化炭素を用いる場合には酸素原料を用いないことも可能である。プラズマ電力は７５０Ｗ以上１０ｋＷ以下としてもよく、チャンバ内圧力は２０Ｔｏｒｒ以上、３００Ｔｏｒｒ以下としてもよい。
　さらに続けて窒素ドープ層を成長形成し、さらにｐ型層およびｐ＋層を積層成長形成させる。窒素ドープ層の形成には、水素、炭素原料のほかに窒素原料を導入した。具体的には水素流量を３７４ｃｃｍ、メタン流量を１６ｓｃｃｍ、１００ｐｐｍに希釈した窒素を１０ｓｃｃｍとした。また、ｐ型層を形成する場合にはドリフト層と同様に水素、炭素原料、酸素原料、ホウ素原料ガスを用いて成長させた。ｐ＋層の形成には水素、炭素原料、ホウ素原料ガスを導入した。具体的には水素流量を３９３ｓｃｃｍとし、メタン流量を２ｓｃｃｍ、１％に希釈したトリメチルボロンを５ｓｃｃｍとしてチャンバに導入した。各層の厚さ、ドーピング濃度は前述の通りである。
　続いてゲート部となる箇所をエッチング処理し、原子平坦｛１１１｝面を露出させた。
　続けてｐ型チャネル層をＣＶＤ法により形成した。合成には水素、炭素原料、酸素原料、ホウ素原料を用いて行う。具体的には水素流量７８３ｓｃｃｍ、メタン流量１０ｓｃｃｍ、二酸化炭素流量６ｓｃｃｍ、１０ｐｐｍに水素で希釈したトリメチルボロン流量を０．５ｓｃｃｍとした。
　熱混酸（ＨＮＯ３：Ｈ２ＳＯ４＝１：３、２４０℃）処理による非ダイヤモンド層の除去を行い、２５３ｎｍの波長によるＵＶオゾン処理を行って表面を酸化したのち、リソグラフィー法およびリフトオフ法を用いて導電性基板にオーミック電極となるドレイン電極を形成した。またリソグラフィー法およびリフトオフ法を用いてチャネル部にゲート電極を形成した。またゲート電極とソース電極の短絡を防ぐため、絶縁膜をＣＶＤ法にて形成した。リソグラフィー法およびドライエッチング法によりコンタクト層を露出させ、リソグラフィー法およびリフトオフ法を用いてソース電極を形成した。ドレイン電極およびソース電極はオーミック接合であり、スパッタ法によって形成した。Ｔｉ、Ｍｏ、Ａｕの順で形成し、膜厚は各３０ｎｍ、３０ｎｍ、１００ｎｍとした。ショットキー接合であるゲート電極はＰｔ、Ａｕの積層構造としスパッタ法を用いて形成した。各膜厚は３０ｎｍ、１００ｎｍである。絶縁膜はＴＥＯＳを原料ガスとして用いたＣＶＤにより成長させ、膜厚を１μｍとした。
　（実施の形態４）
　本実施の形態を図４を参照して以下説明する。図４は、本実施の形態の、（００１）面ウェハに形成した擬似縦型構造ＭＥＳＦＥＴ（ボディダイオードつき）の模式図である。
　図４の素子は、図３とは、導電性基板を用いず、ドレイン電極の位置が異なる構造である。
　図４の素子は、高品質ダイヤモンド半絶縁性基板１１にｐ＋導電層１２をエピタキシャル成長させ、ｐ＋導電層１２上に、図３と同様、高品質ドリフト層１３、窒素ドープ層（高抵抗層１４）、ｐ型層、コンタクト層５の順で形成する。ドレイン電極９は、ｐ＋導電層１２に、前記高品質ドリフト層側に設けられる。
　（実施の形態５）
　本実施の形態を図５を参照して以下説明する。図５は、本実施の形態の、（１１０）面ウェハに形成した縦型構造ＭＯＳＦＥＴ（ボディダイオードつき）の模式図である。
　図５の素子は、図１とは、ダイヤモンド積層構造の結晶面が異なり、トレンチ構造の形状が異なる構造である。
　図５の素子は、導電性基板２、高品質ドリフト層３、窒素ドープチャネル層（高抵抗層４）、コンタクト層５からなるダイヤモンド積層構造を備える。前記ダイヤモンド積層構造のいずれの層もダイヤモンドからなる。ドレイン電極９は、導電性基板２に設けられ、かつ高品質ドリフト層３の反対側に設けられる。ソース電極８は、コンタクト層５に設けられ、かつ前記高品質ドリフト層３の反対側に設けられ、窒素ドープチャネル層（高抵抗層４）に一部直接設けられる。窒素ドープチャネル層の表面は（１１０）表面である。ダイヤモンド積層構造にトレンチ構造が設けられ、トレンチ構造の側壁は原子平坦化した（１１１）面である。トレンチ構造は、トレンチの底面が高品質ドリフト層３内に位置し、側壁が高品質ドリフト層３、窒素ドープチャネル層（高抵抗層４）、コンタクト層５の三層からなるような溝である。トレンチ構造の溝内には、絶縁膜６を介してゲート電極７が設けられる。また、ゲート電極７とソース電極８は、絶縁膜６により絶縁されている。
　（実施の形態６）
　本実施の形態を図６を参照して以下説明する。図６は、本実施の形態の、（１１０）面ウェハに形成した擬似縦型構造ＭＯＳＦＥＴ（ボディダイオードつき）の模式図である。
　図６の素子は、図２とは、ダイヤモンド積層構造の結晶面が異なり、トレンチ構造の形状が異なる構造である。
　（実施の形態７）
　本実施の形態を図７を参照して以下説明する。図７は、本実施の形態の、（１１０）面ウェハに形成した縦型構造ＭＥＳＦＥＴ（ボディダイオードつき）の模式図である。
　図７の素子は、図３とは、ダイヤモンド積層構造の結晶面が異なり、トレンチ構造の形状が異なる構造である。
　（実施の形態８）
　本実施の形態を図８を参照して以下説明する。図８は、本実施の形態の、（１１０）面ウェハに形成した擬似縦型構造ＭＥＳＦＥＴ（ボディダイオードつき）の模式図である。
　図８の素子は、図４とは、ダイヤモンド積層構造の結晶面が異なり、トレンチ構造の形状が異なる構造である。
　（実施の形態９）
　本実施の形態を図９を参照して以下説明する。図９は、本実施の形態の、ボディダイオードなしの（００１）面ウェハに形成した縦型構造ＭＥＳＦＥＴの模式図である。
　図９の素子は、図３とは、ボディダイオードなしである点でのみ異なる。
　上記実施の形態等で示した例は、発明を理解しやすくするために記載したものであり、この形態に限定されるものではない。
　本発明のダイヤモンド電子素子は、縦型構造または疑似縦型構造の高出力ダイヤモンド電子素子などのパワーデバイスとして、産業上有用である。
　２　　導電性基板
　３、１３　　高品質ドリフト層
　４、１４　　高抵抗層
　５、１５　　コンタクト層
　６　　絶縁膜
　７　　ゲート電極
　８　　ソース電極
　９　　ドレイン電極
　１１　　高品質ダイヤモンド半絶縁性基板
　１２　　ｐ＋導電層

Claims (11)

  1. 　少なくとも、ダイヤモンドからなるｐ＋導電層、ダイヤモンドからなるｐ型ドリフト層、ダイヤモンドからなる高抵抗層、およびダイヤモンドからなるｐ＋コンタクト層をこの順に備えるダイヤモンド積層構造を有することを特徴とするダイヤモンド電子素子。
  2. 　半絶縁性基板上に前記ｐ＋導電層が積層されていることを特徴とする請求項１記載のダイヤモンド電子素子。
  3. 　前記高抵抗層が窒素ドープダイヤモンドからなる層であることを特徴とする請求項１または２記載のダイヤモンド電子素子。
  4. 　前記ダイヤモンド積層構造において、トレンチ構造を備え、前記トレンチ構造の溝側壁が｛１１１｝面であることを特徴とする請求項１～３のいずれか１項に記載のダイヤモンド電子素子。
  5. 　前記｛１１１｝面の上にゲート電極を備えることを特徴とする請求項４記載のダイヤモンド電子素子。
  6. 　前記ゲート電極が、金属‐半導体接合のトランジスタ構造である、請求項５記載のダイヤモンド電子素子。
  7. 　前記ゲート電極が、金属‐絶縁膜‐半導体接合のトランジスタ構造である、請求項５記載のダイヤモンド電子素子。
  8. 　前記ｐ＋導電層に第１の電極、前記コンタクト層に第２の電極を備えることを特徴とする請求項１～７のいずれか１項に記載のダイヤモンド電子素子。
  9. 　ダイヤモンド積層構造の窒素ドープダイヤモンド層の｛１１１｝面を正孔チャネルに用いることを特徴とする電界効果型トランジスタ。
  10. 　窒素ドープダイヤモンドの｛１１１｝面に絶縁膜を介してゲート電極を設けて、金属‐絶縁膜‐半導体接合を形成し、前記｛１１１｝面を正孔チャネルに用いることを特徴とする電界効果型トランジスタ。
  11. 　窒素ドープダイヤモンドの｛１１１｝面にｐ型層を介してゲート電極を設けて金属‐半導体接合を形成し、前記｛１１１｝面を有するｐ型層をチャネルに用いることを特徴とする電界効果型トランジスタ。
PCT/JP2016/083564 2015-11-16 2016-11-11 ダイヤモンド電子素子 WO2017086253A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015224311A JP6765651B2 (ja) 2015-11-16 2015-11-16 ダイヤモンド電子素子
JP2015-224311 2015-11-16

Publications (1)

Publication Number Publication Date
WO2017086253A1 true WO2017086253A1 (ja) 2017-05-26

Family

ID=58718938

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2016/083564 WO2017086253A1 (ja) 2015-11-16 2016-11-11 ダイヤモンド電子素子

Country Status (3)

Country Link
JP (1) JP6765651B2 (ja)
TW (1) TWI726004B (ja)
WO (1) WO2017086253A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2024121094A (ja) * 2023-02-27 2024-09-06 大熊ダイヤモンドデバイス株式会社 ダイヤモンドおよび半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0482275A (ja) * 1990-01-31 1992-03-16 Res Dev Corp Of Japan 半導体デバイス及びその製造方法
JPH0750419A (ja) * 1993-05-14 1995-02-21 Kobe Steel Ltd ダイヤモンド電界効果トランジスタ
JP2002057167A (ja) * 2000-08-10 2002-02-22 Kobe Steel Ltd 半導体素子及びその製造方法
JP2006100721A (ja) * 2004-09-30 2006-04-13 Kobe Steel Ltd 半導体素子及びその製造方法
JP2013222933A (ja) * 2012-04-19 2013-10-28 Toyota Central R&D Labs Inc トランジスタおよび駆動回路
JP2015106650A (ja) * 2013-11-29 2015-06-08 株式会社デンソー 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5391895A (en) * 1992-09-21 1995-02-21 Kobe Steel Usa, Inc. Double diamond mesa vertical field effect transistor
JP2002118257A (ja) * 2000-10-06 2002-04-19 Kobe Steel Ltd ダイヤモンド半導体装置
US7719080B2 (en) * 2005-06-20 2010-05-18 Teledyne Scientific & Imaging, Llc Semiconductor device with a conduction enhancement layer
US20090140263A1 (en) * 2006-05-10 2009-06-04 Hitoshi Umezawa Method for diamond surface treatment and device using diamond thin film

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0482275A (ja) * 1990-01-31 1992-03-16 Res Dev Corp Of Japan 半導体デバイス及びその製造方法
JPH0750419A (ja) * 1993-05-14 1995-02-21 Kobe Steel Ltd ダイヤモンド電界効果トランジスタ
JP2002057167A (ja) * 2000-08-10 2002-02-22 Kobe Steel Ltd 半導体素子及びその製造方法
JP2006100721A (ja) * 2004-09-30 2006-04-13 Kobe Steel Ltd 半導体素子及びその製造方法
JP2013222933A (ja) * 2012-04-19 2013-10-28 Toyota Central R&D Labs Inc トランジスタおよび駆動回路
JP2015106650A (ja) * 2013-11-29 2015-06-08 株式会社デンソー 半導体装置

Also Published As

Publication number Publication date
JP2017092398A (ja) 2017-05-25
JP6765651B2 (ja) 2020-10-07
TWI726004B (zh) 2021-05-01
TW201725734A (zh) 2017-07-16

Similar Documents

Publication Publication Date Title
CN104871319B (zh) 半导体结构以及凹槽形成蚀刻技术
CN113169228A (zh) 包括垂直栅极模块的横向iii族氮化物器件
JPWO2007086196A1 (ja) 炭化珪素半導体装置の製造方法
US20130126893A1 (en) Semiconductor device and method of manufacturing semiconductor device
CN102130160A (zh) 槽形沟道AlGaN/GaN增强型HEMT器件及制作方法
WO2012131898A1 (ja) 炭化珪素半導体装置
JP2008091394A (ja) 電界効果トランジスタ及びその製造方法
JP2014222735A (ja) 半導体装置及びその製造方法
US9048251B2 (en) Semiconductor device and method of manufacturing the same
US20160020282A1 (en) Semiconductor device
JP7054853B2 (ja) 炭化珪素半導体素子およびその製造方法
JP6560117B2 (ja) 半導体装置の製造方法
CN116013989A (zh) 具有SiO2阻挡层的垂直结构Ga2O3晶体管及制备方法
WO2009104299A1 (ja) 半導体装置および半導体装置の製造方法
CN111682064A (zh) 高性能MIS栅增强型GaN基高电子迁移率晶体管及其制备方法
WO2017086253A1 (ja) ダイヤモンド電子素子
CN116387361A (zh) SiO2阻挡层Ga2O3垂直UMOS晶体管及其制备方法
CN110676172A (zh) 一种实现低导通电阻的增强型氮化镓晶体管的方法
Wang et al. Vertical diamond trench MOS barrier Schottky diodes with high breakdown voltage
JPWO2004112150A1 (ja) 電界効果トランジスタ
JP5921089B2 (ja) エピタキシャルウエハの製造方法及び半導体装置の製造方法
JP7074173B2 (ja) 半導体装置および半導体装置の製造方法
US9048103B2 (en) Method for producing semiconductor device
CN110676166B (zh) P-GaN帽层的FinFET增强型器件及制作方法
JP2021009989A (ja) 窒化物半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16866255

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 16866255

Country of ref document: EP

Kind code of ref document: A1