KR102324000B1 - 실리콘 탄화물 반도체 디바이스 및 그 제조 방법 - Google Patents

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토마스 버트 고르크지카
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Abstract

반도체 디바이스가 제공된다. 상기 디바이스는, 실리콘 탄화물을 포함하며 또한 제1 표면 및 제2 표면을 갖는 반도체층을 포함한다. 게이트 절연층이 반도체층의 제1 표면의 일부 상에 배치되며, 게이트 전극이 상기 게이트 절연층 상에 배치된다. 상기 디바이스는 상기 게이트 절연층이 층의 중심에서의 두께보다 모서리에서 더 큰 두께를 갖도록, 상기 게이트 전극의 에지에 인접한 모서리에서 상기 게이트 절연층과 게이트 전극 사이에 배치되는 산화물을 추가로 포함한다. 상기 디바이스를 제조하기 위한 방법도 제공된다.

Description

실리콘 탄화물 반도체 디바이스 및 그 제조 방법{SILICON CARBIDE SEMICONDUCTOR DEVICE, AND METHODS FOR MANUFACTURING THEREOF}
본 발명은 일반적으로 실리콘 탄화물(SiC) 반도체 디바이스에 관한 것으로서, 보다 구체적으로는 MOS(금속-산화물-반도체) 구조를 갖는 SiC 반도체 디바이스를 위한 게이트 구조물, 및 SiC 반도체 디바이스를 제조하기 위한 방법에 관한 것이다.
실리콘(Si)은 가장 널리 사용되는 반도체 재료이며, 다년간 사용되어 왔다. 강렬한 상업적 관심 및 결과적인 연구 및 개발로 인해, 실리콘 디바이스 기술은 진보된 수준에 도달하였으며, 실제로 많은 사람들이 실리콘 전력 디바이스는 이 재료에 예측된 이론적 최대 전력 한계치에 접근하고 있는 것으로 믿고 있다. 이 재료의 추가적인 개선은 성능 상 실질적인 향상을 생산할 것 같지는 않으며, 그리고 그 결과로서 개발 노력은 실리콘의 대체품으로서 광대역 갭 반도체의 개발로 초점이 이동하였다.
실리콘 탄화물(SiC)은 고전압, 고주파수, 및 고온 용례에서 많은 바람직한 특성을 갖고 있다. 보다 구체적으로, SiC 는 광대역 갭(Si 의 경우보다 약 3 배 초과), 높은 항복 전계(Si 의 경우보다 약 10 배 넘게 높음), 높은 열전도율(Si 의 경우의 약 4 배), 및 높은 전자 포화 속도(Si 경우의 2 배)를 갖는다. 이들 특성은 SiC 는 통상적인 전력 장치 용례를 뛰어넘을 것이며, 또한 고온에서 극도로 낮은 전력 손실로 작동할 수 있는 장치를 제공한다는 이론을 지지한다. 또한, SiC 는 열 산화에 의해 실리콘 산화물을 형성할 수 있는 유리한 반도체 재료이며, 이는 SiC 반도체 디바이스의 이점을 주장하는 데 영향력이 큰 토대가 되었다.
다양한 SiC 디바이스 중에서, SiC MOS(금속-산화물-반도체) 디바이스(예를 들어, MOSFET 또는 IGBT)는 쉽게 구동되며 또한 현재 전력 절환 용도로 널리 사용되는 현재 유용한 Si-IGBT 를 간단히 대체할 수 있다. MOSFET 은 전형적으로 게이트 영역, 소스 영역, 드레인 영역, 및 상기 소스 영역과 드레인 영역 사이에 배치되는 채널 영역을 포함한다. 전형적으로, 게이트 유전체가 반도체 기판(예를 들어, SiC) 상에 먼저 형성되며, 그 후 게이트 전극을 형성하기 위해 게이트 재료가 게이트 유전체 상에 배치된다.
전술한 용례는 예를 들어 항공우주, 전기 분배, 등에 장기간 작동하는 디바이스를 요구하는 영역에서 매우 강조되었지만, 그러나 도전적인 신뢰성 있는 SiC/SiO2 시스템을 실현할 요소가 있다. SiC 상에 열성장된 SiO2 는 Si 상에서 성장된 것에 필적할 수 있는 수명을 갖지만, 그러나 낮은 반전 채널 이동도는 채널 전도를 극대화하기 위해 4 MV/cm 보다 더 큰 전계에서 작동할 동안 얇은(<50 nm) 게이트 유전체의 사용을 필요로 한다. 요소들의 이런 조합은 게이트 유전체에 높은 전계로 나타난다. 발생된 전계는 게이트 유전체의 평탄한 영역에서 지지될 수 있지만, 그러나 게이트 전극 에지에 형성된 날카로운 모서리에서는 상당히 높으며, 이는 디바이스의 신뢰성에 악영향을 끼친다.
따라서 게이트 전극의 날카로운 모서리에서 감소된 전계를 갖는 반도체 디바이스, 보다 구체적으로는 MOSFET 디바이스를 제공하는 방법을 제공하고, 이에 따라 MOSFET 디바이스를 강화된 신뢰성으로 제공하는 것이 바람직할 수 있다.
일 실시예는 반도체 디바이스에 관한 것이다. 상기 디바이스는 실리콘 탄화물을 포함하며 또한 제1 표면 및 제2 표면을 갖는 반도체층을 포함한다. 게이트 절연층은 반도체층의 상기 제1 표면의 일부 상에 배치되며, 게이트 전극은 상기 게이트 절연층 상에 배치된다. 상기 디바이스는, 게이트 절연층이 이 게이트 절연층의 중심에서의 두께보다 모서리에서 더 큰 두께를 갖기 위해, 상기 게이트 전극의 에지에 인접한 모서리에서 상기 게이트 절연층과 게이트 전극 사이에 배치되는 산화물을 추가로 포함한다.
일 실시예에 있어서, 금속-산화물-전계효과 트랜지스터(MOSFET) 디바이스가 제공된다. 상기 디바이스는 실리콘 탄화물을 둘러싸며 또한 제1 표면 및 제2 표면을 갖는 반도체층을 포함한다. 상기 반도체층은 제1 전도율 타입을 갖는 드리프트 영역, 상기 드리프트 영역에 인접하고 상기 제1 표면에 대해 근위에 있으며 제2 전도율 타입을 갖는 웰 영역, 및 상기 웰 영역에 인접하고 제1 전도율 타입을 갖는 소스 영역을 포함한다. 게이트 절연층은 반도체층의 제1 표면의 일부 상에 배치되며, 게이트 전극은 게이트 절연층 상에 배치된다. 상기 디바이스는, 게이트 절연층이 층의 중심에서의 두께보다 모서리에서 더 큰 두께를 갖기 위해, 상기 게이트 전극의 에지에 인접한 모서리에서 상기 게이트 절연층과 게이트 전극 사이에 배치되는 산화물을 추가로 포함한다. 유전체층은 게이트 전극과 상기 반도체층의 제1 표면의 일부 상에 추가로 배치된다.
다른 실시예는 반도체 디바이스를 제조하는 방법에 관한 것이다. 상기 방법은 실리콘 탄화물을 포함하는 반도체층 상에 게이트 절연층을 배치하는 단계, 상기 게이트 절연층 상에 게이트 전극을 배치하는 단계, 및 상기 게이트 전극을 배치한 후 산화 프로세스를 수행하는 단계를 포함한다. 상기 산화 프로세스는 약 950 ℃ 보다 낮은 온도에서 적어도 약 0.03:1 의 비율로 수소와 산소를 포함하는 환경에서 수행된다.
본 발명의 이들 및 다른 특징, 양태, 및 이점은 첨부한 도면을 참조하여 이하의 상세한 설명을 판독할 때 더욱 잘 이해될 것이며, 도면에서 유사한 도면부호는 도면 전체를 통해 유사한 부품을 나타낸다.
도 1은 통상적인 MOSFET 디바이스의 반전지(half-cell) 횡단면도를 개략적으로 도시하고 있다.
도 2는 도 1의 MOSFET 디바이스의 게이트 절연층의 전계 프로파일을 도시하고 있다.
도 3-6은 본 발명의 일부 실시예에 따라 MOSFET 디바이스를 제조하는 제조 단계를 개략적으로 도시한 반전지 횡단면도를 도시하고 있다.
도 7은 도 6의 MOSFET 디바이스의 게이트 절연층의 전계 프로파일을 도시하고 있다.
이하에 상세히 기재되는 바와 같이, 본 발명의 실시예의 일부는 게이트 전극을 형성한 후 산화 프로세스 단계를 포함하는 SiC 기반 반도체 디바이스를 제조하는 방법을 포함한다. 상기 산화 프로세스는 디바이스의 임계 전압, 누설 전류, 및 온 상태 소스-드레인 저항과 같은 주요한 전기 특성에 중대한 영향을 끼치지 않고 디바이스의 신뢰성을 향상시키는 방식으로 수행된다는 것을 추가로 인식해야 한다. 일부 실시예에 있어서, 결과적인 SiC 반도체 디바이스는, 배치 상태의(as-disposed) 게이트 절연층에 비해 모서리에서 비교적 두꺼운 절연층을 갖도록, 게이트 전극의 에지에 인접한 모서리에서 상기 게이트 절연층과 게이트 전극 사이에 배치되는 산화물을 포함한다. 여기에 사용되는 바와 같이, 배치 상태의 층은 임의의 사후 증착 처리 없이 디바이스의 제조 프로세스 중 증착 상태의 층으로서, 또는 성장 상태의 층으로서 지칭된다.
명세서 및 청구범위 전체를 통해 여기에 사용되는 바와 같이, 이와 관련된 기본적 기능의 변화로 나타나지 않고 허용 가능하게 변할 수 있는 임의의 양적 표현을 수정하기 위해, 유사 언어가 적용될 수 있다. 따라서 "약(about)" 및 "실질적으로(substantially)"와 같은 용어 또는 용어들에 의해 수정된 값은, 특정의 정확한 값에 제한되지 않는다. 일부 경우에 있어서, 상기 유사 언어는 값을 측정하기 위한 도구의 정확도에 대응할 수 있다. "하나(a)", "하나의(an)", 및 "그(the)"라는 용어는 내용이 달리 명확하게 나타내지 않는 한 복수의 지시대상을 포함할 수 있다. 여기에 사용되는 바와 같이, "및/또는(and/or)"이라는 용어는 관련된 열거 항목 중 하나 또는 그 이상의 임의의 조합 또는 모든 조합을 포함한다.
달리 정의되지 않는 한, 여기에 사용되는 기술적 및 과학적 용어는 본 발명이 속하는 기술분야의 숙련자에 의해 통상적으로 인식되는 바와 동일한 의미를 갖는다. 여기에 사용되는 바와 같은 "제1(first)", "제2(second)", 등의 용어는 임의의 순서, 양, 또는 중요성을 표시하지 않으며, 오히려 하나의 요소를 다른 요소와 구별하는 데 사용된다. 범위가 기재된 경우, 동일한 성분이나 특성에 관한 모든 범위의 종점(endpoint)은 포괄적이며 또한 독립적으로 조합될 수 있다(예를 들어, "25 중량% 까지, 또는 보다 구체적으로 약 5 중량% 내지 약 20 중량%"의 범위는 종점과 그리고 "약 5 중량% 내지 약 25 중량%" 등의 범위의 모든 중간값을 포함한다).
여기에 사용되는 바와 같이, "층(layer)"이라는 용어는 연속적인 또는 불연속적인 방식으로 하부의 표면의 적어도 일부 상에 배치된 재료를 지칭한다. 또한 상기 "층"이라는 용어는 배치된 재료의 균일한 두께를 필연적으로 의미하지는 않으며, 또한 상기 배치된 재료는 균일한 또는 가변적인 두께를 가질 수 있다. 또한, 여기에 사용되는 바와 같은 "층"이라는 용어는 그 내용이 달리 명확하게 나타내지 않는 한, 단일층 또는 복수층을 지칭한다. 본 발명에 있어서, 층이 다른 층 또는 기판 "상에(on)"로 기재되고 있을 때, 상기 층은 서로 직접적으로 접촉할 수 있거나 또는 층들 사이에 하나의(또는 그 이상의) 층 또는 특징부를 가질 수 있음을 의미한다는 것을 인식해야 한다. 또한, 상기 "상에"라는 용어는 서로에 대한 층의 상대 위치를 기재하고 있으며, 또한 위의 또는 아래의 상대 위치가 관찰자에 대한 디바이스의 배향에 의존하기 때문에 필연적으로 "상부에(on the top of)"를 의미하지는 않는다. 더욱이, "상부(top)", "바닥(bottom)", "위(above)", "아래(below)", 및 이들 용어의 파생어의 사용은 편의를 위한 것이며, 달리 언급하지 않는 한 부품의 어떤 특정한 배향을 요구하지 않는다. 여기에 사용되는 바와 같이 "인접한(adjacent)"이라는 용어는 2개의 층이 연속적으로 배치되고 그리고 서로 직접 접촉하고 있음을 의미한다.
"n-타입" 및 "p-타입"은 각각의 반도체층에 제공된 전하 캐리어의 대부분을 지칭하고 있음이 본 기술분야의 숙련자에 의해 인식될 것이다. 예를 들어, n-타입 층에서, 대부분의 캐리어는 전자이며, 또한 p-타입 층에서 대부분의 캐리어는 정공이다(전자가 없을 시). 여기에 사용되는 바와 같이, "n+" 및 "n"은 도펀트의 더 높은(1×1018 cm3 보다 큰) 그리고 더 낮은(일반적으로, 5×1015 cm3 내지 5×1017 cm3 의 범위인) 도핑 농도를 각각 지칭한다. 전형적으로, p-타입 도펀트는 붕소, 알루미늄, 갈륨, 또는 그 임의의 조합물을 포함하며, n-타입 도펀트는 질소, 인, 또는 그 임의의 조합물, 또는 본 기술분야에 알려진 바와 같은 다른 적절한 도핑 재료를 포함한다.
이하에 상세히 기재되는 바와 같이, 반도체 디바이스를 제조하는 방법이 제공된다. 상기 반도체 디바이스는 금속-산화물-반도체 전계효과 트랜지스터(MOSFET), 절연형-게이트 바이폴라 트랜지스터(IGBT), 또는 임의의 MOS(금속-산화물-반도체) 기반 반도체 디바이스일 수 있다. 본 방법 및 디자인이 광범위한 반도체 디바이스에 적용될 수 있더라도, 본 발명의 독특한 특징은 MOSFET 전지 또는 디바이스를 참조하여 기재된다. 실제 전력 MOSFET 디바이스에 있어서, 많은 MOSFET 전지는 서로 이웃하게 위치되며, 또한 공통의 게이트 전극 및 소스 전극을 공유한다. 본 발명의 방법 및 특징부는 수직형 MOSFET 디바이스와 횡형 MOSFET 디바이스 모두에 적용할 수 있다.
도 1은 통상적인 SiC 수직형 MOSFET 디바이스(10)의 일 예의 횡단면도이다. 상기 디바이스(10)는 일반적으로 그 위에 배치되는 드리프트 영역(14)을 갖는 SiC 층(12)을 포함한다. P-웰 영역(16)은 드리프트 영역(14)의 상면(11) 내에 형성되며, n+-소스 영역(18)은 P-웰 영역(16) 내에 형성된다. 게이트 절연층(22)은 층(12)의 표면(11) 상에 형성되며, 게이트 전극(24)은 게이트 절연층(22) 상에 형성된다. 전형적으로, 다결정 실리콘층이 증착될 수 있고, 그 후에 다결정 실리콘 게이트 전극(24)을 제공하도록 패터닝 및/또는 에칭될 수 있다. 드레인 전극(20)은 기판층(도 1에는 도시되지 않음)을 포함할 수 있는 바닥면(13) 상에서 반도체층(12)과 접촉하여 자주 형성된다. 상기 디바이스(10)는 소스 영역(18)과 상기 다결정 실리콘 게이트 전극(24)의 상부 부분 위에 형성되는 소스 전극(38), 패시베이션층(34)(예를 들어, 층간 유전체), 콘택 영역(16), 및 오옴 콘택(28, 26)과 같은 추가적인 특징부를 추가로 포함한다.
도 1을 참조하면, 본 기술분야의 숙련자에게 알려진 바와 같이, 게이트 절연층(22)은 작동 비아 아래에 전계를 경험한다. 이미 논의된 바와 같이, 상기 전계는 게이트 전극(24)의 바닥면(25)의 에지에 인접하여 형성된 게이트 절연층(22)의 날카로운 모서리(40) 근처에서 높다. 도 2는 방향(50)을 따라 측정된 게이트 절연층(22)에서의 전계 프로파일이며, 모서리(40)에서 높은 전계 피크(52)를 도시하고 있다.
도 3-6은 본 발명의 양태에 따라 도시된 수직형 MOSFET 디바이스(100)의 제조 단계를 개략적으로 도시하고 있다. 도 3은 프로세스 중인 MOSFET 디바이스(100)의 횡방향 측단면도이다. 상기 디바이스(100)는 일반적으로 그 위에 배치되는 드리프트 영역(104)을 갖는 반도체층("웨이퍼"로도 지칭될 수 있다)(102)을 포함한다. 어떤 실시예에 있어서, 상기 반도체층(102)은 실리콘 탄화물(SiC)을 포함한다.
도시된 예에 있어서, 상기 디바이스(100)는 n-도핑된 드리프트 영역(104) 및 n+-도핑된 소스 영역(108)을 갖는다. 인식될 수 있는 바와 같이, p+-도핑된 소스 영역을 갖는 디바이스(100)를 위해, 상기 드리프트 영역(104)은 p-타입 도핑될 수 있다. 상기 n+-도핑된 소스 영역(108)은 제1 표면(101)에 근접한 P-웰 영역(106) 내에 형성된다. 상기 P-웰 영역(106)은 전형적으로 적절한 p-타입 도펀트에 의해 n-도핑된 드리프트 영역(104)의 주입을 통해 형성된다. 인식될 수 있는 바와 같이, P-웰 영역(106)의 형성은 마스크에 의한 드리프트 영역(104)의 마스킹 및 상기 드리프트 영역(104)에서의 주입 전 마스크의 패터닝과 같은 많은 프로세싱을 포함할 수 있다. 상기 n+-소스 영역(108) 및 고도핑된 p+-영역(105)은 예를 들어 유사한 주입 단계를 사용하여 형성될 수 있다. 각각의 주입 단계에 이어, 통상적으로 어닐링 단계가 수행된다. 드레인 전극(200)은 반도체층(102)의 제2 표면(103)과 접촉하여 알려진 방법에 의해 형성될 수 있다.
상기 방법은 도 4에 도시된 바와 같이 게이트 절연층(202) 및 게이트 전극(204)의 형성 단계를 추가로 포함한다. 상기 게이트 전극(204)은 게이트 절연층(201)("게이트 유전체"로도 지칭될 수 있다)에 의해 반도체층(102)(예를 들어, SiC 웨이퍼)으로부터 자주 절연된다. 상기 게이트 절연층(202)이 반도체층(102)에 먼저 배치되며, 이어서 게이트 절연층(202) 상에 게이트 전극(204)이 배치된다. 상기 게이트 절연층(202)은 실리콘 이산화물(SiO2), 실리콘 질화물, 또는 그 조합물을 자주 포함할 수 있다. 다른 적절한 재료는 탄탈륨 산화물(Ta2O5), 알루미나(Al2O3), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 또는 다른 유리-형성 재료를 포함할 수 있다. 일반적으로, 상기 게이트 절연층(202)은 산화물을 포함하며, 이에 따라 "게이트 산화물층"으로서 지칭된다. 어떤 실시예에 있어서, 상기 게이트 산화물층(202)은 실리콘 이산화물(SiO2)을 포함한다. 일부 실시예에 있어서, 게이트 절연층(202)의 두께(d)는 약 20 나노미터 내지 약 200 나노미터의 범위에 있을 수 있다.
상기 게이트 절연층(202)의 형성은 일 경우에 있어서 임의의 알려진 방법에 의해 수행될 수 있다. 어떤 경우에 있어서, 게이트 산화물층(202)은 반도체층(102)(예를 들어, SiC 웨이퍼)을 고온으로, 예를 들어 약 1100℃ 보다 높은 온도로 산화시킴으로써 제공될 수 있다. 상기 산화는 예를 들어 습식 산화 또는 건식 산화를 포함하는 임의의 알려진 방법에 의해 실시될 수 있다. 상기 게이트 절연층(202)은 본 기술분야의 숙련자에게 알려진 임의의 방법에 의해 바람직하게 어닐링될 수 있다.
다른 단계에 있어서, 게이트 전극(204)은 게이트 절연층(202)의 제1 부분(201) 상에 배치된다. 상기 게이트 전극(204)은 금속, 다결정 실리콘, 또는 전술한 다층 조합물을 포함할 수 있다. 어떤 실시예에 있어서, 다결정 실리콘층은 게이트 절연층(202) 상에 증착되며, 이어서 다결정 실리콘 게이트 전극(204)을 제공하도록 패터닝 및/또는 에칭된다. 상기 다결정 실리콘층은 그 전도율을 증가시키기 위해 도핑될 수 있으며, 예를 들어 p+-도핑될 수 있다. 일반적으로, 다결정 실리콘층의 두께는 약 2 미크론보다 작을 수 있다. 어떤 경우에 있어서, 다결정 실리콘층의 두께는 예를 들어 약 0.1 미크론 내지 약 1 미크론의 범위에 있을 수 있다.
금속-함유층(206)이 상기 다결정 실리콘층(204) 상에 선택적으로 배치될 수 있다. 상기 금속-함유층(206)은 탄탈륨, 니켈, 몰리브덴, 코발트, 티타늄, 텅스텐, 니오븀, 하프늄, 지르코늄, 바나듐, 알루미늄, 크롬, 및 백금으로 구성된 그룹으로부터 선택되는 금속을 포함할 수 있다. 일부 실시예에 있어서, 상기 금속-함유층(206)은 금속 규화물, 예를 들어 탄탈륨 규화물을 포함한다. 금속-함유층(206)의 두께는 약 10 nm 내지 약 500 nm 의 범위일 수 있다. 일부 경우에 있어서, 상기 금속-함유층(206)은 어닐링될 수 있다.
전술한 바와 같이, 에칭 단계는 디바이스(100)의 바람직하지 않은 부분, 예를 들어 게이트 절연층(202)의 제2 부분(203), 드리프트 영역(104) 등으로부터 게이트 전극 재료를 제거하도록 자주 수행될 수 있다. 상기 에칭 단계는 프로세스 중 게이트 절연층(202)의 표면으로부터 재료의 일부를 제거할 수 있어서, 게이트 절연층(202)의 제2 부분(203)을 감소된 두께(d')로, 도 5에 도시된 바와 같이 d' < d 로 남긴다. 일부 다른 경우에 있어서, 상기 에칭 단계는 게이트 절연층(202)의 제2 부분을 완전히 제거할 수 있다.
이미 언급한 바와 같이, 상기 방법은 산화 프로세스 단계를 수행하는 단계를 추가로 포함한다. 일 실시예에 있어서, 상기 산화 프로세스는 게이트 전극(204)을 형성한 후, 그리고 어떤 실시예에서는 금속-함유층(206)을 형성한 후 수행된다. 일부 다른 실시예에 있어서, 산화 프로세스는 (이하에 기재되는) 층간 유전체(inter-layer dielectric)(ILD)(304)의 증착 후에 수행된다. 산화 프로세스는 약 950℃ 보다 낮은 온도에서 수소 및 산소를 포함하는 환경에서 실시된다. 본 기술분야의 숙련자에게 알려진 바와 같이, 수소와 산소의 존재 하에 실시되는 산화 프로세스는 일반적으로 "습식 산화"로서 지칭된다. 상기 습식 산화에 있어서, 수소와 산소의 가스상 혼합물은 발열 증기를 형성하며, 이는 게이트 전극(204)을 산화시킨다. 산화 환경은 질소, 아르곤 등과 같은 다른 불활성 가스를 포함할 수도 있다. 복합 가스의 조합물이 사용될 수 있더라도, 디자인을 프로세스한다는 것을 고려해야만 하며, 또한 복합 캐리어 가스의 사용이 무시해도 좋은 이점을 제공한다면, 일부 경우에는 가스상 혼합물에 수소와 산소만 이용하는 것이 바람직할 수 있다.
또한, 가스상 혼합물 내의 각각의 가스의 농도는 선택된 가스에 따를 것이다. 전형적으로, 산소 농도는 산화 프로세스를 구동할 것이며, 또한 다른 산화 프로세스 매개변수를 고려하여 원하는 산화율을 달성하도록 선택될 수 있다. 그러나 습식 산화에 있어서, 수소와 산소 모두의 농도는 산화율 및 결과적인 산화물층의 품질에 영향을 끼칠 수 있다. 본 발명의 일부 실시예에 따라, 산화 프로세스는 약 950 ℃ 보다 낮은 온도에서 적어도 약 0.03:1 의 비율로 수소와 산소를 포함하는 환경에서 실시된다. 일부 실시예에 있어서, 산화 환경에서 수소와 산소의 비율은 약 1:1 내지 약 3:1 의 범위일 수 있다. 어떤 실시예에 있어서, 수소와 산소의 비율은 약 1.5:1 내지 약 2:1 의 범위일 수 있다.
일반적으로, 상기 산화 프로세스는 노(furnace)와 같은 챔버에서 웨이퍼를 원하는 온도로 가열하는 단계, 및 그 후 상기 챔버 내로 가스 또는 가스상 혼합물을 도입하는 단계를 포함한다. 대안적으로, 원하는 가스 또는 가스상 혼합물이 챔버 내로 도입되고, 이어서 챔버가 원하는 온도로 가열될 수도 있다. 일부 경우에 있어서, 수소와 산소를 원하는 비율로 함유한 상기 가스상 혼합물이 챔버 내로 제공될 수 있다. 일부 다른 실시예에 있어서, 챔버 내에 원하는 비율을 달성하기 위해, 미리 결정된 양의 수소와 산소가 개별적으로 챔버 내로 공급될 수 있다.
본 기술분야의 숙련자에게 인식될 수 있는 바와 같이, 상기 산화 프로세스는 하나 또는 그 이상의 산화 프로세스 서브-단계를 포함할 수 있으며, 상기 서브 단계에서 산화는 하나 또는 그 이상의 산화 프로세스 서브-단계의 산화 환경에서 예를 들어 상이한 온도 또는 압력 및/또는 상이한 수소-산소 비율을 사용함으로써 실시될 수 있다. 상기 서브-단계는 고온에서의 어닐링 단계를 포함할 수도 있다. 본 발명의 실시예가 수소와 산소를 함유한 산화 환경에서 실시되는 산화 프로세스를 기재하였더라도, 하나 또는 그 이상의 산화 프로세스 서브-단계의 산화 환경에서 수소를 수소의 동위원소로, 예를 들어 듀테륨(deuterium)으로 교체하는 것은 본 발명의 범주 내에 있다.
산화 프로세스 중, 산화물층(300)은 도 5에 도시된 바와 같이 게이트 전극(204)의 상부 및 측부 상에서 성장한다. 본 발명의 양태에 따라 산화 프로세스 단계를 수행함으로써 날카로운 모서리(40)(도 1)가 산화물로 변환되고, 또한 상기 산화물이 에지(402) 근처의 게이트 전극(204)의 바닥면(205)에 존재하는 것이 추가로 관찰되었다. 그 결과로서, 게이트 전극(204)의 에지(402) 아래의 절연재의 두께가 d"(d">d)로 증가한다. 달리 말하면, 에지(402)에 인접한 모서리(400)에서 게이트 절연층(202)의 두께(d")는, 층(202)의 중심에서의 두께(d)보다 더 크다. 상기 게이트 절연층(202)은 중심에서보다 에지(402)에 인접한 모서리에서 약 1 % 더 두껍다. 일부 경우에 있어서, 에지(402)에 인접한 모서리(400)에서 절연층(202)의 두께의 증가는, 약 1 % 내지 약 500 % 의 범위에 있다. 어떤 경우에 있어서, 상기 두께의 증가는 약 10 % 내지 약 300 % 의 범위에 있다. 일부 실시예에 있어서, 모서리의 기하학적 형상은, 모서리에서의 전계가 게이트 절연층의 나머지 부분의 전계보다 작거나 또는 이와 동일하도록 형성된다.
게이트 전극의 상면의 산화물층(300)은 예를 들어 에칭에 의해 자주 제거된다. 산화물층(300)을 위한 에칭률은 유전체층(304)의 에칭률보다 훨씬 낮아서, 산화물층(30)이 고품질 산화물을 포함한다는 것을 나타내는 것으로 밝혀졌다.
상기 산화 프로세스는 임의의 원하는 시간 주기로 실시될 수 있으며, 또한 전형적으로 모서리에서 게이트 절연층(202)의 두께를 증가시키기 위해 충분한 양의 시간 동안 실시되어, 원하는 두께의 산화물층(300)을 제공한다. 상기 산화물층(300)은 약 20 나노미터 내지 약 500 나노미터 범위의 두께를 가질 수 있으며, 이런 두께는 약 1 초 내지 약 30 분의 산화 시간에 특별한 산화 매개변수에 따라 제공될 수 있다. 일부 경우에 있어서, 특히 산화 프로세스가 저온에서 수행될 때, 상기 산화 시간은 30 분 보다 더 길어질 수 있다.
도 6은 완성된 MOSFET 디바이스(100), 보다 구체적으로는 SiC MOSFET 디바이스를 도시하고 있다. 일단 산화가 실시되었다면, 소스 콘택(208), 소스 전극(308), 및 패시베이션층(304)과 같은 추가적인 특징부를 제공하기 위해, 웨이퍼가 추가로 처리된다. 상기 패시베이션층(304)은 전형적으로 때로는 층간 유전체(ILD)로서 지칭되는 유전체 재료를 포함한다. 상기 층(304)은 일반적으로 게이트 전극(204)을 도포하도록 배치된다. 일부 실시예에 있어서, 층간 유전체(304)는 산화 프로세스를 수행한 후 게이트 전극(206) 상에 배치될 수 있다. 일부 다른 실시예에 있어서, 상기 산화 프로세스는 유전체층(304)을 배치한 후 수행될 수 있다. 어떤 경우에 있어서, 상기 유전체층(304)은 인 규산염 유리(phosphorous silicate glass)(PSG)를 포함하는 재료를 포함할 수 있다.
일반적으로 금속(예를 들어, 알루미늄)으로 형성되는 소스 전극(308)은, 유전체층(304) 위에 추가로 배치될 수 있다. 상기 소스 전극(308)은 소스 콘택(208)을 통해 소스 영역(108) 및 P-웰 영역(106)과 전기 접촉한다. 일부 실시예에 있어서, 다중 금속층이 배치될 수 있다. 상기 금속층은 알루미늄, 니켈, 몰리브덴, 텅스텐, 금, 구리, 탄탈륨, 티타늄, 백금, 또는 그 조합물을 포함할 수 있다.
도 3-6을 참조하여 전술한 MOSFET 디바이스(100)와 같은 반도체 디바이스의 제조에 있어서, 다양한 영역 및 층의 형성/증착은 본 기술분야의 숙련자에게 알려져 있고 또한 디바이스(100)의 형성에 요구되는 바와 같이 마스킹, 패터닝, 에칭, 또는 어닐링을 포함하는 하나 또는 그 이상의 서브-단계를 포함할 수 있다.
도 7은 방향(50)을 따라 측정된 도 6의 게이트 절연층(202)의 전계 프로파일을 도시하고 있다. 에지(402)에 가까운 모서리에서의 전계값(54)은 도 1의 디바이스(10)에서 모서리(40)에서의 전계값(도 2)보다 훨씬 낮은 것이 명확하다. 본 발명의 양태에 따라 수행된 산화 프로세스는, 게이트 전극 에지에 인접하여 형성된 게이트 절연층의 모서리에 전계가 집중되는 것을 방지한다. 따라서 형성된 결과적인 MOSFET 디바이스는 모서리에서 감소된 전계를 가지며, 또한 강화된 신뢰성을 나타낼 수 있다.
전술한 바와 같이, 약 950℃ 보다 낮은 온도에서 수소와 산소를 포함하는 산화 환경에서 산화 프로세스를 실시하는 것이 더욱 바람직할 수 있다. 표 1은 베이스라인 MOSFET 디바이스에 대한 비교 MOSFET 디바이스 및 실험 MOSFET 디바이스의 표준화된 임계 전압값을 도시하고 있다. 상기 비교 디바이스 및 실험적 디바이스는 게이트 전극을 배치한 후에 수행된 산화 프로세스 단계를 제외하고는, 상기 베이스라인 MOSFET 디바이스의 제조를 위해 수행된 유사한 프로세스 단계로 제조되었다. 상기 비교 디바이스는 약 950℃ 로 실시된 산화 프로세스 단계를 사용함으로써 제조되었으며, 상기 실험적 디바이스는 약 850℃ 로 실시된 산화 프로세스 단계를 사용함으로써 제조되었다. 약 950℃, 또는 심지어 이보다 높은 온도로 실시된 산화 프로세스는 베이스라인 디바이스의 임계 전압에 비해 감소된 임계 전압을 갖는 MOSFET 디바이스(예를 들어, 비교 MOSFET 디바이스)를 제공할 수 있고, 이는 상기 비교 디바이스의 성능의 열화를 반영한 것으로 관찰되었다. 따라서 본 발명에 따른 산화 프로세스는 예를 들어 약 900℃ 보다 낮은 저온에서, 유리하게 실시될 수 있다. 일부 경우에 있어서, 산화 프로세스는 약 700℃ 내지 약 900℃ 의 온도로 실시될 수 있다. 표 1은 약 850℃ 로 실시된 산화 프로세스가 상기 실험적 MOSFET 디바이스에 바람직한 임계 전압을 제공하는 것을 명확하게 나타내고 있다. 일부 경우에 있어서, 고압 산화를 사용함으로써 심지어 더 낮은 온도에서 산화 프로세스를 수행하는 것이 가능할 수도 있다.

샘플 디바이스
표준화된 Vth(임의 단위)

베이스라인 MOSFET 디바이스
1.0

비교 MOSFET 디바이스
0.715

실험적 MOSFET 디바이스
1.01
게이트 전극의 형성 후, 산화 프로세스를 수행하면 향상된 신뢰성을 갖는 반도체 디바이스로 나타나는 것으로 관찰되었다. 베이스라인 MOSFET 디바이스 샘플(예를 들어, 도 1의 샘플 디바이스의 제조 프로세스 중 게이트 전극을 형성한 후, 기재된 산화 프로세스를 포함하지 않음)에 비해, 실험적 MOSFET 디바이스 샘플(예를 들어, 도 6의 샘플 디바이스의 산화 프로세스 중 게이트 전극의 형성 후, 기재된 산화 프로세스 단계를 포함)의 가속된 수명 테스트로부터의 불량 데이터는, 3-경쟁-불량-모드 분석(t0, 비본질적, 및 본질적 불량 모드)을 사용함으로써 분석되어, 불량률 대 시간을 예측하였다. 그 후, 예측된 전계 내 불량률은 플롯(plot)으로부터 초기 불량이 소비된(추정된 번인/스크리닝 테스트에 의해) 그리고 수십억의 디바이스-작동-시간 규모의, 또는 시간 당 불량률(failure in time)(FIT)의 값으로 추출되었다. 실험적 샘플은 베이스라인 샘플에 비해 FIT 비율의 약 50% 내지 약 500% 향상을 나타내었다.
도 1, 3-6을 참조하여 전술한 여러 층, 영역, 및 부품의 형상과 크기는 MOSFET 구조를 이해하기 위해 단지 예시적일 뿐이며, 본 발명의 범위를 제한한다는 것을 의미하지 않는다. 영역 및 부품(예를 들어, 소스 영역, 드레인 영역 등)의 정확한 형상, 치수, 및 위치는 어느 정도 변할 수 있다.
첨부된 청구범위는 본 발명을 이해할 수 있을 정도로 넓게 청구하는 것으로 의도되며, 여기에 제시된 예는 모든 가능한 실시예의 집합체로부터 선택된 실시예의 예시이다. 따라서 본 출원인의 의도는 첨부된 청구범위가 본 발명의 특징을 나타내는데 사용된 예의 선택에 의해 제한되지 않는 것이다. 청구범위에 사용되는 바와 같이, "포함하다(comprise)"라는 단어 및 그 문법적 변형예는 문법적으로도 대응하며 또한 예를 들어 "본질적으로 구성되고(consisting essentially of)" 및 "구성되는(consisting of)"과 같은 변화하는 그리고 상이한 정도의 문구를 포함하지만, 그러나 이에 제한되지 않는다. 필요할 경우, 범위가 제공되었으며, 이들 범위는 그 사이의 모든 부분-범위를 포함한다. 이들 범위에서의 변경이 본 기술분야의 통상의 지식을 갖는 종사자에게 제안될 것이며, 공중에 이미 공지되지 않았을 경우, 이들 변경은 첨부된 청구범위에 의해 포함되는 것으로 해석될 수 있다. 과학과 기술의 진보는 등가물을 형성할 것이며 언어의 영감이라는 이유에 의해 이제 고려되지 않은 가능한 치환 및 이들 변형예 또한 첨부된 청구범위에 의해 포함되는 것이 가능한 것으로 해석되어야 한다.

Claims (25)

  1. 반도체 디바이스로서:
    실리콘 탄화물을 포함하며 제1 표면 및 제2 표면을 갖는 반도체층;
    게이트 절연층으로서, 상기 게이트 절연층의 제1 부분의 중심에서 제1 두께(d)를 가지며 상기 반도체층의 제1 표면의 일부 상에 배치되는 게이트 절연층;
    상기 게이트 절연층의 제1 부분 상에 배치되는 게이트 전극; 및
    산화물로서, 상기 게이트 절연층 및 상기 산화물이 결합된 두께(d'')가 상기 제1 두께(d)보다 상기 게이트 전극의 에지에 인접한 모서리에서 더 큰 두께를 갖도록, 상기 게이트 전극의 에지에 인접한 모서리에서 상기 게이트 절연층과 게이트 전극 사이에 배치되는 것인 산화물을 포함하고,
    상기 게이트 전극은 게이트 절연층 상에 배치되는 다결정 실리콘층 및 다결정 실리콘층 상에 배치되는 금속-함유층을 포함하고,
    상기 게이트 절연층은 상기 제1 표면 상의 게이트 전극으로부터 바깥쪽 방향으로 상기 에지로부터 옆으로 연장하는 제2 부분을 포함하고, 상기 게이트 절연층의 제2 부분은 상기 제1 두께(d)보다 얇은 제2 두께(d')를 가지는 것이며,
    상기 산화물은 상기 금속-함유층을 형성한 후 산화 프로세스를 수행함으로써 형성되는 것인, 반도체 디바이스.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 산화 프로세스는 950℃ 보다 낮은 온도에서 적어도 0.03:1 의 비율로 수소와 산소를 포함하는 환경에서 수행되는, 반도체 디바이스.
  4. 삭제
  5. 삭제
  6. 청구항 1에 있어서,
    상기 게이트 절연층은, 상기 게이트 전극의 에지에 인접한 모서리에서, 이 게이트 절연층의 중심에서의 두께보다 적어도 1% 큰 두께를 갖는, 반도체 디바이스.
  7. 청구항 1에 있어서,
    상기 게이트 절연층은, 상기 게이트 전극의 에지에 인접한 모서리에서, 이 게이트 절연층의 중심에서의 두께보다 1% 내지 500% 더 큰 두께를 갖는, 반도체 디바이스.
  8. 청구항 1에 있어서,
    상기 게이트 전극 상에 배치되는 유전체층을 더 포함하는, 반도체 디바이스.
  9. 청구항 1에 있어서,
    상기 반도체 디바이스는 금속-산화물 전계효과 트랜지스터(MOSFET) 디바이스이고,
    상기 반도체층은
    제1 전도율 타입을 갖는 드리프트 영역;
    상기 드리프트 영역에 인접하고 상기 제1 표면에 대해 근위에 있으며, 제2 전도율 타입을 갖는 웰 영역, 및
    상기 웰 영역에 인접하고 상기 제1 전도율 타입을 갖는 소스 영역을 포함하는, 반도체 디바이스.
  10. 반도체 디바이스를 제조하기 위한 반도체 디바이스 제조 방법으로서:
    실리콘 탄화물(SiC)을 포함하는 반도체층 상에 게이트 절연층을 배치하는 단계;
    상기 게이트 절연층의 제1 부분 상에 게이트 전극을 배치하는 단계로서, 게이트 절연층 상에 다결정 실리콘층을 배치하는 단계, 및 산화 프로세스를 수행하기 전에 상기 다결정 실리콘층 상에 금속-함유층을 배치하는 단계를 포함하는 게이트 전극을 배치하는 단계;
    게이트 전극을 배치한 후, 950 ℃ 보다 낮은 온도에서 적어도 0.03:1.0 의 비율로 수소와 산소를 포함하는 환경에서 산화 프로세스를 수행하는 단계; 및
    상기 게이트 전극으로부터 바깥쪽 방향으로 상기 게이트 전극의 에지로부터 옆으로 연장하는 상기 게이트 절연층의 제2 부분을 형성하는 단계를 포함하고,
    상기 게이트 절연층은 그 제1 부분의 중심에서 제1 두께(d)를 가지며,
    상기 산화 프로세스를 수행하는 단계에 의해 상기 게이트 전극의 에지에 인접한 모서리에서 상기 게이트 절연층과 게이트 전극 사이에 산화물이 배치되고, 상기 게이트 전극의 에지에 인접한 모서리에서 상기 게이트 절연층 및 상기 산화물이 결합된 두께(d'')는 상기 제1 두께(d)보다 더 크며,
    상기 게이트 절연층의 제2 부분은 상기 제1 두께(d) 보다 작은 제2 두께(d')를 가지는 것인, 반도체 디바이스 제조 방법.
  11. 청구항 10에 있어서,
    상기 산화 프로세스를 수행하는 단계는 1:1 내지 3:1 의 범위의 비율로 수소와 산소를 포함하는 환경에서 산화하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  12. 청구항 10에 있어서,
    상기 산화 프로세스를 수행하는 단계는 500℃ 내지 950℃ 의 온도에서 산화하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  13. 청구항 10에 있어서,
    상기 산화 프로세스를 수행하는 단계는 700℃ 내지 900℃ 의 온도에서 산화하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  14. 청구항 10에 있어서,
    상기 게이트 절연층을 배치하는 단계는 반도체층을 열적으로 산화하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  15. 청구항 14에 있어서,
    상기 반도체층을 열적으로 산화하는 단계는 1100℃ 보다 높은 온도에서 산소-함유 분위기로 반도체층을 산화하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  16. 청구항 10에 있어서,
    상기 게이트 절연층을 배치하는 단계는 20 nm 내지 200 nm 두께의 게이트 절연층을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  17. 삭제
  18. 삭제
  19. 청구항 10에 있어서,
    상기 금속-함유층을 배치하는 단계는 게이트 전극 상에 금속층, 또는 금속 규화물층, 또는 금속층 및 금속 규화물층을 배치하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  20. 청구항 10에 있어서,
    상기 금속-함유층은 탄탈륨, 텅스텐, 니켈, 코발트, 티타늄, 몰리브덴, 니오븀, 하프늄, 지르코늄, 바나듐, 크롬, 및 백금으로 구성된 그룹으로부터 선택된 금속을 포함하는, 반도체 디바이스 제조 방법.
  21. 삭제
  22. 청구항 10에 있어서,
    상기 산화 프로세스를 수행하는 단계에 의해 게이트 전극의 에지에 인접한 모서리에서 상기 게이트 절연층의 두께가 증가하는, 반도체 디바이스 제조 방법.
  23. 청구항 22에 있어서,
    상기 산화 프로세스를 수행하는 단계에 의해 게이트 전극의 에지에 인접한 모서리에서 상기 게이트 절연층의 두께가 적어도 1% 증가하는, 반도체 디바이스 제조 방법.
  24. 청구항 10에 있어서,
    상기 산화 프로세스 단계를 수행한 후, 게이트 전극 상에 유전체층을 배치하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  25. 청구항 10에 있어서,
    상기 산화 프로세스 단계를 수행하기 전에, 게이트 전극 상에 유전체층을 배치하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105453239A (zh) * 2013-07-16 2016-03-30 株式会社日立制作所 半导体装置及其制造方法
JP6237046B2 (ja) * 2013-09-25 2017-11-29 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US10573722B2 (en) 2016-02-17 2020-02-25 General Electric Company Systems and methods for in-situ doped semiconductor gate electrodes for wide bandgap semiconductor power devices
CN107978634B (zh) * 2016-10-21 2022-05-24 联华电子股份有限公司 高压半导体组件以及其制作方法
JP6750589B2 (ja) * 2017-09-27 2020-09-02 株式会社デンソー 半導体装置
KR102550652B1 (ko) * 2018-04-02 2023-07-05 삼성전자주식회사 반도체 소자의 제조 방법
JP7204547B2 (ja) * 2019-03-15 2023-01-16 株式会社東芝 半導体装置
US11222955B2 (en) * 2020-04-22 2022-01-11 Wolfspeed, Inc. Semiconductor power devices having gate dielectric layers with improved breakdown characteristics and methods of forming such devices
CN114496758B (zh) * 2022-01-11 2022-10-11 厦门中能微电子有限公司 一种采用多晶硅栅低温氧化的vdmos工艺

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060051921A1 (en) * 2004-09-07 2006-03-09 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor device gate structures by performing a surface treatment on a gate oxide layer
JP2009253072A (ja) * 2008-04-08 2009-10-29 Mitsubishi Electric Corp 半導体装置およびその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3655013B2 (ja) * 1995-08-25 2005-06-02 株式会社東芝 半導体装置の製造方法
US5907188A (en) * 1995-08-25 1999-05-25 Kabushiki Kaisha Toshiba Semiconductor device with conductive oxidation preventing film and method for manufacturing the same
KR100425666B1 (ko) * 2001-07-28 2004-04-03 삼성전자주식회사 반도체 장치에서 게이트 전극 형성방법 및 이를 이용한불휘발성 메모리 장치에서 셀 게이트 전극 형성 방법
US7880173B2 (en) * 2002-06-28 2011-02-01 National Institute Of Advanced Industrial Science And Technology Semiconductor device and method of manufacturing same
JP2004172623A (ja) * 2003-11-17 2004-06-17 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2005203501A (ja) * 2004-01-14 2005-07-28 Toshiba Corp 半導体装置およびその製造方法
JP4742545B2 (ja) * 2004-09-09 2011-08-10 日産自動車株式会社 炭化珪素半導体装置の製造方法
JP5098295B2 (ja) * 2006-10-30 2012-12-12 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2008244456A (ja) * 2007-02-28 2008-10-09 Denso Corp 炭化珪素半導体装置およびその製造方法
JP5679821B2 (ja) * 2008-12-23 2015-03-04 三菱電機株式会社 半導体装置およびその製造方法
JP5928335B2 (ja) * 2010-07-29 2016-06-01 住友電気工業株式会社 炭化珪素基板の製造方法および半導体装置の製造方法
JP2014138048A (ja) * 2013-01-16 2014-07-28 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
US9768259B2 (en) * 2013-07-26 2017-09-19 Cree, Inc. Controlled ion implantation into silicon carbide using channeling and devices fabricated using controlled ion implantation into silicon carbide using channeling

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060051921A1 (en) * 2004-09-07 2006-03-09 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor device gate structures by performing a surface treatment on a gate oxide layer
JP2009253072A (ja) * 2008-04-08 2009-10-29 Mitsubishi Electric Corp 半導体装置およびその製造方法

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