CN114496758B - 一种采用多晶硅栅低温氧化的vdmos工艺 - Google Patents

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Abstract

本发明的一种采用多晶硅栅低温氧化的VDMOS工艺,克服了现有的VDMOS工艺中直接通入N2和O2进行退火而引起的破坏栅氧完整结构的缺陷,创造性的将氧化过程布置在通入N2之前,且使用了低温氧化的环境进行氧化,最大程度的保留了已经形成的栅氧结构完整性,同时,本发明针对该工艺还设置了一能够快速提高加工效率的退火设备,通过本发明的工艺后能够使得同样800埃的栅氧厚度最终VGS耐压达到70V左右,且击穿韧性好,CP良品率在IGSS失效上明显减少,整体良率明显得到了提高。

Description

一种采用多晶硅栅低温氧化的VDMOS工艺
技术领域
本发明涉及VDMOS产品制造技术领域,特别是涉及一种采用多晶硅栅低温氧化的VDMOS工艺。
背景技术
VDMOS管是一款声效应功率晶体管,兼有双极晶体管和普通MOS器件的优点,不论是开关应用还是线性应用,VDMOS都是理想的功率器件,因此,其应用变得越来越多。现有常规的VDMOS的工艺流程如下:“外延材料打标——初氧生长——分压环光刻,环区湿法腐蚀——环区注入,去胶——环区厚氧生长加环区深结推进——有源区光刻,有源区湿法腐蚀,去胶——有源区薄氧生长——有源区JFET注入——有源区JFET退火——去除薄氧——栅氧生长,多晶硅淀积,多晶硅掺杂——多晶栅光刻,多晶栅刻蚀,去胶——PBODY全面注入——PBODY高温N2退火(需要全程通小氧保护多晶硅防发雾)——源区N+光刻,源区N+注入,去胶——NDR低温退火——氮化硅淀积——B+加浓普注——TEOS和BPSG淀积——回流——孔光刻,孔刻蚀,去胶——正面金属铝硅铜溅射——铝光刻,铝刻蚀——钝化层淀积——钝化层光刻,刻蚀,去胶——合金——减薄——背面金属化——CP测试,出货”,其核心流程如图1所示,此种工艺流程虽然整体工艺步骤紧凑,流畅,但在PBODY高温退火时,由于温度高达1150度左右,时间近120分钟,在此高温环境下,N2会与多晶硅表面发生反应,生成致密的SIN层,表现为多晶硅表面发雾现象,此SIN发雾层非常稳定,后续孔刻蚀无法去除,导致多晶硅开孔区无法正常与金属形成欧姆接触,对产品参数有极大负作用,为了防止这种情况发生,通常在全程通N2时,加通小流量的O2进行保护,其原理是在小氧环境下,会先在多晶硅表面形成一层氧化层,氧化层可以防止N2与氧化层下面的多晶硅发生反应,从而防止多晶硅栅表面发雾,虽然加通小氧防止了多晶硅栅表面发雾,但也同步带来一定负作用,由于在高温条件下,小氧也会与多晶硅边缘栅氧下的硅进一步发生氧化作用,会产生一定的栅氧鸟嘴局部加厚现象,虽然一定程度的栅氧鸟嘴可以保护栅氧,但后续的高温氧化作用破坏了已经形成的栅氧完整结构,最终导致栅氧耐压下降,击穿韧性差,CP良率以及产品可靠性都会受到一定程度的影响;又如专利文献1,其公开了一种MOSFET器件氮化方法,其主要针对的是现有氮化方法都是采用NO或N2O进行的,其可能会对界面进一步氧化,因此,其选择了使用N2进行高温氮化,且在氮化之前也通入了H2和O2组成的氧化气体进行湿氧氧化,但是该氧化温度是在1200-1500℃之间的,并不是低温温湿氧化,同时,其在氧化和氮化之间也没有进行离子注入的步骤,其先进行氧化的机理与本申请的先进行氧化的机理是不同的,同时,其也没有专门的氮化设备;又如专利文献2,其公开了一种原子级离子清洁活化低温键合装置,包括了两个独立的低温键合真空腔和退火真空腔,且待处理的晶圆放置到移动承载平台上,就可以由移动承载平台带动在两个真空腔之间滑动,完成处理,但是由于两个腔内并不需要进行离子注入步骤,因此,对于晶圆的放置并没有要求;再如专利文献3,其公开了一种用于以批次模式处理多个晶圆的基板硬化腔室,包括上下两个独立的第一处理区域和第二处理区域,晶圆放置于多个层叠结构的晶圆传送器之中,可以批次的进行处理晶圆,效率很高,但是该腔室并不适合在氧化和退火之间进行离子注入工艺,因为离子注入需要各个晶圆之间是不层叠的。
[专利文献1]CN107785270A;
[专利文献2]CN113380639A;
[专利文献3]CN102934214B。
综上所述,本发明在充分分析目前工艺流程存在的问题根源基础上,引入了一种低温栅极氧化工艺,在多晶硅栅刻蚀后,先进行低温800~850度H2/02生长,单晶样片大约生长200~400埃左右的氧化层,多晶硅由于重掺杂,实际多晶硅表面上的氧化层在600~800埃左右,之后进行PBODY杂质全面注入,然后直接采用高温纯N2退火,不再通小氧,使得多晶硅栅提前进行了低温氧化,从而不会发生高温下N2与多晶硅栅的反应,可以避免多晶硅栅表面发雾,最重要的是低温氧化条件最大程度保留了已经形成的栅氧结构完整性。采用多晶硅栅低温氧化工艺,提高了栅氧整体击穿耐压与击穿韧性,同时改善产品CP良率。更进一步地,针对上述修改后的退火工艺,本发明还提供了一种专门适用的退火设备,其能够一次性地处理多个硅晶片的低温湿氧氧化、PBODY注入和高温N2退火工艺,在进行低温湿氧氧化和高温N2退火时使得晶圆层叠,而在进行PBODY注入时又能够展开以适应离子注入机的离子注入工作。
发明内容
为了克服现有VDMOS工艺的不足,本发明提供了一种技术方案,一种采用多晶硅栅低温氧化的VDMOS工艺,其包括:一种采用多晶硅栅低温氧化的VDMOS工艺,其特征在于:其步骤包括:
1)外延材料打标:先外延材料生长衬底,形成衬底,然后进行打标;
2)初氧生长:初氧生成氧化层;
3)分压环光刻,环区湿法腐蚀——环区注入,去胶——环区厚氧生长加环区深结推进;
4)有源区光刻,有源区湿法腐蚀,去胶——有源区薄氧生长——有源区JFET注入——有源区JFET退火——去除薄氧;
5)栅氧生长,进行多晶硅淀积和掺杂——多晶栅光刻,多晶栅刻蚀,去胶;
6)对多晶硅栅进行低温湿氧氧化;
7)PBODY全面注入:向硅晶内注入参杂的硼;
8)PBODY高温纯N2退火;
9)N+管源漏区注入光刻,去胶——NDR低温退火——氮化硅淀积;
10)B+加浓普注——TEOS和BPSG淀积——回流——孔光刻,孔刻蚀,去胶;
11)正面金属铝硅铜溅射——铝光刻,铝刻蚀——钝化层淀积——钝化层光刻,刻蚀,去胶——合金——减薄——背面金属化——CP测试,出货。
优选地,所述步骤6)中的低温湿氧氧化的温度为800~850度,通入H2和O2进行湿氧氧化。
优选地,所述步骤6)中湿氧氧化后单晶样片生长200~400埃的氧化层,多晶硅由于重掺杂,实际多晶硅表面上的氧化层在600~800埃。
优选地,所述步骤7)中,使用离子注入机进行PBODY全面注入。
优选地,所述所述步骤8)中的高温温度为1150~1500度,退火时间为120-150分钟。
优选地,所述步骤6)-8)采用一种退火设备自动完成,所述退火设备包括:并排相邻固定设置的低温氧化室、离子注入室和高温退火室,所述低温氧化室左侧设置又开口一、所述低温氧化室右侧和离子注入室左侧之间设置有开口二、所述离子注入室的右侧和高温退火室左侧之间设置有开口三、所述高温退火室的右侧开设有开口四,滑移结构通过所述开口一、开口二、开口三和开口四穿设所述低温氧化室、离子注入室和高温退火室,在滑移结构上滑动设置有装载架,待加工的若干硅晶片放置于装载架上的装载台上,且装载架通过平行四边形结构而能够伸展和收缩,在装载架在伸展和收缩状态之间切换过程中各装载台均处于水平放置位置,且在装载架完全伸展开时,各硅晶片在垂直投影方向上均不重合且装载架的高度不大于各开口的高度,在装载架完全收缩时,各硅晶片在垂直投影方向上完全重合,滑移结构能够带动装载架在低温氧化室外部、低温氧化室内部、离子注入室内部、高温退火室内部和高温退火室的外部之间滑动,离子注入室上端插设有离子注入机,在低温氧化室和高温退火室内均设置有加热装置,低温氧化室的左侧设置有气体输入口一和气体输出口一,在高温退火室的右侧设置有气体输入口二和气体输出口二,在开口一、开口二、开口三和开口四的左侧均设置有能够开合的封闭门,离子注入室内设置有抽真空装置,能够对离子注入室进行抽、放真空操作。
优选地,在进行所述步骤6)之前,使得位于低温氧化室内的装载架完全展开,打开位于低温氧化室左侧的封闭门,然后滑移结构驱动装载架向左滑移,使得装载架上的所有装载台都移出低温氧化室,然后将步骤5)处理后的各硅晶片都装载入装载台上,然后驱动装载架向右滑动,待装载架完全通过开口一后,关闭封闭门,使得装载架完全收缩,然后停止滑移结构的运动,使得装载架位于低温氧化室正中,然后使得低温氧化室内的加热装置进行加热,将低温氧化室内的温度升高到800~850度后,停止加热装置继续进行升温,从气体输入口一内持续通入足量的H2和O2,对多晶硅栅进行低温湿氧氧化。
优选地,完成步骤6)之后,使得装载架再次完全展开,然后打开开口二处的封闭门,滑移结构将装载架带入离子注入室内,然后关闭封闭门,抽真空装置动作,对离子注入室进行抽真空操作,滑移结构带动装载架继续向右滑移,待最右侧的装载台对准离子注入机后,开始对最右侧装载台上的硅晶片进行PBODY全面注入操作,待完成后,驱动滑移结构继续向右滑动,待第二个装载台对准离子注入机后,开始对其上的硅晶片进行PBODY全面注入操作,如此重复操作,直至离子注入机完成最后一个装载台上的硅晶片的PBODY全面注入操作,离子注入室恢复非真空状态,完成步骤7)。
优选地,完成步骤7)之后,打开开口三处的封闭门,继续驱动滑移结构使得装载架继续向右滑动,直至装载架完全通过开口三处后,关闭封闭门,使得高温退火室内的加热装置进行加热,将高温退火室内的温度升高到1150~1500度后,停止加热装置继续进行升温,同时,待装载架滑移到高温退火室正中后,使得装载架完全收缩,然后通过气体输出口二通入足量N2,进行PBODY高温纯N2退火。
优选地,所述滑移结构包括丝杆、导杆和能够驱动丝杆旋转的电机,所述丝杆和导杆平行布置,且所述导杆的两端分别通过连接架一固定设置于低温氧化室左侧和高温退火室右侧,所述丝杆的两端分别通过连接架二转动设置于低温氧化室左侧和高温退火室右侧,所述电机固定设置于连接架二上。
优选地,所述装载架包括支撑竖杆一、支撑竖杆二、正中装载台、顶水平装载台和底水平装载台,正中装载台的左端和右端分别设置有螺纹孔和光孔,所述丝杆和导杆分别与螺纹孔和光孔配合,且正中装载台的两端分别设置有两个正中驱动销,所述支撑竖杆一为两根,分别通过左边的正中驱动销转动设置于正中装载台的两侧,所述支撑竖杆二为两根,分别通过右边的正中驱动销转动设置于正中装载台的两侧,正中驱动销能够驱动支撑竖杆一和支撑竖杆二转动,顶水平装载台的两端分别设置有两个顶销,底水平装载台的两端分别设置有两个底销,支撑竖杆一与支撑竖杆二的两端均分别通过顶销和底销与顶水平装载台和底水平装载台转动连接,位于同侧的两顶销之间的距离、位于同侧的两正中驱动销之间的距离和位于同侧的两底销之间的距离相等,各顶销到对应正中驱动销的距离相等,各底销到对应正中驱动销的距离相等,从而使得装载架在展开和收缩整个过程中均为平行四边形结构。
本发明的有益效果为:
1)、本发明的采用多晶硅栅低温氧化的VDMOS工艺,采用低温氧化工艺最大程度稳定了栅氧的结构完整,避免了高温下栅氧的继续生长,另外,在纯N2气氛高温退火条件下,可以减少氧化层与硅之间界面态缺陷密度,从而保证了栅氧的质量,使栅氧的VGS达到最佳的耐压与韧性,通过对比,本专利采用的新工艺后,同样厚度的栅氧条件下,栅氧击穿耐压整体提高了5V以上,且击穿韧性非常好,可以保证长时间栅氧不会打坏,CP良率也提高几个点;
2)、进一步地,本发明的氧化工艺采用了低温氧化(温度在800-850℃之间),能够最大程度保留已经形成的栅氧结构完整性,提高栅氧整体击穿耐压与击穿韧性,同时改善产品CP良率,且在进行N2退火前即形成了氧化层,防止了N2与氧化层下面的多晶硅发生反应,将离子注入工艺布置再低温氧化步骤后,可以在进行离子注入前形成一薄的氧化层,能够增强离子进入时方向的随机性,抑制离子注入的沟道效应;
3)、进一步地,为了适应工艺流程中多晶硅栅低温湿氧氧化、PBODY全面注入和PBODY高温纯N2退火的工艺,提供了一种退火设备,所述退火设备能够适应不同温度、不同放置空间的需求,能够在进行多晶硅栅低温湿氧氧化和PBODY高温纯N2退火的工艺时,使得硅晶片处于层叠的状态,而在进行PBODY全面注入工艺时,与现有的离子注入机相搭配,又可以使得多个硅晶片处于展开平铺状态,从而能够适应离子注入工艺,整个退火设备能够批量的对多个硅晶片进行退火处理,使得其生产效率得到了大大的提高;
4)、进一步地,本发明的退火设备,包括了三个独立的腔室,且在各个腔室之间设置了滑移结构,将多个放置单片硅晶片的装载台放置于一个装载架上,所述装载架滑动设置于滑移结构上,且所述装载架能够进行旋转动作,在需要进行上料、离子注入、下料时,使得各个装载台横向排列,方便进行上料、下料以及离子注入,而在进行多晶硅栅低温湿氧氧化和PBODY高温纯N2退火的工艺时,又可以使得各个装载台竖向层叠排列,方便各类气体(如H2、O2、N2)通入后与晶片表面接触,同时也能够加快反应时间和效率;
5)、进一步地,本发明的装载架利用了平行四边形变形原理,使得装载架无论如何进行翻转动作,均能够保证装载台是位于水平位置的,使用此种结构能够适应离子注入机仅能进行单片硅晶片加工的特性,在进行离子注入时,使得单片硅晶片都伸展开在垂直方向的投影上不会重合,从而能够在不需要对硅晶片进行卸载的情况下即进行离子注射;同时,该种结构又能够适应进行氧化和氮化退火时同时对多片硅晶片进行加工,提高了晶片生产效率;
6)、进一步地,为了适应不同量的硅晶片的退火,使得转载架的支撑竖杆为一伸缩杆结构,且各硅晶片装载台是可拆卸的装配于所述支撑竖杆的,在支撑竖杆上设置有若干如销轴孔的结构,装载台通过卡设于所述销轴孔内实现装载,在需要对较多硅晶片进行退火处理时,使得支撑竖杆伸出,将转载台卡设于支撑竖杆上,而在仅有少数硅晶片进行退火处理时,又可以将支撑竖杆收缩,从而能够使得本申请的退火设备适应性较强;
7)、最后,利用平行四边形无论如何动作都能保证装载台水平的特性,在对硅晶片进行低温湿氧氧化和高温纯N2退火的工艺过程中,可以使得支撑架进行缓慢转动,从而能够增大硅晶片与气体之间的接触,同时,能够适应密闭空间内温度不均衡的问题,通过转动能够彻底打破常规的仅能通过主动通入气体,硅晶片被动接受的限制,而使得硅晶片能够主动与气体进行接触,能更快更加高效的完成氧化和退火。
附图说明
图1为现有的常规VDMOS工艺核心流程示意图;
图2为本发明的VDMOS工艺核心流程示意图;
图3为本发明的退火设备的剖视图;
图4为图3的B视图;
图5为图3的A-A视图;
图6为装载架完全收缩状态下的俯视图。
标号说明
1、低温氧化室;2、离子注入室;3、高温退火室;4、滑移结构;5、装载架;6、开口一;7、开口二;8、开口三;9、开口四;10、气体输入口一;11、气体输出口一;12、离子注入机;13、气体输入口二;14、气体输出口二;15、封闭门;16、上封板;17、下封板;18、上固定座;19、下固定座;20、上伸缩缸;21、下伸缩缸;22、支撑竖杆一;23、支撑竖杆二;24、顶水平装载台;25、底水平装载台;26、正中水平装载台;27、顶销;28、底销;29、正中驱动销;30、丝杆;31、导杆;32、主框体;33、承接凹台;34、顶出孔。
具体实施方式
下面结合实施例对本发明作进一步的说明,但不以任何方式对本发明加以限制,基于本发明教导所作的任何变换或替换,均属于本发明的保护范围。
一种采用多晶硅栅低温氧化的VDMOS工艺,如图2所示,其步骤包括:
1)外延材料打标:先外延材料生长衬底,形成衬底,然后进行打标;
2)初氧生长:初氧生成氧化层;
3)分压环光刻,环区湿法腐蚀、环区注入,去胶、环区厚氧生长加环区深结推进;
4)有源区光刻,有源区湿法腐蚀,去胶、有源区薄氧生长、有源区JFET注入、有源区JFET退火、去除薄氧;
5)栅氧生长,进行多晶硅淀积和掺杂、多晶栅光刻,多晶栅刻蚀,去胶;
6)对多晶硅栅进行低温湿氧氧化;
7)PBODY全面注入:向硅晶内注入参杂的硼;
8)PBODY高温纯N2退火;
9)N+管源漏区注入光刻,去胶、NDR低温退火、氮化硅淀积;
10)B+加浓普注、TEOS和BPSG淀积、回流、孔光刻,孔刻蚀,去胶;
11)正面金属铝硅铜溅射、铝光刻,铝刻蚀、钝化层淀积、钝化层光刻,刻蚀,去胶、合金、减薄、背面金属化、CP测试,出货;
所述步骤6)中的低温湿氧氧化的温度为800~850度,通入H2和O2进行湿氧氧化;
所述步骤6)中湿氧氧化后单晶样片生长200~400埃的氧化层,多晶硅由于重掺杂,实际多晶硅表面上的氧化层在600~800埃;
所述步骤7)中,使用离子注入机进行全面注入;
所述步骤8)中的高温温度为1150~1500度,退火时间为120-150分钟;
所述步骤6)-8)采用一种退火设备自动完成,如图3-6所示,所述退火设备包括:并排相邻设置的低温氧化室1、离子注入室2和高温退火室3,所述低温氧化室1左侧设置又开口一6、所述低温氧化室1右侧和离子注入室左侧之间设置有开口二7、所述离子注入室2的右侧和高温退火室3左侧之间设置有开口三8、所述高温退火室3的右侧开设有开口四9,滑移结构4通过所述开口一6、开口二7、开口三8和开口四9穿设所述低温氧化室1、离子注入室2和高温退火室3,在滑移结构4上滑动设置有装载架5,待加工的若干硅晶片放置于装载架5上的装载台上,且装载架5通过平行四边形结构而能够伸展和收缩,在装载架5在伸展和收缩状态之间切换过程中各装载台均处于水平放置位置,且在装载架5完全伸展开时,各硅晶片在垂直投影方向上均不重合且装载架5的高度不大于各开口的高度,在装载架5完全收缩时,各硅晶片在垂直投影方向上完全重合,滑移结构4能够带动装载架5在低温氧化室1外部、低温氧化室1内部、离子注入室2内部、高温退火室3内部和高温退火室3的外部之间滑动,离子注入室2上端插设有离子注入机12,在低温氧化室1和高温退火室3内均设置有加热装置,低温氧化室1的左侧设置有气体输入口一10和气体输出口一11,在高温退火室3的右侧设置有气体输入口二13和气体输出口二14,在开口一6、开口二7、开口三8和开口四9的左侧均设置有能够开合的封闭门15,离子注入室2内设置有抽、放真空装置(未示意出),能够对离子注入室2进行抽真空和放真空操作,并不是本申请的重点,故不再赘述;
在进行所述步骤6)之前,使得位于低温氧化室1内的装载架5完全展开,打开位于低温氧化室1左侧的封闭门15,然后滑移结构4驱动装载架5向左滑移,使得装载架5上的所有装载台都移出低温氧化室1,然后将步骤5)处理后的各硅晶片都装载入装载台上,然后驱动装载架5向右滑动,待装载架5完全通过开口一6后,关闭封闭门15,使得装载架5完全收缩,然后停止滑移结构4的运动,使得装载架5位于低温氧化室1正中,然后使得低温氧化室1内的加热装置进行加热,将低温氧化室内的温度升高到800~850度后,停止加热装置继续进行升温,从气体输入口一10内持续通入足量的H2和O2,对多晶硅栅进行低温湿氧氧化;
完成步骤6)之后,使得装载架5再次完全展开,然后打开开口二7处的封闭门15,滑移结构4将装载架5带入离子注入室2内,然后关闭封闭门15,抽真空装置动作,对离子注入室2进行抽真空操作,滑移结构4带动装载架5继续向右滑移,待最右侧的装载台对准离子注入机12后,开始对最右侧装载台上的硅晶片进行PBODY全面注入操作,待完成后,驱动滑移结构4继续向右滑动,待第二个装载台对准离子注入机12后,开始对其上的硅晶片进行PBODY全面注入操作,如此重复操作,直至离子注入机12完成最后一个装载台上的硅晶片的PBODY全面注入操作,离子注入室12恢复非真空状态,完成步骤7);
完成步骤7)之后,打开开口三8处的封闭门15,继续驱动滑移结构4使得装载架5继续向右滑动,直至装载架5完全通过开口三8处后,关闭封闭门15,使得高温退火室3内的加热装置进行加热,将高温退火室3内的温度升高到1150~1500度后,停止加热装置继续进行升温,同时,待装载架5滑移到高温退火室3正中后,使得装载架5完全收缩,然后通过气体输出口二14通入足量N2,进行PBODY高温纯N2退火;
待完成步骤8)之后,使得装载架5完全展开,然后打开开口9处的封闭门15,继续驱动滑移结构4,使得装载架5完全伸出高温退火室3,此时装载架5上的硅晶片即退火处理好,能够方便取出进行下一步骤;
所述滑移结构包括丝杆30、导杆31和能够驱动丝杆30旋转的电机,所述丝杆30和导杆31平行布置,且所述导杆31的两端分别通过连接架一固定设置于低温氧化室1左侧和高温退火室3右侧(图示未示意出),所述丝杆30的两端分别通过连接架二转动设置于低温氧化室1左侧和高温退火室3右侧(图示未示意出),所述电机固定设置于连接架二上。
所述装载架5包括支撑竖杆一22、支撑竖杆二23、正中装载台26、顶水平装载台24和底水平装载台25,正中装载台26的左端和右端分别设置有螺纹孔和光孔,所述丝杆30和导杆31分别与螺纹孔和光孔配合,且正中装载台26的两端分别设置有两个正中驱动销29,所述支撑竖杆一22为两根,分别通过左边的正中驱动销29转动设置于正中装载台26的两侧,所述支撑竖杆二23为两根,分别通过右边的正中驱动销29转动设置于正中装载台26的两侧,顶水平装载台24的两端分别设置有两个顶销27,底水平装载台25的两端分别设置有两个底销28,支撑竖杆一22与支撑竖杆二23的两端均分别通过顶销27和底销28与顶水平装载台24和底水平装载台25转动连接,位于同侧的两顶销27之间的距离、位于同侧的两正中驱动销29之间的距离和位于同侧的两底销28之间的距离相等,各顶销27到对应正中驱动销29的距离相等,各底销27到对应正中驱动销29的距离相等,从而使得装载架5的展开和收缩为平行四边形结构。
所述正中装载台26、顶水平装载台24和底水平装载台25均包括主框体32、承接凹台33和顶出孔34,承接凹台33设置于主框体32的顶部,用于承接待加工的硅晶片,顶出孔34设置于主框体32,用于在需要将硅晶片取出时,通过该顶出孔方便取出。
所述封闭门15包括上封板16、下封板17、上固定座18、下固定座19、上伸缩缸20和下伸缩缸21,上封板16下端处设置有与丝杆30和导杆31外形相适配的半圆孔结构,下封板17上端设置有与丝杆30和导杆31外形相适配的半圆孔结构,上伸缩缸20下侧固定设置于上封板16上端,上侧固定设置于上固定座18上,下伸缩缸21上侧固定设置于下封板17下端,下侧固定设置于下固定座19上,通过上伸缩缸20和下伸缩缸21的伸缩动作能够带动上封板16和下封板17打开和闭合,在上封板16和下封板17闭合时能够覆盖开口,上封板16和下封板17打开时能够充分暴露开口。
优选地,为保证上封板16和下封板17的滑动平稳,在其与各腔室接触的侧壁上设置有相互卡合的燕尾槽结构;为了保证封闭效果,在上封板16和下封板17的接触处以及半圆孔结构处均设置有密封结构,如可以设置密封橡胶。
进一步地,为了保证在装载架5展开进行离子注入时,使得离子注入机12能够对准装载架5上的各装载台上的硅晶片,使得离子注入机12与各硅晶片的垂直距离相同,在低温氧化室1、离子注入室2和高温退火室3下方设置有升降机构,如升降气缸、升降丝杆、升降液压缸、剪叉结构等,从而使得其可以调整硅晶片到离子注入机12的距离,使得可以不调整离子注入机12的情况下即可对所有硅晶片进行离子注入,提高了加工效率。优选地,所述装载架5上的装载台对准离子注入机12可以通过传感器、摄像头等结构进行监控,或者可以是事先设定好的位置,此处不是本发明的重点故不再赘述。
进一步地,为了使得装载架5可以装载更多的硅晶片,使得支撑竖杆一22和支撑竖杆23为伸缩套筒结构,在需要装载更多硅晶片时,使得支撑竖杆一22和支撑竖杆23伸长,然后在顶水平装载台24和正中水平装载台26之间,以及在正中水平装载台26和底水平装载台25之间装设更多的装载台,以适应不同数量的硅晶片。优选地,可以使得伸缩套筒为液压缸控制的可伸缩结构,以提高装载架5的自动化。进一步地,本发明还包括一控制系统,其可以通过程序设定或者由按钮操作而控制各电机、液压缸等动力源的动作,该控制系统为现有技术,不是本发明的重点故不再赘述。
进一步地,为了提高装载台装载效率,可以使得各与支撑竖杆一和支撑竖杆二卡合的销为弹簧伸缩卡设结构,装设时将销卡合入支撑竖杆即可,需要拆卸时,先使得销收缩,然后直接取下装载台即可。
进一步地,所述正中驱动销29通过驱动电机进行驱动转动,具体可以为:正中驱动销29固定设置于正中水平装载台26的两侧,且其伸入支撑竖杆一22和支撑竖杆二23的部分为驱动齿轴结构,在支撑竖杆一22和支撑竖杆二23上固定设置有驱动电机,驱动电机的输出轴与该驱动齿轴结构啮合,从而能够通过驱动电机的转动而使得支撑竖杆一22和支撑竖杆二23转动;还具体可以为:正中水平装载台26的两侧分别固定设置有转动电机,驱动销29为转动电机的输出轴,所述驱动销29卡设于支撑竖杆一22和支撑竖杆二23上,通过转动电机的旋转从而带动支撑竖杆一22和支撑竖杆二23转动。优选地,所述气体输出口一11和气体输出口二14能够将气体放出。
优选地,所述离子注入室2内也可以设置有加热装置,从而保证在硅晶片从低温氧化室1进入高温退火室3时,能够进行平稳升温,使得硅晶片加工效果更好。
本发明对使用常规工艺流程和使用本发明的工艺流程而生产的硅晶片进行了实验比对,最后比对结果表明:常规栅氧800埃厚度条件,最终VGS耐压只有65V左右且没有击穿韧性,采用本发明的VDMOS工艺流程后,同样800埃的栅氧厚度,最终VGS耐压达到70V左右,且击穿韧性好,同时CP良率在IGSS失效上明显减少,整体良率提高明显;进一步证明了本发明的多晶硅栅低温氧化的VDMOS工艺的优越性,其能够明显提高良品率,相比于常规的VDMOS工艺能够取得良好的经济和安全效益。

Claims (9)

1.一种采用多晶硅栅低温氧化的VDMOS工艺,其特征在于:其步骤包括:
1)外延材料打标:先外延材料生长衬底,形成衬底,然后进行打标;
2)初氧生长:初氧生成氧化层;
3)分压环光刻,环区湿法腐蚀、环区注入,去胶、环区厚氧生长加环区深结推进;
4)有源区光刻,有源区湿法腐蚀,去胶、有源区薄氧生长、有源区JFET注入、有源区JFET退火、去除薄氧;
5)栅氧生长,进行多晶硅淀积和掺杂、多晶栅光刻,多晶栅刻蚀,去胶;
6)对多晶硅栅进行低温湿氧氧化,所述低温湿氧氧化的温度为800~850度;
7)PBODY全面注入:向外延材料硅晶内注入掺杂的硼;
8)PBODY 高温纯N2退火,所述高温的温度为1150~1500度;
9)N+管源漏区光刻、注入,去胶、氮化硅淀积;
10)B+加浓普注、TEOS和BPSG淀积、回流、孔光刻,孔刻蚀,去胶;
11)正面金属铝硅铜溅射、铝硅铜光刻,铝硅铜刻蚀、钝化层淀积、钝化层光刻,刻蚀,去胶、合金、减薄、背面金属化、CP测试,出货;
所述步骤6)-8)采用一种退火设备自动完成,所述退火设备包括:并排相邻设置的低温氧化室(1)、离子注入室(2)和高温退火室(3),所述低温氧化室(1)左侧设置有开口一(6)、所述低温氧化室(1)右侧和离子注入室左侧之间设置有开口二(7)、所述离子注入室(2)的右侧和高温退火室(3)左侧之间设置有开口三(8)、所述高温退火室(3)的右侧开设有开口四(9),滑移结构(4)通过所述开口一(6)、开口二(7)、开口三(8)和开口四(9)穿设所述低温氧化室(1)、离子注入室(2)和高温退火室(3),在滑移结构(4)上滑动设置有装载架(5),待加工的若干硅晶片放置于装载架(5)上的装载台上,且装载架(5)通过平行四边形结构而能够伸展和收缩,在装载架(5)在伸展和收缩状态之间切换过程中各装载台均处于水平放置位置,且在装载架(5)完全伸展开时,各硅晶片在垂直投影方向上均不重合且装载架(5)的高度不大于各开口的高度,在装载架(5)完全收缩时,各硅晶片在垂直投影方向上完全重合,滑移结构(4)能够带动装载架(5)在低温氧化室(1)外部、低温氧化室(1)内部、离子注入室(2)内部、高温退火室(3)内部和高温退火室(3)的外部之间滑动,离子注入室(2)上端插设有离子注入机(12),在低温氧化室(1)和高温退火室(3)内均设置有加热装置,低温氧化室(1)的左侧设置有气体输入口一(10)和气体输出口一(11),在高温退火室(3)的右侧设置有气体输入口二(13)和气体输出口二(14),在开口一(6)、开口二(7)、开口三(8)和开口四(9)的左侧均设置有能够开合的封闭门(15),离子注入室(2)内设置有抽、放真空装置,能够对离子注入室(2)进行抽、放真空操作。
2.如权利要求1所述的一种采用多晶硅栅低温氧化的VDMOS工艺,其特征在于:所述步骤6)中的低温湿氧氧化通过通入H2和O2进行湿氧氧化。
3.如权利要求1所述的一种采用多晶硅栅低温氧化的VDMOS工艺,其特征在于:所述步骤6)中湿氧氧化后单晶样片生长200~400埃的氧化层,多晶硅由于重掺杂,实际多晶硅表面上的氧化层在600~800埃。
4.如权利要求1所述的一种采用多晶硅栅低温氧化的VDMOS工艺,其特征在于:所述步骤8)中的退火时间为120-150分钟。
5.如权利要求1所述的一种采用多晶硅栅低温氧化的VDMOS工艺,其特征在于:在进行所述步骤6)之前,使得位于低温氧化室(1)内的装载架(5)完全展开,打开位于低温氧化室(1)左侧的封闭门(15),然后滑移结构(4)驱动装载架(5)向左滑移,使得装载架(5)上的所有装载台都移出低温氧化室(1),然后将步骤5)处理后的各硅晶片都装载入装载台上,然后驱动装载架(5)向右滑动,待装载架(5)完全通过开口一(6)后,关闭封闭门(15),使得装载架(5)完全收缩,然后停止滑移结构(4)的运动,使得装载架(5)位于低温氧化室(1)正中,然后使得低温氧化室(1)内的加热装置进行加热,将低温氧化室内的温度升高到800~850度后,停止加热装置继续进行升温,从气体输入口一(10)内持续通入足量的H2和O2,对多晶硅栅进行低温湿氧氧化。
6.如权利要求5所述的一种采用多晶硅栅低温氧化的VDMOS工艺,其特征在于:完成步骤6)之后,使得装载架(5)再次完全展开,然后打开开口二(7)处的封闭门(15),滑移结构(4)将装载架(5)带入离子注入室(2)内,然后关闭封闭门(15),抽真空装置动作,对离子注入室(2)进行抽真空操作,滑移结构(4)带动装载架(5)继续向右滑移,待最右侧的装载台对准离子注入机(12)后,开始对最右侧装载台上的硅晶片进行PBODY全面注入操作,待完成后,驱动滑移结构(4)继续向右滑动,待第二个装载台对准离子注入机(12)后,开始对其上的硅晶片进行PBODY全面注入操作,如此重复操作,直至离子注入机(12)完成最后一个装载台上的硅晶片的PBODY全面注入操作,离子注入室(2)恢复非真空状态,完成步骤7)。
7. 如权利要求6所述的一种采用多晶硅栅低温氧化的VDMOS工艺,其特征在于:完成步骤7)之后,打开开口三(8)处的封闭门(15),继续驱动滑移结构(4)使得装载架(5)继续向右滑动,直至装载架(5)完全通过开口三(8)处后,关闭封闭门(15),使得高温退火室(3)内的加热装置进行加热,将高温退火室(3)内的温度升高到1150~1500度后,停止加热装置继续进行升温,同时,待装载架(5)滑移到高温退火室(3)正中后,使得装载架(5)完全收缩,然后通过气体输出口二(14)通入足量N2,进行PBODY 高温纯N2退火。
8.如权利要求1所述的一种采用多晶硅栅低温氧化的VDMOS工艺,其特征在于:所述滑移结构包括丝杆(30)、导杆(31)和能够驱动丝杆(30)旋转的电机,所述丝杆(30)和导杆(31)平行布置,且所述导杆(31)的两端分别通过连接架一固定设置于低温氧化室(1)左侧和高温退火室(3)右侧,所述丝杆(30)的两端分别通过连接架二转动设置于低温氧化室(1)左侧和高温退火室(3)右侧,所述电机固定设置于连接架二上。
9.如权利要求8所述的一种采用多晶硅栅低温氧化的VDMOS工艺,其特征在于:所述装载架(5)包括支撑竖杆一(22)、支撑竖杆二(23)、正中装载台(26)、顶水平装载台(24)和底水平装载台(25),正中装载台(26)的左端和右端分别设置有螺纹孔和光孔,所述丝杆(30)和导杆(31)分别与螺纹孔和光孔配合,且正中装载台(26)的两端分别设置有两个正中驱动销(29),所述支撑竖杆一(22)为两根,分别通过左边的正中驱动销(29)转动设置于正中装载台(26)的两侧,所述支撑竖杆二(23)为两根,分别通过右边的正中驱动销(29)转动设置于正中装载台(26)的两侧,正中驱动销(29)能够驱动支撑竖杆一(22)和支撑竖杆二(23)转动,顶水平装载台(24)的两端分别设置有两个顶销(27),底水平装载台(25)的两端分别设置有两个底销(28),支撑竖杆一(22)与支撑竖杆二(23)的两端均分别通过顶销(27)和底销(28)与顶水平装载台(24)和底水平装载台(25)转动连接,位于同侧的两顶销(27)之间的距离、位于同侧的两正中驱动销(29)之间的距离和位于同侧的两底销(28)之间的距离相等,各顶销(27)到对应正中驱动销(29)的距离相等,各底销(28)到对应正中驱动销(29)的距离相等,从而使得装载架(5)在展开和收缩整个过程中均为平行四边形结构。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6310574A (ja) * 1986-07-02 1988-01-18 Oki Electric Ind Co Ltd 高耐圧半導体素子の製造方法
US6063698A (en) * 1997-06-30 2000-05-16 Motorola, Inc. Method for manufacturing a high dielectric constant gate oxide for use in semiconductor integrated circuits
TW514617B (en) * 2000-06-06 2002-12-21 Brooks Automation Inc Material transport system
KR20090033014A (ko) * 2007-09-28 2009-04-01 니혼 덴산 산쿄 가부시키가이샤 산업용 로봇
CN101529589A (zh) * 2006-07-28 2009-09-09 万国半导体股份有限公司 具有底部源极的横向式扩散金属氧化物场效应晶体管的结构及其方法
CN102064131A (zh) * 2009-11-18 2011-05-18 上海华虹Nec电子有限公司 用无掺杂氧化硅作为多晶硅帽层制作自对准接触孔的方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH077750B2 (ja) * 1989-05-15 1995-01-30 株式会社東芝 半導体装置の製造方法
TW463251B (en) * 2000-12-08 2001-11-11 Macronix Int Co Ltd Manufacturing method of gate structure
US7303952B2 (en) * 2004-10-04 2007-12-04 International Business Machines Corporation Method for fabricating doped polysilicon lines
US7897525B2 (en) * 2008-12-31 2011-03-01 Archers Inc. Methods and systems of transferring, docking and processing substrates
US7829947B2 (en) * 2009-03-17 2010-11-09 Alpha & Omega Semiconductor Incorporated Bottom-drain LDMOS power MOSFET structure having a top drain strap
US20150236151A1 (en) * 2014-02-18 2015-08-20 General Electric Company Silicon carbide semiconductor devices, and methods for manufacturing thereof
JP7204547B2 (ja) * 2019-03-15 2023-01-16 株式会社東芝 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6310574A (ja) * 1986-07-02 1988-01-18 Oki Electric Ind Co Ltd 高耐圧半導体素子の製造方法
US6063698A (en) * 1997-06-30 2000-05-16 Motorola, Inc. Method for manufacturing a high dielectric constant gate oxide for use in semiconductor integrated circuits
TW514617B (en) * 2000-06-06 2002-12-21 Brooks Automation Inc Material transport system
CN101529589A (zh) * 2006-07-28 2009-09-09 万国半导体股份有限公司 具有底部源极的横向式扩散金属氧化物场效应晶体管的结构及其方法
KR20090033014A (ko) * 2007-09-28 2009-04-01 니혼 덴산 산쿄 가부시키가이샤 산업용 로봇
CN102064131A (zh) * 2009-11-18 2011-05-18 上海华虹Nec电子有限公司 用无掺杂氧化硅作为多晶硅帽层制作自对准接触孔的方法

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