CN101393860A - 半导体片的制造方法 - Google Patents

半导体片的制造方法 Download PDF

Info

Publication number
CN101393860A
CN101393860A CNA2008101494944A CN200810149494A CN101393860A CN 101393860 A CN101393860 A CN 101393860A CN A2008101494944 A CNA2008101494944 A CN A2008101494944A CN 200810149494 A CN200810149494 A CN 200810149494A CN 101393860 A CN101393860 A CN 101393860A
Authority
CN
China
Prior art keywords
semiconductor chip
ion
layer
knitting layer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008101494944A
Other languages
English (en)
Other versions
CN101393860B (zh
Inventor
山崎舜平
宫永昭治
稻田工
岩城裕司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN101393860A publication Critical patent/CN101393860A/zh
Application granted granted Critical
Publication of CN101393860B publication Critical patent/CN101393860B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H01L21/2236—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Plasma & Fusion (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

本发明的目的在于提供在绝缘膜上具有膜厚薄且其膜厚的均匀性高的单晶半导体层的SOI衬底的制造方法。另外，本发明的目的也在于缩短添加氢离子的时间，而缩短每一个SOI衬底的制造时间。在第一半导体片的表面上形成接合层，通过使用离子掺杂装置对第一半导体片照射H3 +离子来在接合层的下方形成分离层。以高电压被加速的H3 +离子在半导体片表面分离成三个H+离子，每个H+离子不能够侵入到半导体片的深处。因此，与已知的离子注入法相比，可以在半导体片的更浅的区域中以高浓度照射H+离子。

Description

半导体片的制造方法
技术领域
本发明涉及半导体片(semiconductor wafer)的制造方法，具体而言，本发明涉及在绝缘膜上具有单晶半导体层的半导体片的制造方法以及使用该在绝缘膜上具有单晶半导体层的半导体片的半导体装置及其制造方法。
注意，在本说明书中，半导体装置是指通过利用半导体特性来可发挥其机能的所有装置，电光装置、半导体电路及电子设备全部都是半导体装置。
背景技术
作为绝缘膜上的单晶半导体层的形成技术，SOI(Silicon OnInsulator，绝缘体上硅结构)技术已被广泛地周知。SOI结构是在单晶硅衬底中嵌入氧化硅膜，并且其上面存在有单晶硅薄膜的结构。具有该SOI结构的衬底也称为SOI衬底。
与在大块硅片上形成元件的情况相比，当使用SOI结构时，因为在元件的下方有绝缘膜，所以可以将元件分离工艺简单化，其结果，缩短了工艺工序。另外，因为使用SOI衬底的半导体集成电路可以降低晶体管的漏极和衬底之间的寄生电容，且可以提高半导体集成电路的性能，所以在引起关注。
作为制造SOI衬底的方法，例如已知专利文件1所记载的氢离子注入剥离法。氢离子注入剥离法包括如下步骤：即通过离子注入法将氢离子注入到硅片而在离表面有预定的深度的位置上形成微小气泡层，且通过将该微小气泡层作为劈开面，而在别的硅片上接合薄硅层(SOI层)。然后进行剥离SOI层的热处理，并且通过在氧化性气氛下的热处理在SOI层上形成氧化膜之后去掉该氧化膜，接着在1000℃至1300℃的还原性气氛下进行热处理，以提高接合强度，且改善表面的粗糙。
离子注入法(ion implantation)是在真空中将要注入到样品的粒子离子化，并通过直流或高频加速，而注入到样品的方法。使用离子注入法的离子注入装置由离子源、质量分离部、加速部、电子束扫描部(静电扫描)、注入室(终端站)及真空排气装置构成。另外，因为离子束不均匀，为了获得样品面上的均匀性，电扫描离子束。另外，注入的粒子在深度的方向上呈现高斯分布。
另外，作为使用SOI衬底的半导体装置的一例，已知专利文件2。在专利文件2中也公开了使用离子注入法而注入氢的方法。
另外，在专利文件3中提出了不使衬底旋转而使它移动的线状掺杂装置。
[专利文件1]美国专利第6372609号
[专利文件2]日本专利申请公开2000-12864号公报
[专利文件3]日本专利申请公开H10-162770号公报
另外，因为通过离子注入法注入到半导体片的氢离子的质量小，所以氢离子注入到离半导体片的表面较深的区域，且氢浓度的峰值位于深的区域。因此，深的区域成为劈开面，结果在别的半导体片的绝缘膜上获得的半导体层的厚度成为厚。另外，因为从浅的区域到深的区域以广泛的范围添加氢离子，即显示广泛的浓度分布，所以发生离子注入浓度的不均匀性。
进而，因为离子注入法是将预定的电流量的离子束通过光栅扫描(也称为点顺序扫描)而进行离子注入的方法，所以在半导体片内产生离子注入浓度的不均匀性。相应地，劈开面因反映该不均匀性而也有可能变得不平坦。在已知的技术中，为了改善剥离后的半导体片表面的粗糙，进行通过机械加工的研磨。
发明内容
本发明的目的在于提供在绝缘膜上具有膜厚薄，且其膜厚的均匀性高的单晶半导体层的SOI衬底的制造方法。
另外，因为离子注入法是通过光栅扫描预定的电流量的离子束而进行离子注入的方法，所以处理每一个半导体片的时间长。
因此，本发明的目的也在于缩短氢离子的照射时间，而缩短每一个SOI衬底的制造时间。
在本说明书中公开的发明的结构是如下半导体片的制造方法：在第一半导体片的表面上形成接合层，通过使用离子掺杂装置对第一半导体片照射H3 +离子来在接合层的下方形成分离层，将第一半导体片的接合层贴合到第二半导体片的一方的表面上，通过进行热处理以分离层的层内或分离层的界面为劈开面来分离第一半导体片的一部分，其中，所述半导体片在第二半导体片的一方的表面上具有接合层和该接合层上的单晶半导体层。
当在半导体片中形成分离层时，使含有H3 +离子(三价氢分子离子)的氢等离子体产生，并以高电压加速该等离子体中的H3 +离子，而将其作为离子流(Ion current，也称作Ion Shower)添加到半导体片中。该掺杂方法称为离子掺杂法或等离子体掺杂方法，与离子注入法大相径庭。
以高电压加速的H3 +离子在半导体片表面分离成三个H+离子，照射到半导体片的各个H+离子不能够侵入到半导体片的深处。因此，与已知的离子注入法相比，可以在半导体片的更浅的区域以高浓度照射H+离子。
另外，在半导体片表面分离的三个H+离子的每一个分别不能够侵入到半导体片的深处，所以添加到半导体片中的氢在深度方向上以窄的范围分布。换言之，添加到半导体片中的氢呈示陡峭的浓度分布。因此，可以对半导体片中以与已知的离子注入法相比更均匀的氢浓度添加氢，因而可以制造在绝缘膜上具有膜厚的均匀性高的单晶半导体层的SOI衬底。
另外，当使氢等离子体产生时，与在氢等离子体中包含的H+离子的比率相比，更优选提高H3 +离子的比率。例如，在氢等离子体中，H3 +离子的比率优选设定为等离子体整体的80％，或其以上。通过与H+离子的比率相比更提高H3 +离子的比率来可以以浅的区域为劈开面。通过以浅的区域为劈开面，可以制造在绝缘膜上具有膜厚薄的单晶半导体层的SOI衬底。
另外，以H3 +离子为离子流来添加到半导体片中的掺杂方法可以改变离子流的照射面形状，产生其照射面是细长的线状或细长的长方形的离子流，通过向与离子流的照射面形状的长度垂直方向移动半导体片，来进行对半导体片的整个面的掺杂处理。根据该工序，可以缩短添加氢离子的时间，从而可以缩短每一个SOI衬底的制造时间。
另外，当使形成分离层的第一半导体片和第二半导体片接合时，作为形成接合的面的一方或双方，优选使用以有机硅为原材料通过等离子体CVD法形成的氧化硅膜。作为有机硅烷气体，适用含有硅的化合物，如四乙氧基硅烷(TEOS：化学式Si(OC2H5)4)、四甲基硅烷(TMS：化学式Si(CH3)4)、四甲基环四硅氧烷(TMCTS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氮烷(HMDS)、三乙氧基硅烷(化学式SiH(OC2H5)3)、三(二甲基氨基)硅烷(化学式SiH(N(CH3)2)3)等。
通过该等离子体CVD法来形成的氧化硅膜是接合层，其优选具有平滑面且形成有亲水性表面。具有平滑面且形成有亲水性表面的接合层以5nm至500nm的厚度设置。在设置为该厚度的情况下，可以将被成膜表面的粗糙平滑化的同时也可以确保该膜的成长表面的平滑性。另外，可以缓和与接合的第二半导体片之间的歪斜。在第二半导体片上也可以设置同样的氧化硅膜。总之，通过在形成接合的面的一方或双方上设置优选由以有机硅为原材料来形成的氧化硅膜构成的接合层来可以形成坚固的接合。范德瓦耳斯力作用于该接合，通过使第一半导体片和第二半导体片密接，可以用氢键形成坚固的接合。
另外，作为接合层可以适用化学氧化物。例如通过使用含有臭氧的水溶液处理半导体片表面来可以形成化学氧化物。优选使用化学氧化物因为其反映半导体片表面的平坦性地形成。
H3 +离子的添加优选在第一半导体片表面形成接合层之后进行。因此，H3 +离子的添加隔着接合层来进行。接合层可以防止因离子掺杂法表面受到损害而损坏平坦性。注意，在本说明书中，只添加H3 +的离子种的情况也称为离子掺杂。
另外，在接合第一半导体片和第二半导体片之后，进行热处理而以分离层的层内或分离层界面为劈开面分离第一半导体片和第二半导体片。热处理的温度优选以接合层的成膜温度以上且半导体片的耐热温度以下进行。作为接合层使用通过等离子体CVD法形成的氧化硅膜，可以以700℃以下的温度形成第一半导体片和第二半导体片的接合。例如，通过进行400℃至600℃的热处理，使形成于分离层的微小的空洞的体积发生变化，而可以沿分离层内或其界面进行劈开。因为分离层与第二半导体片接合，所以在第二半导体片上残存与第一半导体片相同结晶性的单晶半导体层。
与通过已知的氢离子注入剥离法获得的SOI衬底相比，通过本发明的技术可以制造在绝缘膜上具有膜厚薄且其膜厚的均匀性高的单晶半导体层的SOI衬底。
进而，与使用已知的离子注入法的SOI衬底相比，可以缩短添加氢离子的时间，因而可以缩短每一个SOI衬底的制造时间。
附图说明
图1A至1D是表示SOI衬底的制造工序的图；
图2A是表示第一模型图的图；图2B是表示根据第一模型图计算出来的在深度方向上的离子数或缺陷数的图表；
图3A是表示第二模型图的图；图3B是表示根据第二模型图计算出来的在深度方向上的离子数或缺陷数的图表；
图4A是表示第三模型图的图；图4B是表示根据第三模型图计算出来的在深度方向上的离子数或缺陷数的图表；
图5是表示离子掺杂装置的透视图；
图6A至6E是表示晶体管的制造工序的图。
具体实施方式
以下对本发明的实施方式进行说明。
实施方式
以下参照图1对SOI衬底的制造方法进行说明。
首先，在第一半导体片101上形成接合层102。作为第一半导体片101，使用将单晶半导体的晶锭切薄来制造的半导体片。在此，作为第一半导体片101，使用结晶取向是(100)的5英寸的单晶硅片(直径125mm)来举例。另外，若有需要，也可以使用8英寸的单晶硅片(直径200mm)和12英寸的单晶硅片(直径300mm)。另外，作为第一半导体片101，也可以使用外周的一部分形成有显示结晶取向的定向平面(orientation flat)的半导体片。当进行离子掺杂时，可以以定向平面为基准。另外，也可以使用结晶取向是(110)或(111)的半导体片101。
作为接合层102，使用通过化学气相成长法利用有机硅烷气体来制造的氧化硅膜。在本实施方式中，使用四乙氧基硅烷(TEOS：化学式Si(OC2H5)4)的有机硅烷气体通过PCVD法以100nm的膜厚来形成接合层102。
图1A表示到此为止的步骤的工序截面图。
其次，通过离子掺杂法隔着接合层102将H3 +离子添加到半导体片101中。通过该H3 +离子的添加形成含有大量的氢的区域的分离层103。另外，在分离层103和接合层102之间形成单晶半导体层104。该单晶半导体层104的膜厚由分离层103的深度方向的位置而决定。因此，单晶半导体层104的膜厚依赖于H3 +离子的掺杂条件(加速电压等)。通过提高H3 +离子的比率，可以提高添加效率，而可以缩短添加时间。
在此，对通过离子掺杂法添加的氢离子的浓度分布进行说明。
本发明者们进行使用离子掺杂装置对半导体片(结晶取向是(100)的硅片)添加氢离子的试验，本发明者设定多个添加的模型，根据其SIMS分析的结果数据计算出在深度方向上的氢离子数或缺陷数。另外，以模型的尺寸为(X轴，Y轴，Z轴)＝(800nm，800nm，1200nm)来计算。注意，X轴及Y轴对应于Si片平面，Z轴对应于深度方向。另外，在实验中使用的离子掺杂装置为了将离子的添加分布均匀化而旋转薄片。
在从设置有膜厚100nm的接合层102的面一侧对第一半导体片101通过离子掺杂法添加的情况下的离子数和因离子与膜中的原子(硅原子和氧原子)冲撞而发生的缺陷数用蒙特卡罗法计算。注意，以加速电压为80keV来进行计算。另外，接合层102是通过使用四乙氧基硅烷的有机硅烷气体而可以获得的非晶结构的氧化硅膜。
图2A表示以加速电压80keV加速H3 +离子，且在第一半导体片的表面，即在接合层102的表面分离成三个H+离子的第一模型图。图2B是表示根据第一模型图计算出来的在深度方向上的离子数或缺陷数的图表。另外，作为图表的横轴的深度表示从包括100nm的氧化硅膜(接合层102)的表面的深度。
另外，图3A表示以加速电压80keV加速H3 +离子，H3 +离子保持该状态而添加到第一半导体片中的第二模型图。图3B是表示根据第二模型图计算出来的在深度方向上的离子数或缺陷数的图表。
另外，图4A表示以加速电压80keV加速H+离子，H+离子保持该状态而添加到第一半导体片中的第三模型图。图4B是表示根据第三模型图计算出来的在深度方向上的离子数或缺陷数的图表。
根据图4B可以了解到H+离子添加得深，氢浓度的峰值位于800nm附近。另外，作为最深的区域，氢添加到甚至离表面有超过1100nm的深度，而可以了解到氢从浅的区域到深的区域以广泛的范围被添加。该状态有可能成为添加的离子注入浓度的不均匀性在薄片内发生的原因。
另外，根据图3B可以了解到H3 +离子添加得浅，氢浓度的峰值位于150nm附近。另外，作为最深的区域，氢添加到仅仅离表面有超过200nm的深度。另外，因为缺陷数的峰值也位于与氢浓度的峰值大致相同的150nm附近，所以可以认为其与表面附近的原子(硅原子和氧原子)冲撞。因为H3 +离子的氢离子之间的结合能是22.6eV左右，与加速电压80keV相比非常小，所以可以认为实际上，大部分的H3 +离子在冲撞的阶段分别分离成三个H+离子。
因此，本发明者们认为图2A所示的第一模型图接近于实际添加H3 +离子时的情况。根据图2B可以了解到与H+离子的结果的图4B相比氢添加得更浅，氢浓度的峰值位于400nm附近。另外，即使在最深的区域也仅仅添加到离表面有超过600nm的深度。与根据第三模型图的计算结果相比根据第一模型图的计算结果的氢的添加深度更浅，这可以认为是因为当分离成三个H+离子时运动能作为离解能被消耗。
另外，虽然在此表示了加速电压80keV的计算结果，但是不用说通过调节加速电压的数值来可以调节氢的浓度峰值的位置。另外，虽然表示了以接合层为100nm的氧化硅的计算结果，但是不用说通过调节膜厚来可以调节单晶半导体层104的膜厚。单晶半导体层104的膜厚设定为5nm至500nm、优选10nm至200nm的厚度。根据已知的使用离子注入法的SOI衬底的制造方法，若剥离后不进行研磨和蚀刻的薄膜化处理，则很难得到如此薄的膜厚。半导体片是高价，所以通过研磨和蚀刻进行薄膜化牵涉材料的浪费。另外，即使同样是剥离后进行研磨和蚀刻，与已知的使用离子注入法的SOI衬底的制造工序相比，本发明也可以以更短的时间进行研磨和蚀刻。另外，即使剥离后进行研磨和蚀刻也同样可以降低材料的浪费。另外，因为剥离的第一半导体片的残余可以再利用，所以残余了的膜厚越厚越可以从一个第一半导体片制造出更多的SOI衬底。
接着，将接合层102的表面清洁化后，将其密接于第二半导体片105的一方的表面，通过重叠第一半导体片101和第二半导体片105来形成接合。注意，将形成接合的第二半导体片105的一方的表面预先充分地净洁化。重叠第一半导体片101和第二半导体片105且从外部轻按至少其一处，通过局部地缩短接合面之间的距离，范德瓦耳斯力得到提高，而且也有助于氢结合，从而使第一半导体片101和第二半导体片105互相吸引而接合在一起。而且，因为在邻接的区域上也缩短相对的衬底之间的距离，通过扩大范德瓦耳斯力强作用的区域和受到氢结合作用的区域，粘结(bonding)得到进展而接合扩大到整个接合面。
隔着接合层102贴合第一半导体片101及第二半导体片105之后，优选进行加热处理或加压处理。通过进行加热处理或加压处理可以提高接合强度。以垂直于接合面的方向施加压力来进行加压处理，且在进行加压处理时需要考虑第一半导体片101及第二半导体片105的耐压性。
图1C表示到此为止的步骤的工序截面图。
接着，通过进行400℃至600℃的热处理，使形成于分离层103的微小的空洞的体积起变化，而沿分离层103进行劈开。而且通过在此进行的热处理，接合层的接合强度得到提高。热处理可以通过用于加热的熔炉或激光束的照射来进行。
通过经过以上的工序，可以获得图1D所示的SOI衬底。图1D所示的SOI衬底是具有在第二半导体片105上具有接合层102，且在该接合层102上具有单晶半导体层104的结构。
另外，优选追加加工SOI衬底的外周部分的工序来能够与半导体片同样地对应于半导体装置的制造装置。
关于以以上的构成完成的本发明，以以下所示的实施例进行更详细的说明。
实施例1
在实施方式中，表示使用旋转半导体片的掺杂装置的例子，但是在本实施例中，表示以离子流的形状为所望的形状，并移动半导体片的掺杂装置的例子。图5是表示该掺杂装置的一例的透视图。
离子源12由设置在腔室、即等离子体室内的热电子释放用灯丝和极性交错地配置在腔室周围的多个环状永久磁铁构成。
加速电极部13由腔室下方开口部的与作为阳极的腔室保持同电位的离子关闭电极、保持在比离子关闭电极低几kV的电位的引出电极、以及保持在比引出电极低几十kV的电位的加速电极构成。离子关闭电极、引出电极、以及加速电极是栅状电极。
可以通过设置遮断离子束的快门进行开关操作，从而控制照射的通断。
将灯丝释放的电子作用于从气体导入口导入到腔室内的工作气体(氢、磷化氢、乙硼烷等)来产生等离子体，并通过永久磁铁的磁场将其关在腔室内，同时还通过使用引出电极施加电场，经过离子关闭电极引出等离子体中的离子，并用加速电极的电场使其加速，从而产生离子束14。
然后，将离子束14照射到掺杂室11内，而将离子添加到半导体片10。半导体片的平面保持为垂直于离子束14的照射方向。以离子束14的照射面形状为线状或长方形，并使半导体片往垂直于离子束14的长度的方向移动，从而进行对整个半导体片的掺杂处理。
另外，通过以离子束14的照射面形状为线状或长方形，与光栅扫描相比，在半导体片内可以进一步降低离子注入浓度的不均匀性。
使用薄片传送自动机械装置，以通过离子源12的下方的方式往扫描方向15移动半导体片10。半导体片10的往扫描方向的移动不局限于自动机械装置，也可以使用轨道及驱动用齿轮传动马达。
另外，因为往直线方向的扫描方向15移动一次就可以照射到整个半导体片10，所以与光栅扫描相比可以以更短的时间完成对半导体片的整个面的照射。
注意，并不局限于上述图5的装置构成，装置构成也可以是如下结构：因为存在尘埃粒子问题而以使衬底近于垂直竖立的状态的倾斜状态，向水平方向照射离子束。
并不局限于上述掺杂装置构成，对掺杂装置也可以附加作为已知的离子掺杂技术周知的聚焦离子束装置等。
本实施例可以与实施方式自由地组合。
实施例2
在本实施例中，对使用实施方式中所制造的SOI衬底的半导体装置的制造方法进行说明。在此，使用图6来表示作为半导体装置制造CMOS结构的一例。注意，在图6中，使用与图1相同的符号来说明与图1相同的部分。
根据实施方式，可以将SOI衬底的单晶半导体层104的厚度设定为100nm或其以下。当将SOI衬底的单晶半导体层104的厚度设定为100nm或其以下时，其比晶体管的沟道形成区域的耗尽层的最大深度还薄，而使晶体管的电特性显著。通过晶体管的充分的耗尽化，可以获得近于理想的S值和阈值电压等。进而，在制造CMOS结构的情况下，可以获得快速的开关速度。
首先，按照实施方式来获得SOI衬底后，在单晶半导体层104上形成用于形成元件分离绝缘层的掩模的保护层106。该阶段的工序截面图相当于图6A。作为保护层106使用氧化硅膜和氮化硅膜等。
另外，为了控制阈值电压，优选将硼、铝和镓等的p型杂质添加到单晶半导体层104。例如，作为p型杂质可以以5×1017cm-3以上且1×1018cm-3以下的浓度添加硼。
其次，以保护层106为掩模进行蚀刻，去掉露出的单晶半导体层104及其下方的接合层102的一部分。然后使用TEOS通过化学气相成长法堆积氧化硅膜。将该氧化硅膜堆积得厚到可以埋入单晶半导体层104。然后，通过研磨去掉重叠在单晶半导体层104上的氧化硅膜后，去掉保护层106，使元件分离绝缘层107残留。该阶段的工序截面图相当于图6B。
接着，形成第一绝缘膜，在第一绝缘膜上形成具有含有导电材料的多晶硅膜的栅电极109，通过以栅电极为掩模对绝缘膜进行蚀刻来形成栅极绝缘膜108。然后形成覆盖栅电极109的第二绝缘膜110，而且形成侧壁绝缘层113和侧壁绝缘层114。成为pFET(P-channelField Effect Transistor；p沟道场效应晶体管)的区域的侧壁绝缘层114的宽度设定为比成为nFET(N-channel Field Effect Transistor；n沟道场效应晶体管)的区域的侧壁绝缘层113更宽阔。然后对成为nFET的区域掺杂As等来形成结深度(junction depth)浅的第一杂质区域111，并对成为pFET的区域掺杂B等来形成结深度浅的第二杂质区域112。该阶段的工序截面图相当于图6C。
接着，对第二绝缘膜110部分地进行蚀刻来使栅电极109的上面、第一杂质区域111及第二杂质区域112露出。然后对成为nFET的区域掺杂As等来形成结深度深的第三杂质区域115，并对成为pFET的区域掺杂B等来形成结深度深的第四杂质区域116。然后进行用于实现活性化的热处理(800℃至1100℃)。然后，作为用于形成硅化物的金属膜形成钴膜。然后进行RTA(Rapid Thermal Anneal；快速热退火)等的热处理(500℃，一分钟)，使与钴膜接触的部分的硅硅化。其结果，在栅电极109上形成硅化物部分119、在第三杂质区域115上形成硅化物部分117、在第四杂质区域上形成硅化物部分118。然后，选择性地去掉钴膜。然后，以比硅化的热处理高的温度进行热处理，以实现硅化物部分117、118及119的低电阻化。该阶段的工序截面图相当于图6D。
接着，形成层间绝缘膜120，并形成与结深度深的第三杂质区域115以及结深度深的第四杂质区域116电连接的插头121。通过上述工序使用接合到第二半导体片105的单晶半导体层104来可以制造nFET122和pFET123。该阶段的工序截面图相当于图6E。
通过互补地组合这些nFET122和pFET123来构成CMOS结构。
通过在该CMOS结构上还层叠布线和元件等可以制造微处理器等的半导体装置。注意，微处理器具有算术逻辑单元(Arithmetic logicunit；也称为ALU)、算术逻辑单元控制器(ALU Controller)、指令译码器(Instruction Decoder)、中断控制器(Interrupt Controller)、定时控制器(Timing Controller)、寄存器(Register)、寄存器控制器(RegisterController)、总线接口(Bus I/F)、只读存储器、及存储器接口(ROMI/F)。
因为微处理器形成有包括CMOS结构的集成电路，不但可以实现处理速度的高速化而且可以实现低耗电化。
注意，本实施例可以与实施方式或实施例1自由地组合。
本发明可以提供比现有更廉价的SOI衬底，因而可以促进降低使用SOI衬底的半导体装置的制造成本。
本申请基于2007年9月21日在日本专利局提交的日本专利申请序列号2007-245809，在此引用其全部内容作为参考。

Claims (6)

1.一种半导体片的制造方法，包括如下工序：
在第一半导体片的表面上形成接合层；
通过使用离子掺杂装置对所述第一半导体片照射H3 +离子来在所述接合层的下方形成分离层；
将所述第一半导体片的所述接合层贴合到第二半导体片的一方的表面上；以及
通过进行热处理以所述分离层的层内或所述分离层的界面为劈开面分离所述第一半导体片的一部分，
其中，所述半导体片在所述第二半导体片的所述表面上具有所述接合层和所述接合层上的单晶半导体层。
2.根据权利要求1所述的半导体片的制造方法，其中所述照射的H3 +离子在所述接合层的表面分离成三个H+离子，而被添加到所述第一半导体片中。
3.根据权利要求1所述的半导体片的制造方法，其中所述接合层是包括通过等离子体CVD法获得的氧化硅的绝缘膜。
4.根据权利要求1所述的半导体片的制造方法，其中所述H3 +离子的照射是通过产生其照射面是线状或长方形的离子流来进行。
5.根据权利要求1所述的半导体片的制造方法，其中还在所述第二半导体片的所述表面上形成所述接合层之后，将该接合层贴合到所述第一半导体片的所述接合层。
6.根据权利要求1所述的半导体片的制造方法，其中所述第一半导体片的结晶取向是(100)面。
CN2008101494944A 2007-09-21 2008-09-18 半导体片的制造方法 Expired - Fee Related CN101393860B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007245809A JP5325404B2 (ja) 2007-09-21 2007-09-21 Ｓｏｉ基板の作製方法
JP2007-245809 2007-09-21
JP2007245809 2007-09-21

Publications (2)

Publication Number Publication Date
CN101393860A true CN101393860A (zh) 2009-03-25
CN101393860B CN101393860B (zh) 2013-10-30

Family

ID=40472116

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008101494944A Expired - Fee Related CN101393860B (zh) 2007-09-21 2008-09-18 半导体片的制造方法

Country Status (5)

Country Link
US (2) US7829434B2 (zh)
JP (1) JP5325404B2 (zh)
KR (1) KR101493301B1 (zh)
CN (1) CN101393860B (zh)
TW (1) TWI446413B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101859732B (zh) * 2009-04-06 2014-08-06 三星显示有限公司 制造有源矩阵基底和有机发光显示装置的方法
CN104979152A (zh) * 2015-07-28 2015-10-14 中国科学技术大学 一种离子注入设备
CN111108583A (zh) * 2017-07-20 2020-05-05 胜高股份有限公司 半导体外延晶片及其制造方法、以及固体摄像元件的制造方法
CN111512150A (zh) * 2018-02-09 2020-08-07 浜松光子学株式会社 试样支承体、试样支承体的制造方法和试样的离子化方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008132904A1 (en) * 2007-04-13 2008-11-06 Semiconductor Energy Laboratory Co., Ltd. Photovoltaic device and method for manufacturing the same
US7825007B2 (en) * 2007-05-11 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method of joining a plurality of SOI substrates on a glass substrate by a heat treatment
US7795111B2 (en) * 2007-06-27 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
KR101404781B1 (ko) * 2007-06-28 2014-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
US8431451B2 (en) 2007-06-29 2013-04-30 Semicondutor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US8501585B2 (en) * 2007-10-10 2013-08-06 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8163628B2 (en) * 2007-11-01 2012-04-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
JP5548351B2 (ja) * 2007-11-01 2014-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5440360B2 (ja) 2010-04-26 2014-03-12 信越半導体株式会社 イオン注入状況の確認方法および半導体ウェーハの製造方法
US8735263B2 (en) 2011-01-21 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US9653614B2 (en) * 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9024282B2 (en) 2013-03-08 2015-05-05 Varian Semiconductor Equipment Associates, Inc. Techniques and apparatus for high rate hydrogen implantation and co-implantion
JP6295815B2 (ja) * 2014-05-13 2018-03-20 株式会社Sumco 貼り合わせウェーハの製造方法
US9881832B2 (en) * 2015-03-17 2018-01-30 Sunedison Semiconductor Limited (Uen201334164H) Handle substrate for use in manufacture of semiconductor-on-insulator structure and method of manufacturing thereof
US11478567B2 (en) 2015-11-24 2022-10-25 University Of Washington Photosensitive medical tape
KR20180114927A (ko) * 2016-02-16 2018-10-19 쥐-레이 스위츨란드 에스에이 접합된 경계면들에 걸친 전하 운반을 위한 구조물, 시스템 및 방법
US9704820B1 (en) * 2016-02-26 2017-07-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor manufacturing method and associated semiconductor manufacturing system
WO2020264291A1 (en) 2019-06-28 2020-12-30 University Of Washington Apparatus, system, and method for activating a low-adhesion state of thermal-sensitive tape

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4529571A (en) * 1982-10-27 1985-07-16 The United States Of America As Represented By The United States Department Of Energy Single-ring magnetic cusp low gas pressure ion source
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6388652B1 (en) 1997-08-20 2002-05-14 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6468923B1 (en) 1999-03-26 2002-10-22 Canon Kabushiki Kaisha Method of producing semiconductor member
JP2002033399A (ja) * 2000-07-13 2002-01-31 Toshiba Corp 半導体集積回路及びその製造方法
US6566158B2 (en) * 2001-08-17 2003-05-20 Rosemount Aerospace Inc. Method of preparing a semiconductor using ion implantation in a SiC layer
JP2004362901A (ja) * 2003-06-04 2004-12-24 Sharp Corp イオンドーピング装置、イオンドーピング方法および半導体装置
JP2006032920A (ja) * 2004-06-14 2006-02-02 Semiconductor Energy Lab Co Ltd 半導体装置、及びそれらの作製方法
FR2877491B1 (fr) * 2004-10-29 2007-01-19 Soitec Silicon On Insulator Structure composite a forte dissipation thermique
US7148124B1 (en) * 2004-11-18 2006-12-12 Alexander Yuri Usenko Method for forming a fragile layer inside of a single crystalline substrate preferably for making silicon-on-insulator wafers
JP2006196614A (ja) * 2005-01-12 2006-07-27 Canon Inc 半導体基板の製造方法
WO2007014320A2 (en) * 2005-07-27 2007-02-01 Silicon Genesis Corporation Method and structure for fabricating multiple tile regions onto a plate using a controlled cleaving process
US7674687B2 (en) 2005-07-27 2010-03-09 Silicon Genesis Corporation Method and structure for fabricating multiple tiled regions onto a plate using a controlled cleaving process
US20070281440A1 (en) * 2006-05-31 2007-12-06 Jeffrey Scott Cites Producing SOI structure using ion shower
US8153513B2 (en) 2006-07-25 2012-04-10 Silicon Genesis Corporation Method and system for continuous large-area scanning implantation process
CN101281912B (zh) * 2007-04-03 2013-01-23 株式会社半导体能源研究所 Soi衬底及其制造方法以及半导体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101859732B (zh) * 2009-04-06 2014-08-06 三星显示有限公司 制造有源矩阵基底和有机发光显示装置的方法
CN104979152A (zh) * 2015-07-28 2015-10-14 中国科学技术大学 一种离子注入设备
CN111108583A (zh) * 2017-07-20 2020-05-05 胜高股份有限公司 半导体外延晶片及其制造方法、以及固体摄像元件的制造方法
CN111108583B (zh) * 2017-07-20 2023-06-30 胜高股份有限公司 半导体外延晶片及其制造方法、以及固体摄像元件的制造方法
CN111512150A (zh) * 2018-02-09 2020-08-07 浜松光子学株式会社 试样支承体、试样支承体的制造方法和试样的离子化方法
CN111512150B (zh) * 2018-02-09 2022-12-13 浜松光子学株式会社 试样支承体、试样支承体的制造方法和试样的离子化方法

Also Published As

Publication number Publication date
JP5325404B2 (ja) 2013-10-23
KR101493301B1 (ko) 2015-02-13
US20090081849A1 (en) 2009-03-26
US7829434B2 (en) 2010-11-09
TWI446413B (zh) 2014-07-21
US8043939B2 (en) 2011-10-25
CN101393860B (zh) 2013-10-30
TW200937503A (en) 2009-09-01
US20100317161A1 (en) 2010-12-16
JP2009076771A (ja) 2009-04-09
KR20090031258A (ko) 2009-03-25

Similar Documents

Publication Publication Date Title
CN101393860B (zh) 半导体片的制造方法
US9515139B2 (en) Trap rich layer formation techniques for semiconductor devices
CN101308782B (zh) Soi衬底的制造方法、以及半导体装置的制造方法
TW546734B (en) Method of forming insulating film and method of producing semiconductor device
EP2045844A1 (en) Semiconductor Module
CN101128922A (zh) 用于制作半导体器件的方法
US7534666B2 (en) High voltage non punch through IGBT for switch mode power supplies
CN103839822B (zh) 鳍式场效应晶体管及其形成方法
KR102579576B1 (ko) 감소된 인터페이스 및 직렬 콘택트 저항을 위한 콘택트 집적
CN101599464B (zh) 半导体装置的制造方法
US6342423B1 (en) MOS-type transistor processing utilizing UV-nitride removable spacer and HF etch
CN102487003A (zh) 辅助侧墙的形成方法
US20010010967A1 (en) Method for supressing boron penetrating gate dielectric layer by pulsed nitrogen plasma doping
US6117717A (en) Method for after gate implant of threshold adjust with low impact on gate oxide integrity
JP3556407B2 (ja) 半導体装置の製造方法
JP3578345B2 (ja) 半導体装置の製造方法および半導体装置
CN105097937B (zh) 一种横向导电结构 SiC MOSFET 功率器件
CN105140285B (zh) 一种垂直导电结构SiC MOSFET功率器件
CN102543823A (zh) 一种浅沟槽隔离制作方法
CN102479713A (zh) Mosfet制造方法及mosfet
CN112635393B (zh) Soi衬底的处理方法
CN1741284A (zh) 半导体装置及半导体装置的制造方法
CN100421233C (zh) 一种集成电路的制作方法及结构
JP2653679B2 (ja) 半導体装置の製造方法
CN102623337B (zh) 晶体管及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20131030

Termination date: 20190918

CF01 Termination of patent right due to non-payment of annual fee