KR20090031258A - 반도체 웨이퍼의 제작 방법 - Google Patents

반도체 웨이퍼의 제작 방법 Download PDF

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Abstract

본 발명은, 막 두께가 얇고, 또 그 막 두께의 균일성이 높은 단결정 반도체 층을 절연막 위에 가지는 SOI 기판의 제작 방법을 제공하는 것을 과제로 한다. 또한, 수소 이온을 첨가하는 시간을 단축하고 1장당의 SOI 기판의 제작 시간을 단축하는 것도 과제의 하나로 한다.
제 1 반도체 웨이퍼의 표면 위에 접합층을 형성하고, 이온 도핑 장치에 의하여 H3 + 이온을 제 1 반도체 웨이퍼에 조사하여, 접합층의 아래쪽에 분리층을 형성한다. 높은 전압에 의하여 가속된 H3 + 이온은 반도체 웨이퍼 표면에서 분리됨으로써 3개의 H+ 이온이 되고, 각각의 H+ 이온은 깊게 침입할 수 없다. 따라서, 종래의 이온 주입법보다도 반도체 웨이퍼의 얕은 영역에 H+ 이온을 고농도로 첨가할 수 있다.
반도체 웨이퍼, 수소, 이온 도핑 장치, 접합층, SOI 기판

Description

반도체 웨이퍼의 제작 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR WAFER}
본 발명은 반도체 웨이퍼의 제작 방법에 관하여, 절연막 위의 단결정 반도체 층을 가지는 반도체 웨이퍼의 제작 방법 및 절연막 위의 단결정 반도체 층을 가지는 반도체 웨이퍼를 사용한 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자 기기는, 모두 반도체 장치이다.
절연막 위의 단결정 반도체 층의 형성은, SOI(Silicon On Insulator) 기술로서 널리 알려져 있다. SOI 구조는, 단결정 실리콘 기판 중에 산화 실리콘 막이 매립되고, 그 위에 단결정 실리콘 박막이 존재하는 구조이다. 이 SOI 구조를 가지는 기판을 SOI 기판이라고도 한다.
SOI 구조를 사용하면, 소자의 아래쪽에 절연막이 있으므로 벌크 실리콘 웨이퍼 위에 소자를 형성하는 경우와 비교하여, 소자 분리 프로세스를 단순화할 수 있는 결과, 프로세스 공정이 단축된다. 또한, SOI 기판을 사용한 반도체 집적 회로는 트랜지스터의 드레인과 기판 사이에 있어서의 기생 용량을 저감하고, 반도체 직 접 회로의 성능을 향상시키는 것으로서 주목을 받고 있다.
SOI 기판을 제작하는 방법으로서는, 예를 들어 특허 문헌 1에 기재된 수소 이온 주입 박리법이 알려져 있다. 수소 이온 주입 박리법은, 이온 인플랜테이션(Ion Implantation)법에 의하여 실리콘 웨이퍼에 수소 이온을 주입함으로써 표면으로부터 소정의 깊이에 미소 기포층을 형성하고, 상기 미소 기포층을 벽개(劈開)면으로 함으로써, 다른 실리콘 웨이퍼에 얇은 실리콘 층(SOI층)을 접합한다. 또한, SOI층을 박리하는 열 처리를 행하는 것에 가하여, 산화성 분위기하에서의 열 처리에 의하여 SOI층에 산화막을 형성한 후에 상기 산화막을 제거하고, 다음에 1000℃ 내지 1300℃의 환원성 분위기하에서 열 처리를 행하여 접합 강도를 높이고, 또 표면 거칠기를 개선한다.
이온 인플랜테이션법은 이온 주입법이라고도 불리고, 진공중에서 시료에 주입하고자 하는 입자를 이온화하고, 직류 또는 고주파에 의하여 가속하여 시료에 주입하는 방법이다. 이온 주입법을 사용한 이온 주입 장치는, 이온 원, 질량 분리부, 가속부, 빔 주사부(정전 스캔), 주입실(엔드 스테이션), 및 진공 폐기 장치로 구성된다. 또한, 이온 빔은 불균일하므로, 시료면 위에서의 균일성을 얻기 위하여 이온 빔을 전기적으로 주사한다. 또한, 주입한 입자는 깊이 방향으로 가우스분포를 나타낸다.
또한, SOI 기판을 사용한 반도체 장치의 일례로서, 특허문헌 2가 알려져 있다. 특허문헌 2에도 이온 주입법을 사용하여 수소를 주입하는 것이 개시된다.
또한, 특허문헌 3에는 기판을 회전시키지 않으며, 이동시키는 선 형상 도핑 장치가 기재되어 있다.
[특허문헌 1] 미국 특허 제6372609호
[특허문헌 2] 특개2000-12864호 공보
[특허문헌 3] 특개평10-162770호 공보
또한, 이온 주입법으로 반도체 웨이퍼에 주입하는 수소 이온은 질량이 작으므로 반도체 웨이퍼의 표면으로부터 깊은 영역에 주입되고, 수소 농도의 피크가 깊은 영역에 위치된다. 따라서, 깊은 영역이 벽개면으로 되므로 결과적으로 다른 반도체 웨이퍼의 절연막 위에 얻어지는 반도체 층의 두께가 두껍게 된다. 또한, 얕은 영역에서 깊은 영역까지 넓은 범위에 걸쳐 첨가되는, 즉 완만한 농도 프로파일을 표시하게 되므로, 이온 주입 농도의 변동이 생긴다.
그리고, 이온 주입법은 소정의 전류량의 이온 빔을 래스터 스캔(Raster Scan)(점 순서 스캔이라고도 한다)을 사용하여 행하므로, 반도체 웨이퍼 면 내에서 이온 주입 농도의 병동이 생긴다. 이 병동을 반영하고, 벽개면도 평탄하지 않게 될 우려가 있다. 종래로는, 박리한 후의 반도체 웨이퍼의 표면의 거칠기를 개선하기 위하여, 기계 가공에 의한 연마를 행한다.
본 발명은, 막 두께가 얇고, 또 그 막 두께의 균일성이 높은 단결정 반도체 층을 절연막 위에 가지는 SOI 기판의 제작 방법을 제공하는 것을 과제로 한다.
또한, 이온 주입법은 소정의 전류량의 이온 빔을 래스터 스캔을 사용하여 행하므로, 1장당의 반도체 웨이퍼를 처리하는 시간이 길어진다.
그래서, 수소 이온의 조사 시간을 단축하고, 1장당의 SOI 기판의 제작 시간을 단축하는 것도 본 발명의 과제로 한다.
본 명세서에서 개시하는 발명의 구성은, 제 1 반도체 웨이퍼의 표면 위에 접합층을 형성하고, 이온 도핑 장치에 의하여 H3 + 이온을 제 1 반도체 웨이퍼에 조사하여 접합층의 아래쪽에 분리층을 형성하고, 제 1 반도체 웨이퍼의 접합층을 제 2 반도체 웨이퍼의 한쪽 면에 접합하고, 열 처리를 행함으로써 분리층의 층 내, 또는 분리층 계면을 벽개면으로서 사용하여, 제 1 반도체 웨이퍼의 일부를 분리하고, 제 2 반도체 웨이퍼의 한쪽 면 위에 접합층과, 접합층 위에 단결정 반도체 층을 가지는 반도체 웨이퍼의 제작 방법이다.
반도체 웨이퍼에 분리층을 형성할 때, H3 + 이온(3가 수소분자 이온)을 포함하는 수소 플라즈마를 발생시켜, 이 플라즈마 중의 H3 + 이온을 높은 전압에 의하여 가속시켜, 이온 류(이온 샤워)로서 반도체 웨이퍼 중으로 첨가한다. 이 도핑 방법은 이온 도핑법, 또는 플라즈마 도핑법이라고 불리고, 이온 주입밥과는 크게 다른 방법이다.
높은 전압으로 가속된 H3 + 이온은, 반도체 웨이퍼 표면에서 분리되어 3개의 H+ 이온이 되고, 반도체 웨이퍼에 조사되는 각각 H+ 이온은 깊게 침입할 수는 없다. 따라서, 종래의 이온 주입법보다도 반도체 웨이퍼의 얕은 영역에 H+ 이온을 고농도로 조사할 수 있다.
또한, 반도체 웨이퍼 표면에서 분리된 3개 각각의 H+ 이온은, 깊게 침입할 수 없으므로, 반도체 웨이퍼 중에 첨가된 수소는 깊이 방향으로 좁은 범위로 분포하게 된다. 바꿔 말하면, 반도체 웨이퍼 중에 첨가된 수소는, 급준(急峻)한 농도 프로파일을 나타낸다. 따라서, 반도체 웨이퍼 중에 대하여 종래의 이온 주입법보다 균일한 수소 농도로 첨가할 수 있고, 막 두께의 균일성이 높은 단결정 반도체 층을 절연막 위에 가지는 SOI 기판을 제작할 수 있다.
또한, 수소 플라즈마를 발생시킬 때, 수소 플라즈마에 포함되는 H+ 이온보다도 H3 + 이온의 비율을 높이는 것이 바람직하다. 예를 들면, 수소 플라즈마 중에서 H3 + 이온의 비율은, 플라즈마 전체의 80%, 또는 80% 이상으로 하는 것이 바람직하다. H+ 이온보다 H3 + 이온의 비율을 높임으로써, 얕은 영역을 벽개면으로 할 수 있다. 얕은 영역을 벽개면으로 함으로써, 막 두께가 얇은 단결정 반도체 층을 절연막 위에 가지는 SOI 기판을 제작할 수 있다.
또한, H3 + 이온을 이온 류로서 반도체 웨이퍼 중으로 첨가하는 도핑 방법은, 이온 류의 조사 면 형상을 변화시킬 수 있고, 조사 면이 가늘고 긴 선 형상, 또는 가늘고 긴 장방형의 이온 류를 발생시켜, 반도체 웨이퍼를 이온 류의 조사 면 형상의 길이방향에 대하여, 수직한 방향으로 이동시켜, 반도체 웨이퍼에 대하여 전체적으로 도핑 처리가 행해진다. 이렇게 함으로써, 수소 이온을 첨가하는 시간을 단축하여 1장당의 SOI 기판의 제작 시간을 단축할 수 있다.
또한, 분리층을 형성한 제 1 반도체 웨이퍼와 제 2 반도체 웨이퍼를 접합할 때, 접합을 형성하는 면의 한쪽, 또는 양쪽에, 바람직하게는 유기 실란을 원재료로서 플라즈마 CVD법에 의하여 형성한 산화 실리콘 막을 사용한다. 유기 실란 가스로서는, 규산 에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물이 적용된다.
이 플라즈마 CVD밥에 의하여 형성한 산화 실리콘 막은 접합층이며, 평활면을 가지고 친수성 표면을 형성하는 것이 바람직하다. 평활면을 가지고 친수성 표면을 형성하는 접합층은, 5nm 내지 500nm의 두께로 형성된다. 이 정도의 두께라면, 피성막 표면의 표면 거칠기를 평활화시키는 것과 함께, 상기 막의 성장 표면의 평활성을 확보할 수 있다. 또한, 접합하는 제 2 반도체 웨이퍼와의 뒤틀림을 완화할 수 있다. 제 2 반도체 웨이퍼에도 마찬가지로 산화 실리콘 막을 형성하여도 좋다. 즉, 접합을 형성하는 면의 한쪽, 또는 양쪽에, 바람직하게는 유기 실란을 원재료로서 형성한 상화 실리콘 막으로 이루어지는 접합층을 형성함으로써, 강고한 접합을 형성할 수 있다. 이 접합은 반데르발스 힘(Van der Waal's forces)이 작용되어 있고, 제 1 반도체 웨이퍼와 제 2 반도체 웨이퍼를 밀접시킴으로써 수소 결합에 의하여 강고한 접합을 형성할 수 있다.
또한, 접합층으로서 케미컬 옥사이드를 적용할 수도 있다. 케미컬 옥사이드는, 예를 들어 오존 함유수로 반도체 웨이퍼 표면을 처리함으로써, 형성할 수 있다. 케미컬 옥사이드는, 반도체 웨이퍼의 표면의 평탄성을 반영하여 형성되므로 바람직하다.
H3 + 이온의 첨가는, 제 1 반도체 웨이퍼 표면에 접합층을 형성한 후에 행하는 것이 바람직하다. 따라서, H3 + 이온의 첨가는 접합층을 통하여 첨가를 행하게 된다. 접합층은, 이온 도핑법에 의하여, 표면이 대미지를 받아, 평탄성이 손실되는 것을 방지할 수 있다. 또한, 본 명세서에서는 H3 + 이온 종(種)만을 첨가하는 것도 이온 도핑이라고 부르기로 한다.
또한, 제 1 반도체 웨이퍼와 제 2 반도체 웨이퍼를 접합한 후, 열 처리를 행하여 분리층의 층 내, 또는 분리층 계면을 벽개면으로서 사용하여, 제 1 반도체 웨이퍼와 제 2 반도체 웨이퍼를 분리한다. 열 처리의 온도는, 접합층의 성막 온도 이상, 반도체 웨이퍼의 내열 온도 이하로 행하는 것이 바람직하다. 접합층으로서 플라즈마 CVD법에 의하여 형성한 산화 실리콘 막을 사용함으로써, 700℃ 이하의 온도로 제 1 반도체 웨이퍼와 제 2 반도체 웨이퍼의 접합을 형성할 수 있다. 예를 들어, 400℃ 내지 600℃의 열 처리를 행함으로써, 분리층에 형성된 미소한 공동(空洞)의 체적 변화가 일어나, 분리층 내, 또는 그 계면을 따라 벽개할 수 있게 된다. 분리층은, 제 2 반도체 웨이퍼와 접합하므로, 제 2 반도체 웨이퍼 위에는 제 1 반도체 웨이퍼와 같은 결정성의 단결정 반도체 층이 잔존하게 된다.
종래의 수소 이온 주입 박리법으로 얻어지는 SOI 기판과 비교하여, 막 두께가 얇고, 또 그 막 두께의 균일성이 높은 단결정 반도체 층을 절연막 위에 가지는 SOI 기판을 제작할 수 있다.
또한, 종래의 이온 주입법을 사용한, SOI 기판의 제작 방법과 비교하여, 수소 이온을 첨가하는 시간을 단축하고, 1장당의 SOI 기판의 제작 시간을 단축할 수 있다.
본 발명의 실시형태에 대하여, 이하에 설명한다.
[실시형태 1]
SOI 기판의 제작 방법에 대하여, 도 1a 내지 도 1d를 참조하여 이하에 설명한다.
우선, 제 1 반도체 웨이퍼(101) 위에 접합층(102)을 형성한다. 제 1 반도체 웨이퍼(101)는, 단결정 반도체의 잉곳(ingot)을 얇게 절단하여 제작되는 반도체 웨이퍼를 사용한다. 여기서는, 제 1 반도체 웨이퍼(101)로서 결정 방위가 (100)인 5인치의 단결정 실리콘 웨이퍼(직경 125mm)를 예로 사용한다. 또한, 필요하면, 8인치의 단결정 실리콘 웨이퍼(직경 200mm)나, 12인치의 단결정 실리콘 웨이퍼(직경 300mm)를 사용할 수 있다. 또한, 제 1 반도체 웨이퍼(101)로서 외주(外周)의 일부에 결정 방위를 나타내는 오리엔테이션 플랫(orientation flat)이 형성된 것을 사용하여도 좋다. 오리엔테이션 플랫은, 이온 도핑할 때의 기준으로 할 수 있다. 또한, 결정 방위가 (110), 또는 (111)의 반도체 웨이퍼(101)도 사용할 수 있다.
접합층(102)으로서는, 유기 실란 가스를 사용하여 화학 기상 성장법에 의하여 제작되는 산화 실리콘 막을 사용한다. 본 실시형태에서는, 규산 에틸(TEOS: 화학식 Si(OC2H5)4)의 유기 실란 가스를 사용하여 PCVD법에 의하여 100nm의 막 두께로 형성한다.
여기까지의 단계를 나타내는 공정 단면도가 도 1a에 상당한다.
다음, 이온 도핑법에 의하여, 접합층(102)을 통하여 제 1 반도체 웨이퍼(101) 중으로 H3 + 이온의 첨가를 행한다. 이 H3 + 이온의 첨가에 의하여 보다 많은 수소를 포함하는 영역인 분리층(103)이 형성된다. 또한, 분리층(103)과 접합층(102) 사이에는, 단결정 반도체 층(104)이 형성된다. 이 단결정 반도체 층(104)의 막 두께는, 분리층(103)의 깊이 방향의 위치에 의하여, 결정된다. 따라서, 단 결정 반도체 층(104)의 막 두께는 H3 + 이온의 도핑 조건(가속 전압 등)에 의존한다. H3 + 이온의 비율을 높여 두면, 첨가 효율을 높일 수 있고, 첨가 시간을 단축할 수 있다.
여기서, 이온 도핑법에 의하여 첨가되는 수소 이온의 농도 분포에 대하여 설명한다.
본 발명자들은, 이온 도핑 장치를 사용하여, 반도체 웨이퍼(결정 방위가 (100)면인 실리콘 웨이퍼)에 수소 이온을 첨가하는 실험을 행하고, 그 SIMS 분석의 결과 데이터에 의거하여 본 발명자들이 첨가되는 모델을 몇 까지 설정하고, 깊이 방향에 대한 수소 이온의 개수 및 결함의 개수를 계산하였다. 또한, 모델의 사이즈를 (x축, y축, z축)=(800nm, 800nm, 1200nm)로 하여 계산하였다. 또한, x축 및 y축은 Si 웨이퍼 평면에 대응하고, z축은 깊이 방향에 대응한다. 또한, 실험에 사용한 이온 도핑 장치는, 이온의 첨가 분포를 균일화하기 위하여 웨이퍼를 회전시킨다.
막 두께 100nm의 접합층(102)이 형성되는 면 측에서 제 1 반도체 웨이퍼(101)에 대하여, 이온 도핑법에 의하여 첨가된 경우, 이온 수와 이온이 막 중의 원자(실리콘 원자나 산소 원자)와 충돌함으로써 생기는 결함의 개수를 몬테카를로법(Monte Carlo method)을 사용하여 계산하였다. 또한, 가속 전압은, 80keV로 하여 계산하였다. 또한, 접합층(102)은 규산 에틸의 유기 실란 가스를 사용하여 얻 어진 아모퍼스 구조의 산화 실리콘 막이다.
도 2a는, H3 + 이온이 가속 전압 80keV에 의하여 가속되고, 제 1 반도체 웨이퍼의 표면, 즉 접합층(102)의 표면에서 분리되어 3개의 H+ 이온이 되는 제 1 모델도를 도시한다. 제 1 모델도에 의거하여, 계산한 깊이 방향에 대한 이온의 개수 및 결함의 개수를 나타내는 그래프가 도 2b에 상당한다. 또한, 그래프의 가로축인 깊이는 100nm의 산화 실리콘 막(접합층(102))을 포함한 표면으로부터의 깊이를 도시한다.
또한, 도 3a는 H3 + 이온이 가속 전압 80keV에 의하여 가속되고, 그대로 제 1 반도체 웨이퍼 중으로 첨가되는 제 2 모델도를 도시한다. 제 2 모델도에 의거하여, 계산한 깊이 방향에 대한 이온 및 결함의 개수를 나타내는 그래프가 도 3b에 상당한다.
또한, 도 4a는 H+ 이온이 가속 전압 80keV에 의하여 가속되고, 그대로 제 1 반도체 웨이퍼 중으로 첨가되는 제 3 모델도를 도시한다. 제 3 모델도에 의거하여, 계산한 깊이 방향에 대한 이온 및 결함의 개수를 나타내는 그래프가 도 4b에 상당한다.
도 4b를 보면, H+ 이온은 깊게 첨가되고, 수소 농도의 피크가 800nm부근에 위치하는 것을 알 수 있다. 또한, 가장 깊은 개소에서는, 표면으로부터 1100nm를 넘는 깊이까지 수소가 첨가되고, 얕은 영역에서 깊은 영역까지 넓은 범위에 걸쳐 첨가되는 것을 알 수 있다. 이것은, 웨이퍼 면 내에서 첨가되는 이온 주입 농도의 변동이 생기는 원인이 될 우려가 있다.
또한, 도 3b를 보면, H3 + 이온은 얕게 첨가되고, 수소 농도의 피크가 150nm부근에 위치하는 것을 알 수 있다. 또한, 가장 깊은 개소에서는, 표면으로부터 200nm를 넘는 깊이까지밖에 수소가 첨가되지 않는다. 또한, 결함의 개수의 피크도 수소 농도의 피크와 대략 같은 150nm부근에 위치하는 것으로 표면 부근의 원자(실리콘 원자나 산소 원자)와 충돌한다고 추측할 수 있다. H3 + 이온의 수소 이온끼리의 결합 에너지는, 22.6eV정도이며, 가속 전압 80keV에 비교하여 한없이 작으므로, 실제로는 대부분의 H3 + 이온은 충돌한 단계에서 각각 3개의 H+ 이온으로 분리된다고 고찰된다.
따라서, 본 발명자들은 도 2a에 도시한 제 1 모델도가 실제의 H3 + 이온의 첨가시의 거동(擧動)에 가깝다고 본다. 도 2b를 보면, H+ 이온의 결과인 도 4b와 비교하여 얕게 첨가하여, 수소 농도의 피크가 400nm부근에 위치하는 것을 알 수 있다. 또한, 가장 깊은 개소에서는, 표면으로부터 600nm를 넘는 깊이까지밖에 수소가 첨가되지 않는다. 제 3 모델도에 의거한 계산 결과에서, 제 1 모델도의 계산 결과보다도 수소가 얕은 영역에 첨가되는 것은, 3개의 H+ 이온으로 분리될 때 해리(解離) 에너지로서 운동 에너지가 사용된 결과라고 추측할 수 있다.
또한, 여기서는 가속 전압 80keV의 계산 결과를 나타냈지만, 가속 전압의 수치를 조절함으로써 수소의 농도 피크의 위치를 조절할 수 있다는 것은 물론이다. 또한, 접합층을 100nm의 산화 실리콘 막으로 한 계산 결과를 나타냈지만, 막 두께를 조절함으로써 단결정 반도체 층(104)의 막 두께를 조절할 수 있다는 것은 물론이다. 단결정 반도체 층(104)의 막 두께는, 5nm 내지 500nm, 바람직하게는, 10nm 내지 200nm의 막 두께로 한다. 종래의 이온 주입법을 사용하는 SOI 기판의 제작 방법으로는, 박리한 후에 연마나 에칭을 행하여 막 두께를 얕게 하는 처리를 행하지 않으면, 이와 같은 얇은 막 두께로 하는 것을 어렵다. 반도체 웨이퍼는 비싸고, 연마나 에칭에 의하여 박막화하는 것은, 재료의 손실로 이어진다. 또한, 박리한 후에 연마나 에칭을 행하더라도 종래의 주입법을 사용하는 SOI 기판의 제작 공정과 비교하여, 단시간으로 연마나 에칭을 행할 수 있다. 또한, 박리한 후에 연마나 에칭을 행하더라도 마찬가지로 재료의 손실을 저감할 수 있다. 또한, 박리한 제 1 반도체 웨이퍼의 남은 부분은 재이용할 수 있으므로 남은 막 두께가 두꺼울수록 1장의 제 1 반도체 웨이퍼로 보다 많은 SOI 기판을 제작할 수 있다.
다음, 접합층(102)의 표면을 청정화한 후, 제 2 반도체 웨이퍼(105)의 한쪽 면과 밀접시켜, 제 1 반도체 웨이퍼(101)와 제 2 반도체 웨이퍼(105)를 중첩시켜 접합을 형성한다. 또한, 접합을 형성하는 제 2 반도체 웨이퍼(105)의 한쪽 면은, 충분히 청정화시킨다. 제 1 반도체 웨이퍼(101)와 제 2 반도체 웨이퍼(105)를 중첩시켜, 적어도 어느 일 부분을 외부로부터 가볍게 밀어붙이면, 국소적으로 접합면끼리의 거리가 줄어듬으로써 반데르발스 힘이 강해지고, 또한, 수소 결합도 기여하고, 서로 끌어당기며, 제 1 반도체 웨이퍼(101)와 제 2 반도체 웨이퍼(105)가 접합된다. 또한, 인접한 영역에서도, 대향하는 기판 사이의 거리가 줄어드므로 반데르발스 힘이 강하게 작용하는 영역이나 수소 결합이 관여하는 영역이 넓어짐으로써, 본딩이 진행되어 접합면 전역으로 접합이 넓어진다.
제 1 반도체 웨이퍼(101) 및 제 2 반도체 웨이퍼(105)를 접합층(102)을 통하여 접합시킨 후는, 가열 처리 또는 가압 처리를 행하는 것이 바람직하다. 가열 처리 또는 가압 처리를 행함으로써, 접합 강도를 향상시킬 수 있게 된다. 가압 처리에 있어서는, 접합면에 수직의 방향으로 압력이 가해지도록 행하고, 제 1 반도체 웨이퍼(101) 및 제 2 반도체 웨이퍼(105)의 내압성을 고려하여 행한다.
여기까지의 단계를 나타내는 공정 단면도가 도 1c에 상당한다.
다음, 400℃ 내지 600℃의 열 처리를 행함으로써, 분리층(103)에 형성된 미소한 공동의 체적 변화가 일어나, 분리층(103)을 따라 벽개된다. 또한, 여기서 행해지는 열 처리에 의하여, 접합층의 접합 강도가 강해진다. 열 처리는, 가열하기 위한 노(爐)나 레이저 빔의 조사로 행할 수 있다.
상술한 공정을 거침으로써, 도 1d에 도시하는 SOI 기판을 얻을 수 있다. 도 1d에 도시하는 SOI 기판은, 제 2 반도체 웨이퍼(105) 위에 접합층(102)을 가지고, 그 접합층(102) 위에 단결정 반도체 층(104)을 가지는 구조이다.
또한, SOI 기판의 외주 부분을 가공하는 공정을 추가하고, 반도체 웨이퍼와 마찬가지로 반도체 장치의 제작 장치에 대응할 수 있도록 하는 것이 바람직하다.
상술한 구성으로 이루어지는 본 발명에 대하여, 이하에 나타내는 실시예를 사용하여, 보다 자세한 설명을 하도록 한다.
[실시예 1]
실시형태에서는, 반도체 웨이퍼를 회전시키는 도핑 장치를 사용하는 예를 나타냈지만, 본 실시예에서는, 이온 류의 형상을 원하는 형상으로 하고, 반도체 웨이퍼를 이동시키는 도핑 장치의 예를 도시한다. 도 5는, 그 도핑 장치의 일례를 나타내는 사시도이다.
이온 원(12)은, 플라즈마 실인 챔버 내에 형성된 열 전자 방출용 필라멘트와, 챔버의 주위에 극성을 교차로 하여 복수 배치된 링(ring) 형상의 영구 자석으로 구성된다.
또한, 가속 전극부(13)는, 챔버 하부 개구부에 양극(Anode)인 챔버와 같은 전위로 유지되는 이온 트랩 전극(ion trap electrode)과, 이온 트랩 전극보다 수 kV 저전위로 유지되는 인출 전극과 인출 전극보다 수십 kV 저전위로 유지되는 가속 전극과로 구성된다. 또한, 이온 트랩 전극, 인출 전극 및 가속 전극은 그리드(grid) 형상 전극이다.
또한, 이온 빔을 차단하는 셔터를 설치하고, 개폐 조작을 행함으로써 조사의 온, 오프를 제어하여도 좋다.
가스 도입구로부터 챔버 내로 도입되는 작동 가스(수소나 포스핀이나, 디보 란 등)에 필라멘트로부터 방출되는 전자를 작용시켜, 플라즈마를 생성하고, 이것을 영구 자석의 자장에 의하여 챔버 내로 가두며, 인출 전극에 의하여 전계를 인가함으로써 플라즈마 중의 이온을 이온 트랩 전극을 통과시키며 인출하고, 이것을 가속 전극의 전계로 가속하여, 이온 빔(14)을 발생시킨다.
또한, 도핑 실(11) 내에 이온 빔(14)이 조사되고, 반도체 웨이퍼(10)에 이온이 첨가된다. 반도체 웨이퍼의 평면은, 이온 빔(14)의 조사 방향에 대하여 수직으로 유지된다. 반도체 웨이퍼 전면으로의 도핑 처리는, 이온 빔(14)의 조사 면 형상은 선 형상, 또는 장방형으로 하고, 반도체 웨이퍼를 이온 빔(14)의 길이방향에 대하여 수직한 방향으로 이동시켜 행해진다.
또한, 이온 빔(14)의 조사 면 형상을 선 형상, 또는 장방형으로 함으로써, 래스터 스캔에 비교하여 반도체 웨이퍼 면 내에서 이온 주입 농도의 변동을 저감할 수 있다.
웨이퍼 반송(搬送) 로봇을 사용하고, 이온 원(12)의 아래쪽을 통과하도록 하고, 반도체 웨이퍼(10)를 주사 방향(15)에 이동시킨다. 반도체 웨이퍼(10)의 주사 방향에의 이동은, 로봇에 한정되지 않고 레일 및 기어 모터(geared motor)를 사용하여도 좋다.
또한, 직선 방향인 주사 방향(15)에 1번의 이동으로 반도체 웨이퍼(10)를 전면 조사할 수 있으므로, 래스터 스캔에 비교하여 단시간으로 반도체 웨이퍼의 전면 조사를 끝낼 수 있다.
또한, 상술한 도 5의 장치 구성에 특히 한정되지 않고, 파티클(particle)의 문제가 있으므로 기판은 수직으로 세운 상태에 가까운 경사 상태로 이온 빔을 수평 방향으로 조사하는 바와 같은 장치 구성으로 하여도 좋다.
상술한 도핑 장치 구성에 특히 한정되지 않고, 도핑 장치에는 종래의 이온 도핑 기술에 있어서, 공지된 이온 집속(集束) 장치 등을 부가하여도 좋다.
또한, 본 실시예는 실시형태와 자유롭게 조합할 수 있다.
[실시예 2]
본 실시예에서는, 실시형태에서 제작한 SOI 기판을 사용한 반도체 장치의 제작 방법에 대하여 설명한다. 여기서는, 반도체 장치로서 CMOS 구조를 제작하는 일례를 도 6a 내지 도 6e를 사용하여 도시한다. 또한, 도 6a 내지 도 6e 중에서 도 1과 같은 부분에는 도 1과 같은 부호를 사용하여 설명한다.
실시형태에 의하면, SOI 기판의 단결정 반도체 층(104)의 두께를 100nm, 또는 그 이하로 할 수 있다. 단결정 반도체 층(104)의 두께를 100nm, 또는 그 이하로 하면, 트랜지스터의 채널 형성 영역의 공핍층의 최대 깊이보다 얇게 되고, 현저한 트랜지스터의 전기 특성을 준다. 트랜지스터의 충분한 공핍층화에 의하여, 거의 이상적인 S값, 임계 값 전압 등을 얻을 수 있다. 또한, CMOS 구조를 제작한 경우, 빠른 스위칭 속도를 얻을 수 있다.
우선, 실시형태에 따라, SOI 기판을 얻은 후, 단결정 반도체 층(104) 위에 소자 분리 절연층을 형성하기 위한 마스크가 되는 보호층(106)을 형성한다. 이 단계의 공정 단면도가 도 6a에 상당한다. 보호층(106)은, 산화 실리콘 막이나 질화 실리콘 막 등을 사용한다.
또한, 임계 값 전압을 제어하기 위하여 붕소, 알루미늄, 갈륨 등의 p형 불순물을 단결정 반도체 층(104)에 첨가한 것이 바람직하다. 예를 들어, p형 불순물로서 붕소를 5×1017cm-3 이상 1×1018cm-3 이하의 농도로 첨가되어도 좋다.
다음, 보호층(106)을 마스크로서 사용하여 에칭을 행하여, 노정된 단결정 반도체 층(104) 및 그 아래쪽의 접합층(102)의 일부를 제거한다. 다음, TEOS를 사용하여 산화 실리콘 막을 화학 기상 성장법으로 퇴적한다. 이 산화 실리콘 막은, 단결정 반도체 층(104)이 내장될 수 있도록 두껍게 퇴적한다. 다음, 단결정 반도체 층(104) 위에 중첩하는 산화 실리콘 막을 연마함으로써 제거한 후, 보호층(106)을 제거하여 소자 분리 절연층(107)을 잔존시킨다. 이 단계의 공정 단면도가 도 6b에 상당한다.
다음, 제 1 절연막을 형성하고, 제 1 절연막 위에 도전 재료를 포함하는 폴리실리콘 막을 가지는 게이트 전극(109)을 형성하고, 게이트 전극을 마스크로서 사용하여 제 1 절연막을 에칭하여 게이트 절연층(108)을 형성한다. 다음, 게이트 전극(109)을 덮는 제 2 절연막(110)을 형성하고, 또한 사이드 월 절연층(113, 114)을 형성한다. pFET가 되는 영역의 사이드 월 절연층(114)은 nFET가 되는 영역의 사이드 월 절연층(113)보다 폭을 넓게 한다. 다음, nFET가 되는 영역에 As 등을 도핑하여 접합 깊이가 얕은 제 1 불순물 영역(111)을 형성하고, pFET가 되는 영역에 B 등을 도핑하여 접합 깊이가 얕은 제 2 불순물 영역(112)을 형성한다. 이 단계의 공정 단면도가 도 6c에 상당한다.
다음, 제 2 절연막(110)을 부분적으로 에칭하여, 게이트 전극(109)의 상면과 제 1 불순물 영역(111) 및 제 2 불순물 영역(112)을 노출시킨다. 다음, nFET가 되는 영역에 As 등을 도핑하여 접합 깊이가 깊은 제 3 불순물 영역(115)을 형성하고, pFET가 되는 영역에 B 등을 도핑하여 접합 깊이가 깊은 제 4 불순물 영역(116)을 형성한다. 다음, 활성화를 위한 열 처리(800℃ 내지 1100℃)를 행한다. 다음, 실리사이드를 형성하기 위한 금속막으로서 코발트 막을 형성한다. 다음, RTA 등의 열 처리(500℃, 1분간)를 행하고, 코발트 막에 접하는 부분의 실리콘을 실리사이드화시킨다. 그 결과, 게이트 전극(109) 위에 실리사이드 부분(119)과, 제 3 불순물 영역(115) 위에 실리사이드 부분(117)과, 제 4 불순물 영역(116) 위에 실리사이드 부분(118)이 형성된다. 그 후, 코발트 막을 선택적으로 제거한다. 다음, 실리사이드화의 열 처리보다 높은 온도로 열 처리를 행하고, 실리사이드 부분(117, 118, 119)의 저저항화를 도모한다. 이 단계의 공정 단면도가 도 6d에 상당한다.
다음, 층간 절연막(120)을 형성하고, 접합 깊이가 깊은 제 3 불순물 영역(115)이나 접합 깊이가 깊은 제 4 불순물 영역(116)과 전기적으로 접속한 콘택트 플러그(121)를 형성한다. 이렇게 함으로써 제 2 반도체 웨이퍼(105)에 접합된 단결정 반도체 층(104)을 사용하여 nFET(122)와 pFET(123)를 제작할 수 있다. 이 단계의 공정 단면도가 도 6e에 상당한다.
이들의 nFET(122)와 pFET(123)를 상보적으로 조합함으로써 CMOS 구조를 구성한다.
이 CMOS 구조 위에, 또한 배선이나 소자 등을 적층함으로써 마이크로 프로세 서 등의 반도체 장치를 제작할 수 있다. 또한, 마이크로 프로세서는, 연산 회로(Arithmetic logic unit: ALU라고도 한다), 연산회로 제어부(ALU Controller), 명령 해석부(Instruction Decoder), 인터럽트 제어부(Interrupt Controller), 타이밍 제어부(Timing Controller), 레지스터(Register), 레지스터 제어부(Register Controller), 버스 인터페이스(Bus I/F), 판독 전용 메모리(ROM), 및 메모리 인터페이스(ROM I/F)를 가진다.
마이크로 프로세서는, CMOS 구조를 포함하는 직접 화로가 형성되므로, 처리 속도의 고속화뿐만 아니라 저소비 전력화를 도모할 수 있다.
또한, 본 실시예는 실시형태, 또는 실시예 1과 자유롭게 조합할 수 있다.
종래보다 저렴한 SOI 기판을 제공할 수 있고, SOI 기판을 사용한 반도체 장치의 제조 비용의 저감에 기여할 수 있다.
도 1a 내지 도 1d는 SOI 기판의 제작 공정을 도시하는 도면.
도 2a는 제 1 모델도를 도시하는 도면, 도 2b는 제 1 모델도를 기초로 하여 계산한 깊이 방향에 대한 이온의 개수 및 결함의 개수를 도시하는 그래프.
도 3a는 제 2 모델도를 도시하는 도면, 도 3b는 제 2 모델도를 기초로 하여 계산한 깊이 방향에 대한 이온의 개수 및 결함의 개수를 도시하는 그래프.
도 4a는 제 3 모델도를 도시하는 도면, 도 4b는 제 3 모델도를 기초로 하여 계산한 깊이 방향에 대한 이온의 개수 및 결함의 개수를 도시하는 그래프.
도 5는 이온 도핑 장치의 사시도를 도시하는 도면.
도 6a 내지 도 6e는 트랜지스터의 제작 공정을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
101: 제 1 반도체 웨이퍼 102: 접합층
103: 분리층 104: 단결정 반도체 층
105: 제 2 반도체 웨이퍼

Claims (6)

  1. 반도체 웨이퍼의 제작 방법에 있어서,
    제 1 반도체 웨이퍼의 표면 위에 접합층을 형성하는 단계와;
    이온 도핑 장치에 의하여 H3 + 이온을 상기 제 1 반도체 웨이퍼에 조사함으로써, 상기 접합층의 아래쪽에 분리층을 형성하는 단계와;
    상기 제 1 반도체 웨이퍼의 접합층을 제 2 반도체 웨이퍼의 한쪽 면에 접합하는 단계와;
    열 처리를 행함으로써 상기 분리층의 층 내, 또는 상기 분리층 계면을 벽개면으로서 사용하여, 상기 제 1 반도체 웨이퍼의 일부를 분리하는 단계를 포함하고,
    상기 반도체 웨이퍼는 상기 제 2 반도체 웨이퍼의 상기 표면 위의 접합층과, 상기 접합층 위의 단결정 반도체 층을 가지는, 반도체 웨이퍼의 제작 방법.
  2. 제 1 항에 있어서,
    조사된 상기 H3 + 이온은 상기 접합층 표면에서 3개의 H+ 이온으로 분리되고, 상기 제 1 반도체 웨이퍼에 첨가되는, 반도체 웨이퍼의 제작 방법.
  3. 제 1 항에 있어서,
    상기 접합층은 플라즈마 CVD법에 의하여 얻어지는 산화 실리콘 막을 포함하는 절연막인, 반도체 웨이퍼의 제작 방법.
  4. 제 1 항에 있어서,
    상기 H3 + 이온의 조사는 조사 면 형상이 선 형상, 또는 장방형의 이온 류를 발생시킴으로써 행해지는, 반도체 웨이퍼의 제작 방법.
  5. 제 1 항에 있어서,
    상기 접합층은 상기 제 2 반도체 웨이퍼의 표면 위에 형성된 후, 상기 접합층은 상기 제 1 반도체 웨이퍼의 상기 접합층에 더 접합되는, 반도체 웨이퍼의 제작 방법.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 웨이퍼의 결정 방위가 (100)인, 반도체 웨이퍼의 제작 방 법.
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