JP2653679B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 ［概要］ 半導体装置の製造方法に係り、特にゲート電極がｐ型
多結晶シリコンで形成され、ソース領域及びドレイン領
域がｐ型不純物領域であるｐチャンネルMOSFETの製造方
法に関し、 微細なｐ型多結晶シリコンゲート電極のｐチャンネル
MOSFETを製造するのに適した半導体装置の製造方法を提
供することを目的とし、 半導体基体に絶縁膜を介して多結晶シリコンゲート電
極を形成する第１の工程と、前記半導体基体にECRプラ
ズマCVD法によりホウ素を堆積させてホウ素の膜を形成
する第２の工程と、アニールすることにより前記膜のホ
ウ素を前記多結晶シリコンゲート電極及び前記ｎ型半導
体基体に拡散させて、ｐ型多結晶シリコンゲート電極並
びにソース領域及びドレイン領域を形成する第３の工程
とを有するように構成する。
多結晶シリコンで形成され、ソース領域及びドレイン領
域がｐ型不純物領域であるｐチャンネルMOSFETの製造方
法に関し、 微細なｐ型多結晶シリコンゲート電極のｐチャンネル
MOSFETを製造するのに適した半導体装置の製造方法を提
供することを目的とし、 半導体基体に絶縁膜を介して多結晶シリコンゲート電
極を形成する第１の工程と、前記半導体基体にECRプラ
ズマCVD法によりホウ素を堆積させてホウ素の膜を形成
する第２の工程と、アニールすることにより前記膜のホ
ウ素を前記多結晶シリコンゲート電極及び前記ｎ型半導
体基体に拡散させて、ｐ型多結晶シリコンゲート電極並
びにソース領域及びドレイン領域を形成する第３の工程
とを有するように構成する。
［産業上の利用分野］ 本発明は半導体装置の製造方法に係り、特にゲート電
極がｐ型多結晶シリコンで形成され、ソース領域及びド
レイン領域がｐ型不純物領域であるｐチャンネルMOSFET
の製造方法に関する。
極がｐ型多結晶シリコンで形成され、ソース領域及びド
レイン領域がｐ型不純物領域であるｐチャンネルMOSFET
の製造方法に関する。
従来のｐチャンネルMOSFETでは、多くの場合ゲート電
極としてn+型多結晶シリコンが用いられている。しか
し、n+多結晶シリコンゲートのｐチャンネルMOSFETは高
集積化に適していない。すなわち、n+型多結晶シリコン
ゲートのｐチャンネルMOSFETは、閾値Vthを所望の値に
合わせるためにチャネル領域が半導体基板中に形成され
る埋込みチャネル型ｐチャンネルMOSFETとなるが、埋込
みチャネル型ｐチャンネルMOSFETの場合、ソース領域や
ドレイン領域からの空乏層が半導体基板表面付近で伸び
やすく、サブスレッショルドでのリーク電流が増大する
おそれがある。したがって、リーク電流を発生させない
ようにするためには、ソース領域とドレイン領域間をあ
る程度離しておかなければならず、n+型多結晶シリコン
ゲート電極のｐチャンネルMOSFETをある程度以上微細化
することは難しい。したがって、ゲート電極をp+型多結
晶シリコンで形成し、仕事関数の差φMSを制御して、表
面チャネル型のｐチャンネルMOSFETとすれば微細化が容
易であることが知られている。
極としてn+型多結晶シリコンが用いられている。しか
し、n+多結晶シリコンゲートのｐチャンネルMOSFETは高
集積化に適していない。すなわち、n+型多結晶シリコン
ゲートのｐチャンネルMOSFETは、閾値Vthを所望の値に
合わせるためにチャネル領域が半導体基板中に形成され
る埋込みチャネル型ｐチャンネルMOSFETとなるが、埋込
みチャネル型ｐチャンネルMOSFETの場合、ソース領域や
ドレイン領域からの空乏層が半導体基板表面付近で伸び
やすく、サブスレッショルドでのリーク電流が増大する
おそれがある。したがって、リーク電流を発生させない
ようにするためには、ソース領域とドレイン領域間をあ
る程度離しておかなければならず、n+型多結晶シリコン
ゲート電極のｐチャンネルMOSFETをある程度以上微細化
することは難しい。したがって、ゲート電極をp+型多結
晶シリコンで形成し、仕事関数の差φMSを制御して、表
面チャネル型のｐチャンネルMOSFETとすれば微細化が容
易であることが知られている。
［従来の技術］ ｐチャンネルMOSFETの多結晶シリコンゲート電極をn+
型化するために、多結晶シリコンゲートに対して不純物
であるＰやAs等をイオン注入するイオン注入法や、ウエ
ーハを入れた炉内にホスフィンガス（PH3）を流して加
熱することにより多結晶シリコンゲートにＰを拡散させ
るガス拡散法が従来から用いられている。
型化するために、多結晶シリコンゲートに対して不純物
であるＰやAs等をイオン注入するイオン注入法や、ウエ
ーハを入れた炉内にホスフィンガス（PH3）を流して加
熱することにより多結晶シリコンゲートにＰを拡散させ
るガス拡散法が従来から用いられている。
しかしながら、これらイオン注入法やガス拡散法は、
多結晶シリコンゲート電極をp+型化する方法としては適
さない。
多結晶シリコンゲート電極をp+型化する方法としては適
さない。
イオン注入法により、多結晶シリコンゲート電極にホ
ウ素イオンを注入してp+型多結晶シリコン電極にしよう
とすると、注入したホウ素が多結晶シリコンゲートを突
き抜けてチャネル領域に達し、閾値Vthが変動しやす
い。近年の微細化により多結晶シリコンゲート電極はま
すます薄くなる傾向にあり、ゲート電極を突き抜けない
ようにイオン注入することが困難になってきている。
ウ素イオンを注入してp+型多結晶シリコン電極にしよう
とすると、注入したホウ素が多結晶シリコンゲートを突
き抜けてチャネル領域に達し、閾値Vthが変動しやす
い。近年の微細化により多結晶シリコンゲート電極はま
すます薄くなる傾向にあり、ゲート電極を突き抜けない
ようにイオン注入することが困難になってきている。
ガス拡散法の場合には、多結晶シリコンゲート電極の
p+型化とともに形成されるp+型ソース領域及びドレイン
領域の深さと不純物濃度を、精密に制御することが難し
く、このガス拡散法は微細なｐチャンネルMOSFETの製造
には適していない。
p+型化とともに形成されるp+型ソース領域及びドレイン
領域の深さと不純物濃度を、精密に制御することが難し
く、このガス拡散法は微細なｐチャンネルMOSFETの製造
には適していない。
［発明が解決しようとする課題］ このように、不純物を添加する方法として従来からあ
るイオン注入法もガス拡散法もp+型多結晶シリコンゲー
ト電極のｐチャンネルMOSFETの微細化には適していない
という問題点があった。
るイオン注入法もガス拡散法もp+型多結晶シリコンゲー
ト電極のｐチャンネルMOSFETの微細化には適していない
という問題点があった。
本発明は上記事情を考慮してなされたもので、微細な
ｐ型多結晶シリコンゲート電極のｐチャンネルMOSFETを
製造するのに適した半導体装置の製造方法を提供するこ
とを目的とする。
ｐ型多結晶シリコンゲート電極のｐチャンネルMOSFETを
製造するのに適した半導体装置の製造方法を提供するこ
とを目的とする。
［課題を解決するための手段］ 上記目的は、半導体基体に絶縁膜を介して多結晶シリ
コンゲート電極を形成する第１の工程と、ECRプラズマC
VD法によりホウ素を堆積させてホウ素の膜を形成する第
２の工程と、アニールすることにより前記膜のホウ素を
前記多結晶シリコンゲート電極及び前記半導体基体に拡
散させて、ｐ型多結晶シリコンゲート電極並びにソース
領域及びドレイン領域を形成する第３の工程とを有する
ことを特徴とする半導体装置の製造方法によって達成さ
れる。
コンゲート電極を形成する第１の工程と、ECRプラズマC
VD法によりホウ素を堆積させてホウ素の膜を形成する第
２の工程と、アニールすることにより前記膜のホウ素を
前記多結晶シリコンゲート電極及び前記半導体基体に拡
散させて、ｐ型多結晶シリコンゲート電極並びにソース
領域及びドレイン領域を形成する第３の工程とを有する
ことを特徴とする半導体装置の製造方法によって達成さ
れる。
［作用］ 本発明によれば、ECRプラズマCVD法により低エネルギ
ーのホウ素を堆積させているので、ホウ素がゲート電極
を突き抜けることがなく、アニール処理にによりホウ素
を拡散させているので、ソース領域及びドレイン領域の
深さ制御が容易である。
ーのホウ素を堆積させているので、ホウ素がゲート電極
を突き抜けることがなく、アニール処理にによりホウ素
を拡散させているので、ソース領域及びドレイン領域の
深さ制御が容易である。
［実施例］ 以下、図示の実施例に基づいて本発明を説明する。
第１図に本発明の一実施例による半導体装置の製造方
法を示す。
法を示す。
まず、ｎ型の半導体基板10上の素子分離領域にフィー
ルド酸化膜12を形成し、素子領域に例えば約15nmの酸化
膜14を形成する。次に、酸化膜14上に多結晶シリコン層
16を堆積させる（第１図（ａ））。多結晶シリコン層16
の厚さは、形成すべきソース領域及びドレイン領域の予
定深さを例えば150nmとして、その約1.3倍である約200n
mであることが望ましい。その理由については後述す
る。
ルド酸化膜12を形成し、素子領域に例えば約15nmの酸化
膜14を形成する。次に、酸化膜14上に多結晶シリコン層
16を堆積させる（第１図（ａ））。多結晶シリコン層16
の厚さは、形成すべきソース領域及びドレイン領域の予
定深さを例えば150nmとして、その約1.3倍である約200n
mであることが望ましい。その理由については後述す
る。
次に、酸化膜14と多結晶シリコン層16を所定形状にパ
ターニングして、ゲート酸化膜15と多結晶シリコンゲー
ト電極17を形成する（第１図（ｂ））。
ターニングして、ゲート酸化膜15と多結晶シリコンゲー
ト電極17を形成する（第１図（ｂ））。
次に、ノンバイアスECRプラズマCVD法により全面にホ
ウ素の超薄膜18を形成する（第１図（ｃ））。
ウ素の超薄膜18を形成する（第１図（ｃ））。
ノンバイアスECRプラズマCVD法は、半導体基板10をフ
ローティング状態にしてマイクロ波放電励起によるプラ
ズマを利用したCVD法である。このノンバイアスECRプラ
ズマCVD法を第２図に示すECRプラズマCVD装置の具体例
を用いて説明する。
ローティング状態にしてマイクロ波放電励起によるプラ
ズマを利用したCVD法である。このノンバイアスECRプラ
ズマCVD法を第２図に示すECRプラズマCVD装置の具体例
を用いて説明する。
第２図のECRプラズマCVD装置は、プラズマを生成する
生成室31と、薄膜を堆積させる反応室32と、半導体基板
を搬入及び搬出するためのロードロック室33から構成さ
れている。処理すべき半導体基板10は、ロードロック室
33を介して反応室32内の所定位置に置かれる。このとき
半導体基板10は電気的にフローティング状態にする。励
起用の2.45GHzマイクロ波はマイクロ波電源34で発生さ
れ、導波管35により導かれてアルミナ透過窓36を介して
プラズマ生成室31に放射される。プラズマ生成用のガス
は、ガス供給口37からプラズマ生成室31に供給される。
本実施例ではジボラン（B2H6）ガスをヘリウム（He）ガ
ス又はアルゴン（Ar）ガスで希釈したものを用いる。プ
ラズマ生成室31内に充満した反応ガスが2.45GHzのマイ
クロ波により励起されるとプラズマが発生し、このプラ
ズマはマグネットコイル38により低速度で反応室32に送
られる。プラズマイオンの最大加速エネルギーはせいぜ
い10〜20eVである。このとき半導体基板10は所定の温度
（100℃以下）に水冷制御されており、反応室32内で所
定の反応が起きて、半導体基板10表面にホウ素の超薄膜
が形成される。なお、このとき反応室32は分子ターボポ
ンプ40及びメカニカルポンプ41により吸引され、ロード
ロック室33はメカニカルポンプ42により吸引される。
生成室31と、薄膜を堆積させる反応室32と、半導体基板
を搬入及び搬出するためのロードロック室33から構成さ
れている。処理すべき半導体基板10は、ロードロック室
33を介して反応室32内の所定位置に置かれる。このとき
半導体基板10は電気的にフローティング状態にする。励
起用の2.45GHzマイクロ波はマイクロ波電源34で発生さ
れ、導波管35により導かれてアルミナ透過窓36を介して
プラズマ生成室31に放射される。プラズマ生成用のガス
は、ガス供給口37からプラズマ生成室31に供給される。
本実施例ではジボラン（B2H6）ガスをヘリウム（He）ガ
ス又はアルゴン（Ar）ガスで希釈したものを用いる。プ
ラズマ生成室31内に充満した反応ガスが2.45GHzのマイ
クロ波により励起されるとプラズマが発生し、このプラ
ズマはマグネットコイル38により低速度で反応室32に送
られる。プラズマイオンの最大加速エネルギーはせいぜ
い10〜20eVである。このとき半導体基板10は所定の温度
（100℃以下）に水冷制御されており、反応室32内で所
定の反応が起きて、半導体基板10表面にホウ素の超薄膜
が形成される。なお、このとき反応室32は分子ターボポ
ンプ40及びメカニカルポンプ41により吸引され、ロード
ロック室33はメカニカルポンプ42により吸引される。
このように、ノンバイアスECRプラズマCVD法では、半
導体基板10には電圧が印加されておらず、マイクロ波で
励起して生成されたプラズマが磁界により低速度で半導
体基板10に達するようにされているため、イオン注入の
ようにホウ素が半導体基板10内部に侵入することがな
く、ホウ素が非常に弱い力で半導体基板10表面に極めて
薄く堆積している。このようなホウ素の超薄膜18を半導
体基板10上に形成する点が本実施例の特徴のひとつであ
る。
導体基板10には電圧が印加されておらず、マイクロ波で
励起して生成されたプラズマが磁界により低速度で半導
体基板10に達するようにされているため、イオン注入の
ようにホウ素が半導体基板10内部に侵入することがな
く、ホウ素が非常に弱い力で半導体基板10表面に極めて
薄く堆積している。このようなホウ素の超薄膜18を半導
体基板10上に形成する点が本実施例の特徴のひとつであ
る。
なお、本実施例におけるECRプラズマVCD法の条件は次
の通りである。すなわち、マイクロ波パワーは200Wであ
り、反応ガスはジボランガスをヘリウムガス又はアルゴ
ンガスで１％に希釈したものを用い、半導体基板10の温
度は約100℃であり、反応室32は約１〜５×10-3Torrで
あり、成長時間は約10分である。
の通りである。すなわち、マイクロ波パワーは200Wであ
り、反応ガスはジボランガスをヘリウムガス又はアルゴ
ンガスで１％に希釈したものを用い、半導体基板10の温
度は約100℃であり、反応室32は約１〜５×10-3Torrで
あり、成長時間は約10分である。
次に、半導体基板10をアニールすることにより、超薄
膜18のホウ素を多結晶シリコンゲート電極17とｎ型半導
体基板10中に拡散させて、p+型多結晶シリコンゲート電
極17並びにp+不純物領域であるソース領域20及びドレイ
ン領域22を形成する（第１図（ｄ））。アニール条件は
例えば窒素雰囲気中で850℃で約30分間加熱する。アニ
ール時の雰囲気中に酸素が存在すると、ホウ素の超薄膜
と酸素が結合して拡散が進行し難いため、酸素がまった
く混合しないほうが望ましい。従って例えば１〜10Torr
程度の減圧雰囲気中で、850℃、30分間の熱処理を行な
っても良い。この１〜10Torrというのは、拡散に影響す
る酸素が実質的に存在せず、また減圧による不純物のア
ウトディフュージョンが大きく起こらない範囲で選択さ
れたものである。アニールの結果多結晶シリコンゲート
電極17全体がp+型化され、約150nmの深さの浅いソース
領域20及びドレイン領域22が形成される。このようにア
ニールにより不純物領域を形成する点も本実施例の特徴
のひとつである。
膜18のホウ素を多結晶シリコンゲート電極17とｎ型半導
体基板10中に拡散させて、p+型多結晶シリコンゲート電
極17並びにp+不純物領域であるソース領域20及びドレイ
ン領域22を形成する（第１図（ｄ））。アニール条件は
例えば窒素雰囲気中で850℃で約30分間加熱する。アニ
ール時の雰囲気中に酸素が存在すると、ホウ素の超薄膜
と酸素が結合して拡散が進行し難いため、酸素がまった
く混合しないほうが望ましい。従って例えば１〜10Torr
程度の減圧雰囲気中で、850℃、30分間の熱処理を行な
っても良い。この１〜10Torrというのは、拡散に影響す
る酸素が実質的に存在せず、また減圧による不純物のア
ウトディフュージョンが大きく起こらない範囲で選択さ
れたものである。アニールの結果多結晶シリコンゲート
電極17全体がp+型化され、約150nmの深さの浅いソース
領域20及びドレイン領域22が形成される。このようにア
ニールにより不純物領域を形成する点も本実施例の特徴
のひとつである。
上記拡散工程では、多結晶シリコンゲート電極17全体
がp+型化されるとともに、ソース領域20及びドレイン領
域22が所望の深さになることが必要である。そのため
に、ソース領域20及びドレイン領域22の所望の深さに対
してどの程度の厚さの多結晶シリコンゲート電極17を形
成すればよいかを決定する必要がある。このために次の
ような測定を行った。
がp+型化されるとともに、ソース領域20及びドレイン領
域22が所望の深さになることが必要である。そのため
に、ソース領域20及びドレイン領域22の所望の深さに対
してどの程度の厚さの多結晶シリコンゲート電極17を形
成すればよいかを決定する必要がある。このために次の
ような測定を行った。
種々の厚さの多結晶シリコンゲート電極を形成し、下
記の条件により処理して多結晶シリコンゲート電極をp+
型化し、約150nm深さのソース領域及びドレイン領域を
形成した。
記の条件により処理して多結晶シリコンゲート電極をp+
型化し、約150nm深さのソース領域及びドレイン領域を
形成した。
ゲート酸化膜の厚さ＝25nm ECRプラズマCVD 反応ガス:B2H6/Ar（1.0％） 圧力:5×10-3Torr 反応時間:10分 アニール 雰囲気：窒素ガス 温度:900℃ 時間:30分 上記条件で形成したｐチャンネルMOSFETのフラットバ
ンド電圧ＶFBを測定した。この測定結果を第３図に示
す。第３図の測定結果によれば、多結晶シリコンゲート
電極厚さが100nmではフラットバンド電圧ＶFBは0.3Vと
なり、150nmでは−0.1Vとなり、200nmでは−0.19Vとな
り、300nmでは−0.2Vとなり、400nmでは−0.18Vとな
り、500nmでは−0.21Vとなる。したがって、フラットバ
ンド電圧ＶFBの面からすれば、多結晶シリコンゲート電
極厚さが200nm以上あれば問題がないことが分った。フ
ラットバンド電圧ＶFBが十分低く、かつ最も薄いものが
最適であることになるので、第２図の測定結果から150n
m深さのソース領域及びドレイン領域を形成するために
は200nm厚さの多結晶シリコンゲート電極が最適である
ことがわかった。したがって、ソース領域及びドレイン
領域の予定厚さの約1.3倍（＝200nm/150nm）の厚さの多
結晶シリコンゲート電極を形成すればよいことになる。
ンド電圧ＶFBを測定した。この測定結果を第３図に示
す。第３図の測定結果によれば、多結晶シリコンゲート
電極厚さが100nmではフラットバンド電圧ＶFBは0.3Vと
なり、150nmでは−0.1Vとなり、200nmでは−0.19Vとな
り、300nmでは−0.2Vとなり、400nmでは−0.18Vとな
り、500nmでは−0.21Vとなる。したがって、フラットバ
ンド電圧ＶFBの面からすれば、多結晶シリコンゲート電
極厚さが200nm以上あれば問題がないことが分った。フ
ラットバンド電圧ＶFBが十分低く、かつ最も薄いものが
最適であることになるので、第２図の測定結果から150n
m深さのソース領域及びドレイン領域を形成するために
は200nm厚さの多結晶シリコンゲート電極が最適である
ことがわかった。したがって、ソース領域及びドレイン
領域の予定厚さの約1.3倍（＝200nm/150nm）の厚さの多
結晶シリコンゲート電極を形成すればよいことになる。
このように本実施例によれば、ノンバイアスECRプラ
ズマCVD法により低い加速エネルギーのホウ素を全面に
堆積させているので、イオン注入法のようにホウ素イオ
ンがゲート電極及びゲート酸化膜を突き抜けてチャネル
領域に達し、閾値Vthを変動させることがない。また、
上記実施例ではアニールすることによりホウ素を半導体
基板中に拡散させてソース領域及びドレイン領域として
の不純物領域を形成するようにしているので、例えばア
ニール時間を変更することによりガス拡散法と異なり不
純物領域の深さの制御が容易に行える。さらに、多結晶
シリコンゲート電極全体のp+型化とソース領域及びドレ
イン領域の形成を同時に行うことができるので、製造工
程を複雑化することがない。
ズマCVD法により低い加速エネルギーのホウ素を全面に
堆積させているので、イオン注入法のようにホウ素イオ
ンがゲート電極及びゲート酸化膜を突き抜けてチャネル
領域に達し、閾値Vthを変動させることがない。また、
上記実施例ではアニールすることによりホウ素を半導体
基板中に拡散させてソース領域及びドレイン領域として
の不純物領域を形成するようにしているので、例えばア
ニール時間を変更することによりガス拡散法と異なり不
純物領域の深さの制御が容易に行える。さらに、多結晶
シリコンゲート電極全体のp+型化とソース領域及びドレ
イン領域の形成を同時に行うことができるので、製造工
程を複雑化することがない。
本発明は上記実施例に限らず種々の変形が可能であ
る。
る。
例えば、上記実施例ではｎ型半導体基板に直接ｐチャ
ンネルMOSFETを形成したが、ｐチャンネルMOSFETが形成
されるのは半導体基板に限らず、ｐ型半導体基板上のｎ
ウェル等のｎ型半導体基板上にｐチャンネルMOSFETを形
成する場合にも適用できる。
ンネルMOSFETを形成したが、ｐチャンネルMOSFETが形成
されるのは半導体基板に限らず、ｐ型半導体基板上のｎ
ウェル等のｎ型半導体基板上にｐチャンネルMOSFETを形
成する場合にも適用できる。
［発明の効果］ 以上の通り、本発明によればECRプラズマCVD法により
ホウ素を全面に堆積させ、酸素フリーの状態のアニール
によりその堆積したホウ素超薄膜を拡散させているの
で、イオン注入法のようにホウ素イオンがゲート電極及
びゲート酸化膜を突き抜けてチャネル領域に達して閾値
Vthを変動させることがなく、またガス拡散法と異なり
不純物領域の深さの制御が容易に行える。したがって、
本発明によれば、多結晶シリコンゲート電極が薄く、ソ
ース領域及びドレイン領域が浅いｐチャンネルMOSFETも
容易に製造することができ、高集積化が可能である。
ホウ素を全面に堆積させ、酸素フリーの状態のアニール
によりその堆積したホウ素超薄膜を拡散させているの
で、イオン注入法のようにホウ素イオンがゲート電極及
びゲート酸化膜を突き抜けてチャネル領域に達して閾値
Vthを変動させることがなく、またガス拡散法と異なり
不純物領域の深さの制御が容易に行える。したがって、
本発明によれば、多結晶シリコンゲート電極が薄く、ソ
ース領域及びドレイン領域が浅いｐチャンネルMOSFETも
容易に製造することができ、高集積化が可能である。
【図面の簡単な説明】 第１図は本発明の一実施例による半導体装置の製造方法
の工程図、 第２図は同半導体装置の製造方法で用いられるECRプラ
ズマCVD装置の断面図、 第３図は同半導体装置の製造方法で製造されたｐチャン
ネルMOSFETの多結晶シリコンゲート電極の厚さとフラッ
トバンド電圧との関係を示すグラフ である。 図において、 10……半導体基板、12……フィールド酸化膜、14……酸
化膜、15……ゲート酸化膜、16……多結晶シリコン層、
17……多結晶シリコンゲート電極、18……ホウ素超薄
膜、20……ソース領域、22……ドレイン領域、 31……プラズマ生成室、32……反応室、33……ロードロ
ック室、34……マイクロ波電源、35……導波管、36……
アルミナ透過窓、37……ガス供給口、38……マグネット
コイル、40……分子ターボポンプ、41、42……メカニカ
ルポンプ。
の工程図、 第２図は同半導体装置の製造方法で用いられるECRプラ
ズマCVD装置の断面図、 第３図は同半導体装置の製造方法で製造されたｐチャン
ネルMOSFETの多結晶シリコンゲート電極の厚さとフラッ
トバンド電圧との関係を示すグラフ である。 図において、 10……半導体基板、12……フィールド酸化膜、14……酸
化膜、15……ゲート酸化膜、16……多結晶シリコン層、
17……多結晶シリコンゲート電極、18……ホウ素超薄
膜、20……ソース領域、22……ドレイン領域、 31……プラズマ生成室、32……反応室、33……ロードロ
ック室、34……マイクロ波電源、35……導波管、36……
アルミナ透過窓、37……ガス供給口、38……マグネット
コイル、40……分子ターボポンプ、41、42……メカニカ
ルポンプ。
Claims (2)
- 【請求項１】半導体基体に絶縁膜を介して多結晶シリコ
ンゲート電極を形成する第１の工程と、 前記半導体基体にECRプラズマCVD法によりホウ素を堆積
させてホウ素の膜を形成する第２の工程と、 アニールすることにより前記膜のホウ素を前記多結晶シ
リコンゲート電極及び前記半導体基体に拡散させて、ｐ
型多結晶シリコンゲート電極並びにソース領域及びドレ
イン領域を形成する第３の工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項２】請求項１記載の半導体装置の製造方法にお
いて、 前記第１の工程において形成する前記多結晶シリコンゲ
ート電極の厚さを前記ソース領域及びドレイン領域の形
成予定深さの約1.3倍にすることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21671788A JP2653679B2 (ja) | 1988-08-30 | 1988-08-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21671788A JP2653679B2 (ja) | 1988-08-30 | 1988-08-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0265127A JPH0265127A (ja) | 1990-03-05 |
| JP2653679B2 true JP2653679B2 (ja) | 1997-09-17 |
Family
ID=16692818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21671788A Expired - Lifetime JP2653679B2 (ja) | 1988-08-30 | 1988-08-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2653679B2 (ja) |
-
1988
- 1988-08-30 JP JP21671788A patent/JP2653679B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0265127A (ja) | 1990-03-05 |
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