CN1741284A - 半导体装置及半导体装置的制造方法 - Google Patents
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Abstract
提供一种半导体装置及半导体装置的制造方法，既能缓解场电极的配置制约，又能形成场电极。在半导体基板(101)上依次形成绝缘层(102)、半导体层(103)、绝缘层(104)和半导体层(105)，在半导体层(105)上配置栅电极(107)，同时通过在半导体层(105)上形成源极层(109a)和漏极层(109b)，在半导体层(105)上形成电场效应型晶体管，通过介由接触区域(C1)，将栅电极(107)与半导体(103)连接，在半导体层(105)的背面侧配置场电极。
Description
技术领域
本发明是关于半导体装置及半导体装置的制造方法，尤其是适用于场电极的形成方法中适宜的方法。
背景技术
以往的半导体装置中，例如，如专利文献1、2中所公开，为了获得电场效应型晶体管高耐压化，公开了一种在覆盖电场效应型晶体管的绝缘膜上形成场电极，并在栅极或源极上连接场电极的方法。
进而，例如，专利文献3中，为了提高漏极耐压，公开了一种设置偏置栅极区域，使之构成为漏极区域侧的杂质浓度逐段地高于栅极区域侧的杂质浓度的方法。
再有，例如，专利文献4中，公开了一种方法，为了提高晶体管的耐压，使与漏极扩散区域相接触的漏电极形成为可从硅活性层的表面达到绝缘基板。
[专利文献1]特开平9-45909号公报
[专利文献2]特开平9-205211号公报
[专利文献3]特开平7-211917号公报
[专利文献4]特开平8-37306号公报
然而，在以往的场电极结构中，是在覆盖电场效应型晶体管的绝缘膜上形成场电极。为此，需要配置场电极，以避免栅电极或源极/漏极相接触，但存在的问题是在栅极端或场电极端处，由于电场集中而导致耐压降低。
另外，在SOI晶体管中，从SOI的Si膜表面付与漏极电位时，漏极的偏置层或高浓度杂质扩散层与埋入的氧化膜界面处产生高电压。为此存在的问题是在漏极的偏置层或高浓度杂质扩散层与埋入的氧化膜界面处，会产生局部的强电场，从而妨碍了SOI晶体管高耐压化。
发明内容
因此，本发明的目的是提供一种既缓解场电极的配置制约，又能形成场电极的半导体装置及半导体装置的制造方法。
为了解决上述课题，根据本发明半导体装置的一种形态，其特征是具备：在半导体层上形成的栅电极；在上述半导体层上形成的，配置在上述栅电极侧方的源极/漏极层；和介由绝缘层配置在上述半导体层背面侧的场电极。
据此，能提高场电极的配置自由度，而不会受到栅电极和源极/漏极相接触等配置的制约，并能在引起电场集中的部分配置场电极。由此，能提高电场效应型晶体管的设计自由度，同时又能获得电场效应型晶体管的高耐压化。
根据本发明半导体装置的一种形态，其特征是上述半导体层形成在绝缘基板上，上述半导体层是多晶半导体或非结晶半导体。
据此，能提供一种既能提高场电极的配置自由度，又能形成TFT(ThinFilm Transistor)结构，廉价，可靠性高的高耐压IC。
根据本发明半导体装置的一种形态，其特征是上述半导体层介由绝缘膜形成在半导体基板上，上述半导体层是单晶半导体。
据此，既提高了场电极的配置自由度，又能在半导体基板上形成SOI晶体管。由此，既提高了耐压，又能低消耗电力和高速工作，并能形成容易底电压驱动的晶体管。
另外，通过在半导体层的背面侧配置场电极，可由场电极对漏极电位进行密封。由此，即使由SOI的Si膜表面付与漏极电位时，也能防止漏极偏置层或高浓度杂质扩散层与埋入的氧化膜界面产生高电压。其结果可防止在漏极偏置层或高浓度杂质扩散层与埋入的氧化膜界面处产生局部很强的电场，并能获得SOI晶体管的高耐压化。
另外，根据本发明半导体装置的一种形态，其特征是上述场电极设定为与上述栅电极或源极层相同电位，通过漏极侧的通道端从通道区域延伸。
据此，可缓解漏极侧通道端的电场，并能提高电场效应型晶体管的耐压。
另外，根据本发明半导体装置的一种形态，其特征是上述场电极设定为与上述栅电极或源电极层相同电位，并通过漏极侧的栅电极端，从通道区域延伸。
据此，可缓解漏极侧栅电极端的电场，并能提高电场效应型晶体管的耐压。
另外，根据本发明半导体装置的一种形态，其特征是还具备在上述半导体层上形成的，配置在上述栅电极和上述漏极层之间的偏置栅极层，上述场电极设定为与上述栅电极或源极层相同电位，并通过偏置栅极层端从通道区域延伸。
据此，可缓解偏置栅极层端的电场，并能提高电场效应型晶体管的耐压。
另外，根据本发明半导体装置的一种形态，其特征是具备上述场电极在上述半导体层外侧露出的露出部，上述栅电极或源极层连接在上述场电极的露出部。
据此，即使将场电极配置在半导体层的背面侧，也能很容易地将场电极与栅电极或源极层连接。由此，既抑制了制造工序的复杂化，又能提高场电极的配置自由度，并能获得电场效应型晶体管的高耐压化。
根据本发明的半导体装置的制造方法的一种形态，其特征是具备如下工序：即，在与第1绝缘层上层叠的第1半导体层上，介由第2绝缘层形成第2半导体层的工序；通过将上述第2半导体层图案形成，使上述第2绝缘层的一部分露出的工序；通过将上述露出的上述第2绝缘层和上述第1半导体层图案形成，以使上述第1半导体层从上述第2半导体层露出，露出一部分上述第1绝缘层的工序；通过对上述第1半导体层进行热氧化，在上述第1半导体层表面上形成栅绝缘膜的工序；从上述第2半导体层露出的上述第1半导体层上除去上述第2绝缘层的工序；在上述栅绝缘膜上形成与上述第1半导体层连接的栅电极的工序；和将配置在上述栅电极侧方的源极/漏极层形成在上述第2半导体层上的工序。
据此，可将第1半导体层作为场电极发挥功能，既能在第2半导体层上形成SOI晶体管，又能在形成SOI晶体管的第2半导体层背面上配置场电极。由此，不受栅电极和源极/漏极相接触等的配置制约、能在引起电场集中的部分上配置场电极，既能获得电场效应型晶体管的低耗电化、底电压驱动化、和高速化，又能获得电场效应型晶体管的高耐压化。
另外，根据本发明的半导体装置的制造方法的一种形态，其特征是包括以下工序，即，将蚀刻速度比第1半导体层小的第2半导体层，在上述第1半导体层上层叠的层叠结构，在半导体基板上形成多层的工序；设置使下层的第2半导体层表面露出的阶差，同时使上述第1半导体层和第2半导体层贯通，以形成使上述半导体基板露出第1沟槽的工序；在上述第1沟槽内的上述第1半导体层和第2半导体层的侧壁上形成由上述半导体基板上支持上述第2半导体层的支撑体的工序；使侧壁上形成上述支撑体的上述第1半导体层的至少一部分从上述第2半导体层露出的第2沟槽形成工序；通过上述第2沟槽有选择地蚀刻第1半导体层，除去第1半导体层的工序；通过上述第1沟槽和第2沟槽，对上述半导体基板和上述第2半导体层进行热氧化，形成在上述第2半导体层的背面侧配置的绝缘层的工序；通过对上述第2半导体层进行热氧化，在最上层的第2半导体层上形成栅绝缘膜的工序；通过上述栅绝缘膜在最上层的第2半导体层上形成栅电极的工序；将上述栅电极作掩模进行离子注入，在最上层的第2半导体层上形成配置在上述栅电极侧方的源极/漏极层的工序；和形成将上述下层的第2半导体层和上述源极层进行连接的配线层的工序。
据此，可通过半导体层的热氧化形成BOX层，而不会损害半导体层的结晶质量，还能形成SOI晶体管，同时也能在已形成SOI晶体管的半导体层背面上配置场电极。由此，不受栅电极和源极/漏极相接触等的配置制约，并能在引起电场集中的部分上配置场电极，既获得了电场效应型晶体管的低耗电化、底电压驱动化、和高速化，又获得了电场效应型晶体管的高耐压化。
附图说明
图1是表示本发明的半导体装置的第1种实施方式的简要构成的图。
图2是表示图1的半导体装置的制造方法的剖面图。
图3是表示图1的半导体装置的制造方法的剖面图。
图4是表示涉及本发明的第2种实施方式的半导体装置的简要构成的图。
图5是表示图4的半导体装置的制造方法的剖面图。
图6是表示涉及本发明的半导体装置的制造方法的第3种实施方式的图。
图7是表示涉及本发明的第3种实施方式的半导体装置的制造方法的图。
图8是表示涉及本发明的第3种实施方式的半导体装置的制造方法的图。
图9是表示涉及本发明的第3种实施方式的半导体装置的制造方法的图。
图10是表示涉及本发明的第3种实施方式的半导体装置的制造方法的图。
图11是表示涉及本发明的第3种实施方式的半导体装置的制造方法的图。
图12是表示本发明的第3种实施方式的半导体装置的制造方法的图。
图13是表示涉及本发明的第3种实施方式的半导体装置的制造方法的图。
图14是表示涉及本发明的第3种实施方式的半导体装置的制造方法的图。
图15是表示涉及本发明的第3种实施方式的半导体装置的制造方法的图。
图16是表示涉及本发明的第3种实施方式的半导体装置的制造方法的图。
图中：
31、101、105a、201-半导体基板，32、34、102、104、104a、104、104b、202、204-绝缘层，33、35、51、52、103、105、203、205-半导体层，36、37、38-沟槽，39-氧化膜，40-埋入绝缘层，41、106、206-栅极绝缘膜，42、107、207-栅极电极，43a、109a、209a-源极层，43b、109b、209d-漏极层，44、47-层间绝缘膜，45a、45b、46a、46b、48-配线层，53-牺牲氧化层，54-抗氧化膜，56-支撑体，57a、57b-空洞部，108、208-侧壁，C1、C2-接触区域，105b-氢离子注入层，107a-导电膜，209b、209c-偏置栅极层
具体实施方式
以下参照附图对本发明的半导体装置及其制造方法的实施方式进行说明。
图1(a)是表示涉及本发明的第1种实施方式的半导体装置的简要构成的平面图，图1(b)是表示按图1(a)中A21-A21’线剖切的剖面图，图1(c)是按图1(a)中B21-B21’线剖切的剖面图。
图1中，在半导体基板101上形成绝缘层102，在绝缘层102上形成有半导体层103。此处，半导体层103，在绝缘层102上可进行台面型晶体管(mesa)元件分离。进而在半导体层103上形成绝缘层104，在绝缘层104上形成有半导体层105。在此，半导体层105可进行台面型晶体管元件分离，以使半导体层103的一部分从半导体层105露出。
另外，作为半导体基板101和半导体层103、105的材质，例如可以使用Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、ZnSe等。作为绝缘层102、104，例如可以使用SiO2、SiON或Si3N4等的绝缘层或埋入绝缘膜。而且，作为在绝缘层102上形成半导体层103的半导体基板101，例如，可以使用SOI基板，而作为SOI基板，可以使用SIMOX(Separation by Implanted Ox gen)基板，贴合基板或激光退火基板等。也可以使用蓝宝石、玻璃、或陶瓷等绝缘性基板，以代替半导体基板101。另外，作为半导体层103、105，除了单晶半导体外，也可使用多晶半导体或非晶半导体。还可使用W、Mo等高熔点金属代替半导体层103。
在半导体层105上，介由栅绝缘膜106形成栅电极107，在栅电极107的侧壁上形成有侧面壁108。在栅电极107的一侧，介由LDD层，在半导体层105上形成源有极层109a，在栅电极107的另一侧，介由LDD层，在半导体层105上形成有漏极层109b。
在此，在半导体层103上，形成着除去了从半导体层105露出的半导体层103上的绝缘层104的接触区域C1。于是栅电极107在半导体层103的接触区域C1上延伸，通过接触区域C1与半导体层103连接着。
据此，可将半导体层103用作场电极，在形成了电场效应型晶体管的半导体层105的背面上配置场电极。由此，可提高场电极的配置自由度，不受栅电极107或配线层等的配置制约，可在引起电场集中的部分上配置场电极。由此，可提高电场效应型晶体管的设计自由度，同时也能获得电场效应型晶体管的高耐压化。
通过在半导体层105的背面侧配置场电极，即能由场电极对漏极电位进行密封，又能在半导体基板101上形成SOI晶体管。由此，即使由半导体层103表面付与漏极电位的情况下，也能防止在漏极层109b和绝缘层102的界面处产生高电压。其结果，可防止在漏极层109b和绝缘层102的界面处产生局部的强电场，既能获得电场效应型晶体管的低耗电化、底电压驱动化和高速化，又能获得电场效应型晶体管的高耐压化。
另外，场电极最好从通道区域通过漏极层109b侧的通道端或栅电极107端延伸。半导体层103的尺寸也可以做成大于半导体层105的尺寸。据此，可防止场电极的端部影响到半导体层103，并能提高半导体层103上形成的电场效应型晶体管耐压。
图2和图3是表示图1半导体装置的制造方法的剖面图。
图2(a)中，例如，利用等离子体体CVD等方法，在半导体基板105a上沉积绝缘层104b。然后，向沉积了绝缘层104b的半导体基板105a上，以1016/cm-2左右进行氢离子注入，在半导体基板105a内形成氢离子注入层105b。此处可以设定半导体基板105a中氢离子注入层105b的深度，要大于半导体层105的膜厚。
另一方面，在半导体基板101上形成绝缘层102，在绝缘层102上形成着半导体层103。利用等离子体体CVD等方法，在半导体层103上沉积绝缘层104a。另外，通过向半导体层103掺杂As、P、B等杂质，以降低半导体层103的电阻率。
然后，将沉积在半导体基板105a上的绝缘层104b和沉积在半导体层103上的绝缘层104a相互贴合在一起。而且，通过将半导体基板105a在400-600℃下进行热处理，以氢离子注入层105b为界，将贴合在半导体基板101上的半导体层105从半导体基板105a上剥离下来。
接着，如图2(b)所示，通过使贴合在半导体基板101上的半导体层105表面平坦化，并介由绝缘层104形成配置在半导体层103上的半导体层105。作为使半导体层105表面平坦化的方法，例如可使用CMP(化学的机械研磨)法。
接着，如图2(c)所示，通过使用光刻技术和蚀刻技术将半导体层105图案形成，对半导体层105进行台面型晶体管元件分离。
接着，如图3(a)所示，通过使用光刻技术和蚀刻技术将绝缘层104和半导体层103图案形成，对半导体层103进行台面型晶体管元件分离。在此，将半导体层103图案形成时，可进行台面型晶体管元件分离，以使半导体层103的一部分从半导体层105露出。
接着如图3(b)所示，通过对半导体层105进行热氧化，在半导体层105的表面上形成栅绝缘膜106。
接着，如图3(c)所示，通过使用光刻技术和蚀刻技术将绝缘层104图案形成，使从半导体层105露出的半导体层103的表面露出，在半导体层103上形成接触区域C1。
接着，如图3(d)所示，利用等离子体体CVD等方法，在半导体基板101的整个面上沉积导电膜107a。作为导电膜107a，例如，可使用多晶硅。
接着，如图1所示，通过使用光刻技术和蚀刻技术将导电膜107a图案形成，介由接触区域C1，在半导体层105上形成与半导体层103连接的栅电极107。
然后，将栅电极107作为掩模，通过向半导体层105内注入As、P、B等杂质离子，在半导体层105上形成由配置在栅电极107侧方的低浓度杂质导入层构成的LDD(Lightly Doped Drain)层。
利用CVD等方法，在形成了LDD的半导体层105上形成绝缘层，通过使用RIE等异向性蚀刻对绝缘层进行蚀刻，在栅电极107的侧壁上分别形成侧面壁108。然后，将栅电极107和侧面壁108作掩模，通过向半导体层105内注入As、P、B等杂质离子，在半导体层105上形成源极层109a和漏极层109b，该源极层109a和漏极层109b是由分别配置在侧面壁108侧方的高浓度杂质导入层构成。
图4(a)是表示涉及本发明的第2种实施方式的半导体装置的概略构成的平面图，图4(b)是图4(a)中沿A22-A22’线剖切的剖面图，图4(c)是图4(a)中沿B22-B22’线剖切的剖面图。
图4中，在半导体基板201上形成绝缘层202、在绝缘层202上形成着半导体层203。此处，半导体层203可在绝缘层202上进行台面型晶体管元件分离。进而，在半导体层203上形成绝缘层204，在绝缘层204上形成着半导体层205。此处，半导体层205可进行台面型晶体管元件分离，使半导体层203的一部分从半导体层205露出。
然后，在半导体层205上，介由栅绝缘膜206形成栅电极207，在栅电极207的侧壁上形成着侧面壁208，在栅电极207的一侧，半导体层205上形成着源极层209a，在栅电极207的另一侧，介由偏置栅极层209b、209c，在半导体层205上形成着漏极层209d。另外，偏置栅极层209b、209c是由杂质浓度比漏极层209d低的杂质扩散层构成，杂质浓度从栅电极207下的体区域向漏极层209d逐渐增高。
在半导体层203上形成接触区域C2，该接触区域C2是除去了从半导体层205露出半导体层203上的栅绝缘层204。栅电极207在半导体层203的接触区域C2上延伸，介由接触区域C2与半导体层203连接的。
据此，可将半导体层203用作场电极，并可以在形成了薄膜晶体管的半导体层205背面上配置场电极。由此，能提高场电极的配置自由度，不受栅电极207或配线层等的配线制约，并能将场电极配置在引起电场集中的部分上。由此可提高薄膜晶体管的设计自由度，同时，也能获得薄膜晶体管的高耐压化。
在栅电极207和漏电极209d之间配置的偏置栅极层209b、209c存在时，场电极最好从通道区域通过偏置栅极层209c端延伸。
图5是表示图4的半导体装置的制造方法的图，沿图4(a)中A22-A22’线剖切的剖面图。图5(a)中，在半导体基板201上形成绝缘层202，在绝缘层202上形成着半导体层203。另外，通过向半导体层203中掺杂As、P、B等杂质，以降低半导体层203的电阻率。
如图5(b)所示，通过使用光刻技术和蚀刻技术对半导体层203图案形成，对半导体层203进行台面型晶体管分离。利用等离子体CVD等方法，依次在半导体层203上沉积绝缘层204和导电膜205。
接着，如图5(c)所示，通过使用光刻技术和蚀刻技术对半导体层205图案形成，对半导体层205进行台面型晶体管元件分离。在此，将半导体层205图案形成时，可进行台面型晶体管元件分离，使半导体层203的一部分从半导体层205露出。通过对半导体层205进行热氧化，在半导体层205表面上形成栅绝缘膜206。
接着，如图4所示，通过使用光刻技术和蚀刻技术对绝缘层204图案形成，使从半导体层205露出的半导体层203的表面露出，在半导体层203上形成接触区域C2。在半导体层205上形成介由接触区域C2与半导体层203连接的栅电极207。
在半导体层205上形成配置在栅电极207之一侧的源极层209a，同时，在半导体层205上形成配置在栅电极207的另一侧的偏置栅极层209b、209c和漏极层209d，在栅电极207的侧壁上分别形成侧面壁208。
图6(a)～图16(a)是表示涉及本发明的第3种实施方式的半导体装置的制造方法的平面图，图6(b)～图16(b)是分别沿图6(a)～图16(a)中A1-A1’～A11-A11’线剖切的剖面图，图6(c)～图16(c)是分别沿图6(a)～图16(a)中B1-B1’～B11-B11’线剖切的剖面图。
图6中，在半导体基板31上依次层叠着单晶半导体层51、33、52、35。单晶半导体层51、52可使用蚀刻速度比半导体基板31和单晶半导体层33、35大的材质。尤其是半导体基板31为硅时，作为单晶半导体层51、52最好使用SiGe、作为单晶半导体层33、35，最好使用Si。据此，能够保持单晶半导体层51、52和单晶半导体层33、35之间的晶格匹配，又能确保单晶半导体层51、52和单晶半导体层33、35之间的选择比。而且，通过向单晶半导体层33中掺杂As、P、B等杂质，可降低单晶半导体层33的电阻率。
并且，通过对单晶半导体层35的热氧化，在单晶半导体层35的表面上形成替代(保护性)氧化膜53。于是，通过CVD等方法，在整个替代氧化膜53面上形成抗氧化膜54。作为抗氧化膜54，例如可使用氮化硅膜。
接着，如图7所示，利用光刻技术和蚀刻技术，通过将抗氧化膜54、替代氧化膜53、单晶半导体层35、52、33、51图案形成，沿着规定的方向形成露出半导体基板31的沟槽36。露出半导体基板31时，可在半导体基板31的表面上终止蚀刻，也可对半导体基板31过度蚀刻，在半导体基板31上形成凹部。沟槽36的配置位置可以与单晶半导体层33的一部分元件分离区域相对应。
进而利用光刻技术和蚀刻技术，通过对抗氧化膜54、替代氧化膜53、单晶半导体层35、52图案形成，形成与沟槽36重叠配置，比沟槽36宽的沟槽37，露出单晶半导体层33的两端部分的表面。沟槽37的配置位置可以与半导体层35的元件分离区域相对应。
另外，可在单晶半导体层52的表面终止蚀刻，也可以对单晶半导体层52过度蚀刻，蚀刻到单晶半导体层52的中途为止，以取代单晶半导体层33表面露出。在此，通过在中途终止单晶半导体层52的蚀刻，可防止沟槽36内的单晶半导体层33的表面露出。由此，在蚀刻除去单晶半导体层51、52时，可减少沟槽36内的单晶半导体层33曝露于蚀刻液或蚀刻气体中的时间，并能抑制沟槽36内的单晶半导体层33的过度蚀刻。
接着，如图8所示，在单晶半导体层33、35、51、52的侧壁上形成膜，在沟槽36、37内形成在半导体基板31上支撑单晶半导体层33、35的支撑体56。而且，形成在单晶半导体层33、35、51、52的侧壁上成膜的支撑体56时，可使用半导体的外延成长。此处，通过使用半导体的外延成长，可在单晶半导体层33、35、51、52的侧壁以及半导体基板31的表面上有选择地形成支撑体56。另外，在半导体基板31和单晶半导体层33、35为Si，单晶半导体层51、51为SiGe时，作为支撑体56的材质，最好使用Si。
据此，既能够保持支撑体56和单晶半导体层51、52之间的晶格匹配，又能确保支撑体56和单晶半导体层51、52之间的选择比。另外，作为支撑体56的材质，通过使用Si等半导体，即使在除去单晶半导体层51、52的情况下，也能保持半导体形成的三维立体结构。由此，可提高耐化学性和耐机械应力性，并能实现再现性良好的稳定的元件分离工序。作为支撑体56的材质，除了半导体外，也可以使用氧化硅等绝缘体。
接着，如图9所示，通过使用光刻技术和和蚀刻技术，对抗氧化膜54、替代氧化膜53、单晶半导体层35、52、33、51图案形成，从而沿着与沟槽36成直交的方向形成露出半导体基板31的沟槽38。而且，在露出半导体基板31时，也可以使在半导体基板31的表面上终止蚀刻，也可以对半导体基板31过度蚀刻，在半导体基板31上形成凹部。沟槽38的配线位置，可以与单晶半导体层33、35的元件分离区域相对应。
接着，如图10所示，使蚀刻气体或蚀刻液通过沟槽38与单晶半导体层51、52接触，蚀刻除去单晶半导体层51、52，在半导体基板31和单晶半导体层33之间形成空洞部57a，同时，在单晶半导体层33、35之间形成空洞部57b。
在此，通过在沟槽36、37内设置支撑体56，即使在除去单晶半导体层51、52的情况下，也能在半导体基板31上支撑单晶半导体层33、35，同时，通过设置和沟槽36、37不同的沟槽38，可使蚀刻气体或蚀刻液与分别配置在单晶半导体层33、35之下的单晶半导体层51、52接触。由此，不会损害单晶半导体层33、35的结晶质量，并能在单晶半导体层33、35和半导体基板31之间获得绝缘。
半导体基板31、单晶半导体层33、35和支撑体56为Si，单晶半导体层51、52为SiGe时，作为单晶半导体层51、52的蚀刻液，最好使用氟硝酸。据此，作为Si和SiGe的选择比可为1∶1000～10000，既能抑制半导体基板31、单晶半导体层33、35和支撑体56过度蚀刻，又能除去单晶半导体层51、52。
接着，如图11所示，通过对半导体基板31、单晶半导体层33、35和支撑体56进行热氧化，可在半导体基板31和单晶半导体层33之间的空洞部57a内形成绝缘层32，同时，在单晶半导体层33、35之间的空洞部57b内形成绝缘层34。在此，以半导体基板31、单晶半导体层33、35和支撑体56的热氧化形成绝缘层32、34时，沟槽38内的半导体基板31和单晶半导体层33、35被氧化，在沟槽38内的侧壁上形成氧化膜39’，同时可将支撑体56改变成氧化膜39。
据此，可根据外延成长的单晶半导体层33、35的膜厚和单晶半导体层33、35之热氧化时形成的绝缘层32、34的膜厚，分别规定元件分离后的单晶半导体层33、35的膜厚。由此，可高精度地控制单晶半导体层33、35的膜厚，既能减小单晶半导体层33、35之膜厚的偏差，又能使单晶半导体层33、35薄膜化。另外，通过在单晶半导体层35上设置抗氧化膜54，既能防止单晶半导体层35的表面被热氧化，又能在单晶半导体层35的背面侧形成绝缘层34。
通过使沟槽36、38的配置位置对应于单晶半导体层33的元件分离区域，同时使沟槽37、38的配置位置对应于单晶半导体层35的元件分离区域，从而可一次进行单晶半导体层33、35的在横向和纵向上的元件分离，同时也不需要在元件形成区域内设置为去除单晶半导体层51、52的沟槽。由此，既能抑制增加工序，又能形成SOI晶体管，同时又能抑制基片尺寸的增大，还能获得SOI晶体管的成本降低。
另外，形成绝缘层32、34后，进行高温退火。据此，能软熔绝缘层32、34，可缓解绝缘层32、34的应力，同时能减小界面能级。
接着，如图12所示，利用CVD等方法，在单晶半导体层35上沉积绝缘层，埋入分别形成氧化膜39、39’的沟槽36、37和沟槽38内。并且，使用CMP(化学的机械研磨)等方法，使绝缘层平坦化，露出单晶半导体层35的表面，并在沟槽36～38内形成埋入的绝缘层40。作为埋入的绝缘层40，例如可以使用SiO2或Si3N4等。
接着，如图13所示，通过对单晶半导体层35进行热氧化，在单晶半导体层35上形成栅绝缘膜41。并且，利用CVD等方法，在形成绝缘膜41的单晶半导体层35上形成多晶硅层，通过使用光刻技术和干蚀刻技术，对多晶硅层图案形成，在栅绝缘膜41上形成栅电极42。
接着，如图14所示，将栅电极42作为掩模，通过向单晶半导体层35内注入As、P、B等杂质离子，在单晶半导体层35上形成由配置在栅电极42侧方的高浓度杂质导入层形成的源极层43a和漏极层43b。另外，也可以通过向单晶半导体层33内注入As、P、B等杂质离子，降低单晶半导体层33的电阻率。
接着，如图15所示，利用等离子体CVD等方法，在整个面上沉积层间绝缘膜44。通过使用光刻技术和蚀刻技术，将层间绝缘膜44图案形成，形成露出源极层43a和漏极层43b表面的开口部，通过使用光刻技术和蚀刻技术，将层间绝缘膜44、埋入绝缘层40、和氧化膜39图案形成，形成露出单晶半导体层33的表面的开口部。
并且，利用CVD等方法，在层间绝缘膜44上沉积导电层，埋入这些开口部内。通过使用光刻技术和蚀刻技术将导电层图案形成，在层间绝缘膜44上形成用于分别与源极层43a和漏极层43b进行接触的配线层46a、46b，同时，在层间绝缘膜44上形成用于与单晶半导体层33进行接触的配线层45a、45b。在此，配线层45a、45b和46a、46b根据电路可以是任意的图案配线。例如，若进行45a和46b连接的图案形成，则源电极和场电极可以为同电位。
接着，如图16所示，利用等离子体CVD等方法，在整个面上沉积层间绝缘膜47。通过使用光刻技术和蚀刻技术将层间绝缘膜47图案形成，形成露出配线层45a、45b、46a之表面的开口部。利用CVD等方法，在层间绝缘膜47上沉积导电层，埋入在层间绝缘膜47上形成的开口部内。同样，通过使用光刻技术和蚀刻技术将导电层图案形成，在层间绝缘膜47上形成使配线层45a、45b、46a彼此连接的配线层48。
据此，可通过半导体层33、35的热氧化形成BOX层，不会损害半导体层33、35的结晶质量，能够形成SOI晶体管，同时也能在形成SOI晶体管的半导体层35的背面，配置由单晶形成的低电阻场电极。由此，不会受栅电极42或配线层46a、46b等的配置制约，并能在引起电场集中的部分配置场电极，既能获得电场效应型晶体管的低耗电化、低电压驱动化和高速化，又能获得电场效应型晶体管的高耐压化。
Claims (9)
1.一种半导体装置，其特征在于，具备：
在半导体层上形成的栅电极；
在上述半导体层上形成、并配置在上述栅电极侧方的源极/漏极层；和在上述半导体层背面侧，介由绝缘层配置的场电极。
2.根据权利要求1所述的半导体装置，其特征在于，
在绝缘基板上形成上述半导体层，上述半导体层是多晶半导体或非晶半导体。
3.根据权利要求1所述的半导体装置，其特征在于，
上述半导体层介由绝缘膜形成在半导体基板上，上述半导体层是单晶半导体。
4.根据权利要求1～3的任一项中所述的半导体装置，其特征在于，
上述场电极的电位设定为与上述栅电极或源极层相同，并从通道区域介由漏极侧的通道端延伸着。
5.根据权利要求1～3的任一项中所述的半导体装置，其特征在于，
上述场电极的电位设定为与上述栅电极或源极层相同，并从通道区域介由漏极侧的栅电极端延伸着。
6.根据权利要求1～3的任一项中所述的半导体装置，其特征在于，
还具备在上述半导体层上形成、并配置在上述栅电极和漏极层之间配置的偏置栅电极层，
上述场电极的电位设定为与上述栅电极或源电极相同，并从通道区域介由偏置栅极层端延伸着。
7.根据权利要求1～6的任一项中所述的半导体装置，其特征在于，
上述场电极具备向上述半导体层外侧露出的露出部，
上述栅电极或源极层连接在上述场电极的露出部。
8.一种半导体装置的制造方法，其特征在于，具备如下工序：
在第1绝缘层上层叠的第1半导体层上介由第2绝缘层形成第2半导体层的工序；
通过将上述第2半导体层图案形成，使上述第2绝缘层的一部分露出的工序；
通过将上述露出的第2绝缘层和上述第1半导体层图案形成，使上述第1半导体层从上述第2半导体层露出而露出上述第1绝缘层的一部分的工序；
通过对上述第1半导体层进行热氧化，在上述第1半导体层的表面上形成栅绝缘膜的工序；
除去从上述第2半导体层露出的上述第1半导体层上的上述第2绝缘层的工序；
在上述栅绝缘膜上形成与上述第1半导体层连接的栅电极的工序；和
在上述第2半导体层上形成配置在上述栅电极侧方的源极/漏极层的工序。
9.一种半导体装置的制造方法，其特征在于，具备如下工序：
在半导体基板上多层形成层叠结构的工序，该层叠结构是在上述第1半导体层上层叠了蚀刻速度比第1半导体层小的第2半导体层；
形成第1沟槽的工序，该第1沟槽设置露出下层的第2半导体层的表面的阶差的同时，贯通上述第1半导体层和第2半导体层，露出上述半导体基板；
在上述第1沟槽内的上述第1半导体层和第2半导体层的侧壁上，形成在上述半导体基板上支撑上述第2半导体层的支撑体的工序；
形成第2沟槽的工序，该第2沟槽使侧壁上形成了上述支撑体的上述第1半导体层的至少一部分，从上述第2半导体层露出；
通过介由上述第2沟槽而有选择地蚀刻第1半导体层，除去上述第1半导体层的工序；
形成绝缘层的工序，该绝缘层介由上述第1沟槽和上述第2沟槽，通过进行上述半导体基板和上述第2半导体层的热氧化，被配置在上述第2半导体层的背面侧；
通过进行上述第2半导体层的热氧化，在最上层的第2半导体层上形成栅绝缘膜的工序；
介由上述栅绝缘膜，在最上层的第2半导体层上形成栅电极的工序；
通过将上述栅电极作掩模并进行离子注入，在最上层的第2半导体层上形成配置在上述栅电极侧方的源极/漏极层的工序；和
形成将上述下层的第2半导体层和上述源极层连接的配线层的工序。
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