JPH0945909A - 高耐圧ｄｍｏｓｆｅｔ - Google Patents
高耐圧ｄｍｏｓｆｅｔInfo
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- JPH0945909A JPH0945909A JP7193945A JP19394595A JPH0945909A JP H0945909 A JPH0945909 A JP H0945909A JP 7193945 A JP7193945 A JP 7193945A JP 19394595 A JP19394595 A JP 19394595A JP H0945909 A JPH0945909 A JP H0945909A
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- crystal silicon
- oxide film
- breakdown voltage
- polysilicon layer
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Abstract
(57)【要約】
【課題】 高耐圧ＤＭＯＳＦＥＴの高耐圧化を図る。
【解決手段】 誘電体分離基板８の単結晶シリコン島１
１に形成される高耐圧ＤＭＯＳＦＥＴにおいて、チャネ
ルを形成する２重拡散セル群３を形成した領域の外周付
近から、単結晶シリコン島１１の周縁方向に延びるポリ
シリコン層１４を、表面酸化膜４中に形成し、そのポリ
シリコン層１４の電位を、高耐圧ＤＭＯＳＦＥＴのソー
スと同電位に設定した。
１に形成される高耐圧ＤＭＯＳＦＥＴにおいて、チャネ
ルを形成する２重拡散セル群３を形成した領域の外周付
近から、単結晶シリコン島１１の周縁方向に延びるポリ
シリコン層１４を、表面酸化膜４中に形成し、そのポリ
シリコン層１４の電位を、高耐圧ＤＭＯＳＦＥＴのソー
スと同電位に設定した。
Description
【０００１】
【発明の属する技術分野】本発明は、誘電体分離基板の
単結晶シリコン島に形成される高耐圧ＤＭＯＳＦＥＴに
関するものである。
単結晶シリコン島に形成される高耐圧ＤＭＯＳＦＥＴに
関するものである。
【０００２】
【従来の技術】図３に基づいて、従来の高耐圧ＤＭＯＳ
ＦＥＴの一例について説明する。図は通常のシリコン基
板に形成された NチャネルＤＭＯＳＦＥＴの断面図であ
り、１はNonNエピタキシャル基板、２はNonNエピタキシ
ャル基板１の表面に、２重拡散により複数形成された２
重拡散セル（１部のみ図示）である。複数の２重拡散セ
ル２は互いに隣接するように配置されており、２重拡散
セル群３を形成している。
ＦＥＴの一例について説明する。図は通常のシリコン基
板に形成された NチャネルＤＭＯＳＦＥＴの断面図であ
り、１はNonNエピタキシャル基板、２はNonNエピタキシ
ャル基板１の表面に、２重拡散により複数形成された２
重拡散セル（１部のみ図示）である。複数の２重拡散セ
ル２は互いに隣接するように配置されており、２重拡散
セル群３を形成している。
【０００３】また、４はNonNエピタキシャル基板１の表
面に形成された表面酸化膜、５は表面酸化膜４中に形成
された、チャネルを誘起するための、ポリシリコンで構
成されたゲートである。さらに、６は、２重拡散セル２
の、ウェル領域２ａ及びソース領域２ｂに接続され、表
面酸化膜４上に形成されたソース電極である。ドレイン
はNonNエピタキシャル基板１の裏面側にとられており、
ドレイン電極はNonNエピタキシャル基板１の裏面に形成
されているが図示は省略することとする。さらに、７は
電界集中を緩和するために、２重拡散セル群３を形成し
た領域の外周付近に形成されたガードリングである。
面に形成された表面酸化膜、５は表面酸化膜４中に形成
された、チャネルを誘起するための、ポリシリコンで構
成されたゲートである。さらに、６は、２重拡散セル２
の、ウェル領域２ａ及びソース領域２ｂに接続され、表
面酸化膜４上に形成されたソース電極である。ドレイン
はNonNエピタキシャル基板１の裏面側にとられており、
ドレイン電極はNonNエピタキシャル基板１の裏面に形成
されているが図示は省略することとする。さらに、７は
電界集中を緩和するために、２重拡散セル群３を形成し
た領域の外周付近に形成されたガードリングである。
【０００４】図３に示す高耐圧ＤＭＯＳＦＥＴは、ガー
ドリング７の外側の、NonNエピタキシャル基板１の表面
（Ｂ部）での電界集中を避けるため、ソース電極６をガ
ードリング７の外側の所定位置まで延設して、フィール
ドプレート６ａを形成した構造のものである。
ドリング７の外側の、NonNエピタキシャル基板１の表面
（Ｂ部）での電界集中を避けるため、ソース電極６をガ
ードリング７の外側の所定位置まで延設して、フィール
ドプレート６ａを形成した構造のものである。
【０００５】次に、図４に基づいて、従来の高耐圧ＤＭ
ＯＳＦＥＴの異なる例について説明する。図は誘電体分
離基板８に形成された NチャネルＤＭＯＳＦＥＴの断面
図であり、図３に示した高耐圧ＤＭＯＳＦＥＴと異なる
点は、その基板部分が、ポリシリコン支持基板９上に形
成された、酸化膜１０によって分離される単結晶シリコ
ン島１１であるという点と、誘電体分離基板８上に形成
されているため、ドレインが電極１２によって表面側に
引き出されている点である。１３は、単結晶シリコン島
１１の、底部及び側面部に形成された高不純物濃度領域
で、その高不純物濃度領域１３が電極１２に接続されて
いる。図４に示す構造の高耐圧ＤＭＯＳＦＥＴでは、ド
レイン電位が、高不純物濃度領域１３によって単結晶シ
リコン島１１の表面に表れ、表面酸化膜４上に形成され
たソース電極６と近接して、ソース電極６の下方に存在
する、単結晶シリコン島１１の周縁部の表面付近（Ａ
部）で電界集中が発生しやすくなるため、表面酸化膜４
を厚く形成していた。
ＯＳＦＥＴの異なる例について説明する。図は誘電体分
離基板８に形成された NチャネルＤＭＯＳＦＥＴの断面
図であり、図３に示した高耐圧ＤＭＯＳＦＥＴと異なる
点は、その基板部分が、ポリシリコン支持基板９上に形
成された、酸化膜１０によって分離される単結晶シリコ
ン島１１であるという点と、誘電体分離基板８上に形成
されているため、ドレインが電極１２によって表面側に
引き出されている点である。１３は、単結晶シリコン島
１１の、底部及び側面部に形成された高不純物濃度領域
で、その高不純物濃度領域１３が電極１２に接続されて
いる。図４に示す構造の高耐圧ＤＭＯＳＦＥＴでは、ド
レイン電位が、高不純物濃度領域１３によって単結晶シ
リコン島１１の表面に表れ、表面酸化膜４上に形成され
たソース電極６と近接して、ソース電極６の下方に存在
する、単結晶シリコン島１１の周縁部の表面付近（Ａ
部）で電界集中が発生しやすくなるため、表面酸化膜４
を厚く形成していた。
【０００６】
【発明が解決しようとする課題】しかし、図４に示す構
造の高耐圧ＤＭＯＳＦＥＴでは、Ａ部での電界集中を緩
和するために、表面酸化膜４を厚く形成しているため、
Ｂ部（ガードリング７の外側付近の単結晶シリコン島１
１の表面）での電界集中を緩和するために、ソース電極
６を延設して形成したフィールドプレート６ａの効果が
軽減されている。Ａ部での電界集中を緩和する効果を高
めるためには、表面酸化膜４を厚くしなければならず、
Ｂ部での電界集中を緩和する効果を高めるためには、表
面酸化膜４を薄くする必要があり、従来の技術では、耐
圧の向上に関する、この相反する課題を解決することが
できなかった。
造の高耐圧ＤＭＯＳＦＥＴでは、Ａ部での電界集中を緩
和するために、表面酸化膜４を厚く形成しているため、
Ｂ部（ガードリング７の外側付近の単結晶シリコン島１
１の表面）での電界集中を緩和するために、ソース電極
６を延設して形成したフィールドプレート６ａの効果が
軽減されている。Ａ部での電界集中を緩和する効果を高
めるためには、表面酸化膜４を厚くしなければならず、
Ｂ部での電界集中を緩和する効果を高めるためには、表
面酸化膜４を薄くする必要があり、従来の技術では、耐
圧の向上に関する、この相反する課題を解決することが
できなかった。
【０００７】本発明は、上記問題点に鑑みなされたもの
で、その目的とするところは、上方にソース電極が存在
する、単結晶シリコン島の周縁部表面（Ａ部）、及び、
Ｂ部（ガードリングの外側付近の単結晶シリコン島の表
面、但し、ガードリングを形成していない場合は、２重
拡散セル群を形成した領域の外周表面付近）での電界集
中を緩和することができる高耐圧ＤＭＯＳＦＥＴの構造
を提供することにある。
で、その目的とするところは、上方にソース電極が存在
する、単結晶シリコン島の周縁部表面（Ａ部）、及び、
Ｂ部（ガードリングの外側付近の単結晶シリコン島の表
面、但し、ガードリングを形成していない場合は、２重
拡散セル群を形成した領域の外周表面付近）での電界集
中を緩和することができる高耐圧ＤＭＯＳＦＥＴの構造
を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の高耐圧ＤＭＯＳＦＥＴは、誘電体分
離基板の単結晶シリコン島に形成される高耐圧ＤＭＯＳ
ＦＥＴにおいて、チャネルを形成する２重拡散セル群を
形成した領域の外周付近から、前記単結晶シリコン島の
周縁方向に延びるポリシリコン層を、表面酸化膜中に形
成し、そのポリシリコン層の電位を、前記高耐圧ＤＭＯ
ＳＦＥＴのソースと同電位に設定したことを特徴とする
ものである。
め、請求項１記載の高耐圧ＤＭＯＳＦＥＴは、誘電体分
離基板の単結晶シリコン島に形成される高耐圧ＤＭＯＳ
ＦＥＴにおいて、チャネルを形成する２重拡散セル群を
形成した領域の外周付近から、前記単結晶シリコン島の
周縁方向に延びるポリシリコン層を、表面酸化膜中に形
成し、そのポリシリコン層の電位を、前記高耐圧ＤＭＯ
ＳＦＥＴのソースと同電位に設定したことを特徴とする
ものである。
【０００９】請求項２記載の高耐圧ＤＭＯＳＦＥＴは、
誘電体分離基板の単結晶シリコン島に形成される高耐圧
ＤＭＯＳＦＥＴにおいて、チャネルを形成する２重拡散
セル群を形成した領域の外周付近から、前記単結晶シリ
コン島の周縁方向に延びるポリシリコン層を、表面酸化
膜中に形成し、そのポリシリコン層の電位を、前記高耐
圧ＤＭＯＳＦＥＴのゲートと同電位に設定したことを特
徴とするものである。
誘電体分離基板の単結晶シリコン島に形成される高耐圧
ＤＭＯＳＦＥＴにおいて、チャネルを形成する２重拡散
セル群を形成した領域の外周付近から、前記単結晶シリ
コン島の周縁方向に延びるポリシリコン層を、表面酸化
膜中に形成し、そのポリシリコン層の電位を、前記高耐
圧ＤＭＯＳＦＥＴのゲートと同電位に設定したことを特
徴とするものである。
【００１０】請求項１及び請求項２記載の高耐圧ＤＭＯ
ＳＦＥＴでは、誘電体分離基板上に形成する高耐圧ＤＭ
ＯＳＦＥＴにおいて、表面酸化膜を厚くするとともに、
２重拡散セル群を形成した領域の外周表面付近から、単
結晶シリコン島の周縁方向に延びるポリシリコン層を、
フィールドプレートとして、厚い表面酸化膜中に形成し
たことを特徴とするものである。このように構成するこ
とにより、Ａ部（ソース電極の下方に存在する、単結晶
シリコン島の周縁部表面付近）での電界集中緩和は表面
酸化膜を厚くすることで対応することができると共に、
新たに、厚い表面酸化膜中に形成したポリシリコン層が
フィールドプレートとなるので、Ｂ部（ガードリングの
外側付近の単結晶シリコン島の表面、但し、ガードリン
グを形成していない場合は、２重拡散セル群を形成した
領域の外周表面付近）での電界集中の緩和を行うことが
できる。
ＳＦＥＴでは、誘電体分離基板上に形成する高耐圧ＤＭ
ＯＳＦＥＴにおいて、表面酸化膜を厚くするとともに、
２重拡散セル群を形成した領域の外周表面付近から、単
結晶シリコン島の周縁方向に延びるポリシリコン層を、
フィールドプレートとして、厚い表面酸化膜中に形成し
たことを特徴とするものである。このように構成するこ
とにより、Ａ部（ソース電極の下方に存在する、単結晶
シリコン島の周縁部表面付近）での電界集中緩和は表面
酸化膜を厚くすることで対応することができると共に、
新たに、厚い表面酸化膜中に形成したポリシリコン層が
フィールドプレートとなるので、Ｂ部（ガードリングの
外側付近の単結晶シリコン島の表面、但し、ガードリン
グを形成していない場合は、２重拡散セル群を形成した
領域の外周表面付近）での電界集中の緩和を行うことが
できる。
【００１１】
【発明の実施の形態】図１に基づいて、本発明の高耐圧
ＤＭＯＳＦＥＴの一実施形態について説明する。但し、
図４に示した構成と同等構成については同符号を付すこ
ととする。図は誘電体分離基板８に形成された Nチャネ
ルＤＭＯＳＦＥＴの断面図であり、９はポリシリコン支
持基板、１０は誘電体層である酸化膜、１１は、ポリシ
リコン支持基板９上に形成された、酸化膜１０によって
分離される単結晶シリコン島である。
ＤＭＯＳＦＥＴの一実施形態について説明する。但し、
図４に示した構成と同等構成については同符号を付すこ
ととする。図は誘電体分離基板８に形成された Nチャネ
ルＤＭＯＳＦＥＴの断面図であり、９はポリシリコン支
持基板、１０は誘電体層である酸化膜、１１は、ポリシ
リコン支持基板９上に形成された、酸化膜１０によって
分離される単結晶シリコン島である。
【００１２】また、単結晶シリコン島１１の表面には、
２重拡散により複数形成された２重拡散セル２（１部の
み図示）が形成されており、複数の２重拡散セル２は互
いに隣接するように配置されて、２重拡散セル群３を形
成している。さらに、４は誘電体分離基板８の表面に形
成された表面酸化膜、５は表面酸化膜４中にポリシリコ
ンで構成された、チャネルを誘起するためのゲートであ
る。６は、２重拡散セル２の、ウェル領域２ａ及びソー
ス領域２ｂに接続され、表面酸化膜４上で所定の方向に
延設されたソース電極である。７は電界集中を緩和する
ために、２重拡散セル群３を形成した領域の外周付近に
形成されたガードリングである。
２重拡散により複数形成された２重拡散セル２（１部の
み図示）が形成されており、複数の２重拡散セル２は互
いに隣接するように配置されて、２重拡散セル群３を形
成している。さらに、４は誘電体分離基板８の表面に形
成された表面酸化膜、５は表面酸化膜４中にポリシリコ
ンで構成された、チャネルを誘起するためのゲートであ
る。６は、２重拡散セル２の、ウェル領域２ａ及びソー
ス領域２ｂに接続され、表面酸化膜４上で所定の方向に
延設されたソース電極である。７は電界集中を緩和する
ために、２重拡散セル群３を形成した領域の外周付近に
形成されたガードリングである。
【００１３】図１に示す高耐圧ＤＭＯＳＦＥＴは、誘電
体分離基板８上に形成されているため、ドレインが電極
１２によって表面側に引き出されている。１３は、単結
晶シリコン島１１の、底部及び側面部に形成された高不
純物濃度領域で、その高不純物濃度領域１３が電極１２
に接続されている。図１に示す構造の高耐圧ＤＭＯＳＦ
ＥＴでは、高不純物濃度領域１３によってドレイン電位
が単結晶シリコン島１１の表面に表れ、高不純物濃度領
域１３が表面酸化膜４上に形成されたソース電極６と近
接して、ソース電極６の下方に存在する、単結晶シリコ
ン島１１の周縁部の表面付近（Ａ部）で電界集中が発生
しやすくなるため、表面酸化膜４が厚く形成されてい
る。
体分離基板８上に形成されているため、ドレインが電極
１２によって表面側に引き出されている。１３は、単結
晶シリコン島１１の、底部及び側面部に形成された高不
純物濃度領域で、その高不純物濃度領域１３が電極１２
に接続されている。図１に示す構造の高耐圧ＤＭＯＳＦ
ＥＴでは、高不純物濃度領域１３によってドレイン電位
が単結晶シリコン島１１の表面に表れ、高不純物濃度領
域１３が表面酸化膜４上に形成されたソース電極６と近
接して、ソース電極６の下方に存在する、単結晶シリコ
ン島１１の周縁部の表面付近（Ａ部）で電界集中が発生
しやすくなるため、表面酸化膜４が厚く形成されてい
る。
【００１４】また、１４は表面酸化膜４中に形成され
た、フィールドプレートとなるポリシリコン層で、ポリ
シリコン層１４は、ガードリング７の上方位置から単結
晶シリコン島１１の周縁方向に延設されている。ポリシ
リコン層１４には、ソース電極６が接続されており、ポ
リシリコン層１４の電位が、ソースの電位と同電位とな
るように構成されている。
た、フィールドプレートとなるポリシリコン層で、ポリ
シリコン層１４は、ガードリング７の上方位置から単結
晶シリコン島１１の周縁方向に延設されている。ポリシ
リコン層１４には、ソース電極６が接続されており、ポ
リシリコン層１４の電位が、ソースの電位と同電位とな
るように構成されている。
【００１５】図２に基づいて、本発明の高耐圧ＤＭＯＳ
ＦＥＴの異なる実施形態について説明する。但し、図１
に示した構成と同等構成については同符号を付すことと
する。以下、図２に示す高耐圧ＤＭＯＳＦＥＴが、図１
に示した高耐圧ＤＭＯＳＦＥＴと異なる点のみ説明する
こととする。図１に示した高耐圧ＤＭＯＳＦＥＴでは、
Ｂ部（ガードリング７の外側付近の単結晶シリコン島の
表面）の電界集中を緩和するために、表面酸化膜４中
に、新たに、フィールドプレートとなるポリシリコン層
１４を形成していたが、図２に示す高耐圧ＤＭＯＳＦＥ
Ｔでは、２重拡散セル群３を構成する２重拡散セル２の
うち、一番外側に配置された複数の２重拡散セル２のゲ
ート５をＢ部付近まで延設して、そのゲート５をフィー
ルドプレートとして流用するように構成したものであ
る。これにより、ゲート電位と同電位のフィールドプレ
ートを容易に形成することができる。
ＦＥＴの異なる実施形態について説明する。但し、図１
に示した構成と同等構成については同符号を付すことと
する。以下、図２に示す高耐圧ＤＭＯＳＦＥＴが、図１
に示した高耐圧ＤＭＯＳＦＥＴと異なる点のみ説明する
こととする。図１に示した高耐圧ＤＭＯＳＦＥＴでは、
Ｂ部（ガードリング７の外側付近の単結晶シリコン島の
表面）の電界集中を緩和するために、表面酸化膜４中
に、新たに、フィールドプレートとなるポリシリコン層
１４を形成していたが、図２に示す高耐圧ＤＭＯＳＦＥ
Ｔでは、２重拡散セル群３を構成する２重拡散セル２の
うち、一番外側に配置された複数の２重拡散セル２のゲ
ート５をＢ部付近まで延設して、そのゲート５をフィー
ルドプレートとして流用するように構成したものであ
る。これにより、ゲート電位と同電位のフィールドプレ
ートを容易に形成することができる。
【００１６】尚、本発明の構造は、N チャネルのみなら
ずP チャネルの高耐圧ＤＭＯＳＦＥＴにも適用すること
ができる。
ずP チャネルの高耐圧ＤＭＯＳＦＥＴにも適用すること
ができる。
【００１７】
【発明の効果】請求項１または請求項２記載の高耐圧Ｄ
ＭＯＳＦＥＴによれば、表面酸化膜を厚くして、ソース
電極が上方に存在する、単結晶シリコン島の周縁部表面
の電界集中を緩和することができると共に、厚い表面酸
化膜中に、フィールドプレートを形成することで、２重
拡散セル群を形成した領域の外周表面付近の電界集中を
緩和することができるので、容易に高耐圧化が図れる。
ＭＯＳＦＥＴによれば、表面酸化膜を厚くして、ソース
電極が上方に存在する、単結晶シリコン島の周縁部表面
の電界集中を緩和することができると共に、厚い表面酸
化膜中に、フィールドプレートを形成することで、２重
拡散セル群を形成した領域の外周表面付近の電界集中を
緩和することができるので、容易に高耐圧化が図れる。
【図１】本発明の高耐圧ＤＭＯＳＦＥＴの一実施形態を
示す断面図である。
示す断面図である。
【図２】本発明の高耐圧ＤＭＯＳＦＥＴの異なる実施形
態を示す断面図である。
態を示す断面図である。
【図３】従来の高耐圧ＤＭＯＳＦＥＴの一例を示す断面
図である。
図である。
【図４】従来の高耐圧ＤＭＯＳＦＥＴの異なる例を示す
断面図である。
断面図である。
３ ２重拡散セル群 ４ 表面酸化膜 ５ ゲート（ポリシリコン層） ８ 誘電体分離基板 １１ 単結晶シリコン島 １４ ポリシリコン層
Claims (2)
- 【請求項１】 誘電体分離基板の単結晶シリコン島に形
成される高耐圧ＤＭＯＳＦＥＴにおいて、チャネルを形
成する２重拡散セル群を形成した領域の外周付近から、
前記単結晶シリコン島の周縁方向に延びるポリシリコン
層を、表面酸化膜中に形成し、そのポリシリコン層の電
位を、前記高耐圧ＤＭＯＳＦＥＴのソースと同電位に設
定したことを特徴とする高耐圧ＤＭＯＳＦＥＴ。 - 【請求項２】 誘電体分離基板の単結晶シリコン島に形
成される高耐圧ＤＭＯＳＦＥＴにおいて、チャネルを形
成する２重拡散セル群を形成した領域の外周付近から、
前記単結晶シリコン島の周縁方向に延びるポリシリコン
層を、表面酸化膜中に形成し、そのポリシリコン層の電
位を、前記高耐圧ＤＭＯＳＦＥＴのゲートと同電位に設
定したことを特徴とする高耐圧ＤＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7193945A JPH0945909A (ja) | 1995-07-31 | 1995-07-31 | 高耐圧ｄｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7193945A JPH0945909A (ja) | 1995-07-31 | 1995-07-31 | 高耐圧ｄｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945909A true JPH0945909A (ja) | 1997-02-14 |
Family
ID=16316374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7193945A Withdrawn JPH0945909A (ja) | 1995-07-31 | 1995-07-31 | 高耐圧ｄｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945909A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150697A (en) * | 1998-04-30 | 2000-11-21 | Denso Corporation | Semiconductor apparatus having high withstand voltage |
| US7491609B2 (en) | 2004-08-26 | 2009-02-17 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
| US7638845B2 (en) | 2005-10-03 | 2009-12-29 | Seiko Epson Corporation | Semiconductor device with buried conductive layer |
-
1995
- 1995-07-31 JP JP7193945A patent/JPH0945909A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150697A (en) * | 1998-04-30 | 2000-11-21 | Denso Corporation | Semiconductor apparatus having high withstand voltage |
| US7491609B2 (en) | 2004-08-26 | 2009-02-17 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
| US7638845B2 (en) | 2005-10-03 | 2009-12-29 | Seiko Epson Corporation | Semiconductor device with buried conductive layer |
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021001 |