JPS6310574A - 高耐圧半導体素子の製造方法 - Google Patents
高耐圧半導体素子の製造方法Info
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- JPS6310574A JPS6310574A JP15413886A JP15413886A JPS6310574A JP S6310574 A JPS6310574 A JP S6310574A JP 15413886 A JP15413886 A JP 15413886A JP 15413886 A JP15413886 A JP 15413886A JP S6310574 A JPS6310574 A JP S6310574A
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- polycrystalline silicon
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、シリコンゲートＤＭＯＳ（Ｄｏｕｂｌｅ ｄ
ｉｆｆｕ−ｓｉｏｎ ＭＯＳ）構造の高耐圧半導体素子
の製造方法に関するものである。なお、０ＭＯ３はＤＳ
ＡＭＯ３（Ｄｉｆｆｕ−ｓｉｏｎ ５ｅｌｆ Ａｌｉｇ
ｎｅｄ ＭＯＳ）とも呼ばれている。
ｉｆｆｕ−ｓｉｏｎ ＭＯＳ）構造の高耐圧半導体素子
の製造方法に関するものである。なお、０ＭＯ３はＤＳ
ＡＭＯ３（Ｄｉｆｆｕ−ｓｉｏｎ ５ｅｌｆ Ａｌｉｇ
ｎｅｄ ＭＯＳ）とも呼ばれている。
（従来の技術）
従来の高耐圧半導体素子の製造方法を縦型０ＭＯ３構造
を例にして第２図を参照しながら説明する。
を例にして第２図を参照しながら説明する。
まず、第２図（ａ）に示されるように、Ｎ型基板を用い
て、公知の誘電体分離基板の製造方法で得られた誘電体
分離基板、例えば、多結晶シリコン支持体ｌに絶縁分離
膜２として、例えば、酸化膜で覆われたＮ゛埋込層３と
Ｎ−１１４からなるＮ型島を有する基板を用意し、これ
に、シリコンゲー） ＭＯＳのフィールド酸化膜５を形
成し、更に、ゲート酸化膜６を１０００〜２０００人全
面に成長する定形の後、不純物をドープしない多結晶シ
リコン膜７を４０００人全面定形成した後、全面にＮ型
不純物であるリンを拡散法にて高濃度に拡散し、通常の
ホトリソエツチング工程にて所望のパターンを形成する
。
て、公知の誘電体分離基板の製造方法で得られた誘電体
分離基板、例えば、多結晶シリコン支持体ｌに絶縁分離
膜２として、例えば、酸化膜で覆われたＮ゛埋込層３と
Ｎ−１１４からなるＮ型島を有する基板を用意し、これ
に、シリコンゲー） ＭＯＳのフィールド酸化膜５を形
成し、更に、ゲート酸化膜６を１０００〜２０００人全
面に成長する定形の後、不純物をドープしない多結晶シ
リコン膜７を４０００人全面定形成した後、全面にＮ型
不純物であるリンを拡散法にて高濃度に拡散し、通常の
ホトリソエツチング工程にて所望のパターンを形成する
。
次に、第２図（ｂ）に示されるように、バターニングし
た多結晶シリコン膜７をマスクにしてＰ型不純物である
ボロンをイオン注入にて注入し、例えば、２００■程度
の高耐圧素子を得るためには、Ｐ一層８の接合深さを３
〜４μｍ以上必要とするため、Ｎ２雰囲気中にて１２０
０℃で１〜２Ｈ以上の高温熱処理を行いＰ一層８を形成
する。
た多結晶シリコン膜７をマスクにしてＰ型不純物である
ボロンをイオン注入にて注入し、例えば、２００■程度
の高耐圧素子を得るためには、Ｐ一層８の接合深さを３
〜４μｍ以上必要とするため、Ｎ２雰囲気中にて１２０
０℃で１〜２Ｈ以上の高温熱処理を行いＰ一層８を形成
する。
次に、第２図（ｃ）に示されるように、Ｎ型不純物をド
ープし、ソース・ドレインであるＮ’Ｊ！５９を形成し
、次に、通常ホトリソでバターニングして、イオン注入
にてＰ型不純物を注入し、Ｐ一層のコンタクト取出部Ｐ
″ｌ１１１０を形成する。
ープし、ソース・ドレインであるＮ’Ｊ！５９を形成し
、次に、通常ホトリソでバターニングして、イオン注入
にてＰ型不純物を注入し、Ｐ一層のコンタクト取出部Ｐ
″ｌ１１１０を形成する。
次に、第２図（ｄ）に示されるように、眉間絶縁１１４
１１を形成し、その層間ｖＡ縁膜１１にコンタクト開口
部１２を形成した後、電ｉ１３を形成することで、シリ
コンゲートの縦型０ＭＯ５構造の高耐圧半導体素子を製
造することができる。
１１を形成し、その層間ｖＡ縁膜１１にコンタクト開口
部１２を形成した後、電ｉ１３を形成することで、シリ
コンゲートの縦型０ＭＯ５構造の高耐圧半導体素子を製
造することができる。
（発明が解決しようとする問題点）
しかしながら、上記製造方法では不純物リンが注入され
た多結晶シリコン膜を形成した後、高温熱処理を行うの
で、多結晶シリコン中の不純物であるリンが拡散されて
、基板表面に達するため、これを防ぐのに、ゲート酸化
膜を１０００〜２０００人と厚くする必要があり、闇値
電圧ｖ１が高くなる問題点があった。
た多結晶シリコン膜を形成した後、高温熱処理を行うの
で、多結晶シリコン中の不純物であるリンが拡散されて
、基板表面に達するため、これを防ぐのに、ゲート酸化
膜を１０００〜２０００人と厚くする必要があり、闇値
電圧ｖ１が高くなる問題点があった。
本発明は、以上述べた闇値電圧リアが高くなるゲート酸
化膜の厚膜化の問題点を除去し、閾（ａｍ圧Ｖ！が低い
ＤＭＯＳ構造の高耐圧半導体素子を提供することを目的
とする。
化膜の厚膜化の問題点を除去し、閾（ａｍ圧Ｖ！が低い
ＤＭＯＳ構造の高耐圧半導体素子を提供することを目的
とする。
（問題点を解決するための手段）
本発明は、０ＭＯ５構造の高耐圧半導体素子の製造方法
において、耐圧を保持する接合であるＰ一層の形成のた
めのマスクを薄いゲート酸化膜上に形成した不純物をド
ープしない第１多結晶シリコン膜を用い、インプラにて
Ｐ型不純物をドープした後、高温熱処理を行いと層を形
成する０次に、ソース・ドレインのＮ″層及びＰ一層コ
ンタクト取出部のＰ゛層を形成した後、第１多結晶シリ
コン膜に直接接するように第２多結晶シリコン膜を全面
に形成し、その後第２多結晶シリコン膜上より第１多結
晶シリコン膜も含め高濃度のリンを拡散する０次に、第
２多結晶シリコン膜を第１多結晶シリコン膜を覆うよう
にバターニングし、その後の層間絶縁膜以降の工程は従
来同様で行うようにしたものである。
において、耐圧を保持する接合であるＰ一層の形成のた
めのマスクを薄いゲート酸化膜上に形成した不純物をド
ープしない第１多結晶シリコン膜を用い、インプラにて
Ｐ型不純物をドープした後、高温熱処理を行いと層を形
成する０次に、ソース・ドレインのＮ″層及びＰ一層コ
ンタクト取出部のＰ゛層を形成した後、第１多結晶シリ
コン膜に直接接するように第２多結晶シリコン膜を全面
に形成し、その後第２多結晶シリコン膜上より第１多結
晶シリコン膜も含め高濃度のリンを拡散する０次に、第
２多結晶シリコン膜を第１多結晶シリコン膜を覆うよう
にバターニングし、その後の層間絶縁膜以降の工程は従
来同様で行うようにしたものである。
（作用）
本発明によれば、上記のように構成したので、不純物を
ドープしない多結晶シリコン膜を形成した後、高温熱処
理を行うので、多結晶シリコン膜からのゲート酸化膜へ
の不純物の拡散が行われないため、ゲート酸化膜を薄く
することが可能となり、また、第２多結晶シリコン膜形
成後のリンの拡散によって、第１多結晶シリコン膜をゲ
ート電橋として十分なリン濃度にすることができるので
、薄いゲート酸化膜構造が可能になり闇値電圧Ｖ丁を低
くすることができる。
ドープしない多結晶シリコン膜を形成した後、高温熱処
理を行うので、多結晶シリコン膜からのゲート酸化膜へ
の不純物の拡散が行われないため、ゲート酸化膜を薄く
することが可能となり、また、第２多結晶シリコン膜形
成後のリンの拡散によって、第１多結晶シリコン膜をゲ
ート電橋として十分なリン濃度にすることができるので
、薄いゲート酸化膜構造が可能になり闇値電圧Ｖ丁を低
くすることができる。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の一実施例を示す高耐圧半導体素子の製
造工程断面図である。
造工程断面図である。
まず、第１図（ａ）に示されるように、Ｎ型基板を用い
て公知の誘電体分離基板の製造方法で得られた、例えば
、多結晶シリコン支持体１１に分離絶縁膜１２として、
例えば、酸化膜で覆われたＮ゛埋込層１３とＮ−島１４
からなるＮ型島を有する基板を用意する。この基板にシ
リコンゲートＭＯ５の通常工程にてアクティブ及びフィ
ールド領域を形成するため、フィールド酸化１漠１５を
形成した後、ゲート酸化膜１６を３００〜１ＯＣＯ人の
膜厚で全面に形成しする。次に、不純物をドープ巳ない
第１多結晶ソリコン膜１７を全面に１０００〜２０００
人形成する。その後、通常のホトリソエツチング工程に
て第１多結晶シリコン膜１７を所望のパターンに形成す
る。
て公知の誘電体分離基板の製造方法で得られた、例えば
、多結晶シリコン支持体１１に分離絶縁膜１２として、
例えば、酸化膜で覆われたＮ゛埋込層１３とＮ−島１４
からなるＮ型島を有する基板を用意する。この基板にシ
リコンゲートＭＯ５の通常工程にてアクティブ及びフィ
ールド領域を形成するため、フィールド酸化１漠１５を
形成した後、ゲート酸化膜１６を３００〜１ＯＣＯ人の
膜厚で全面に形成しする。次に、不純物をドープ巳ない
第１多結晶ソリコン膜１７を全面に１０００〜２０００
人形成する。その後、通常のホトリソエツチング工程に
て第１多結晶シリコン膜１７を所望のパターンに形成す
る。
次に、第１図（ｂ）に示されるように、バターニングし
た第１多結晶ノリコン、摸１７をマスクとしてＰ型不純
物であるボロンをインプラにて、例えば、２〜５ Ｘ
１０１３ｉｏｎｓ／ ｃｊドープし、Ｐ−１ｉ１Ｂの接
合の深さが３〜ｔ、ｃ＋ｍ以上になるように、例えば、
Ｎ８雰囲気中で１２００℃で１〜２Ｈ以上の高温熱処理
を行う。次に、通常ホトリソの後、インプラにてＮ型不
純物をドープし、ソース・ドレインであるＮ’［１９を
形成し、通常ホトリソの後インプラにてＰ型不純物をド
ープして、Ｐ一層１８のコンタクト取出部であるＰ’ｌ
’！ｉ２０を形成する。
た第１多結晶ノリコン、摸１７をマスクとしてＰ型不純
物であるボロンをインプラにて、例えば、２〜５ Ｘ
１０１３ｉｏｎｓ／ ｃｊドープし、Ｐ−１ｉ１Ｂの接
合の深さが３〜ｔ、ｃ＋ｍ以上になるように、例えば、
Ｎ８雰囲気中で１２００℃で１〜２Ｈ以上の高温熱処理
を行う。次に、通常ホトリソの後、インプラにてＮ型不
純物をドープし、ソース・ドレインであるＮ’［１９を
形成し、通常ホトリソの後インプラにてＰ型不純物をド
ープして、Ｐ一層１８のコンタクト取出部であるＰ’ｌ
’！ｉ２０を形成する。
次に、第１図（ｃ）に示されるように、第１多結晶シリ
コン膜１７上に直接接するように第２多結晶シリコン膜
２１を２０００〜５０００人の膜厚で全面に形成する。
コン膜１７上に直接接するように第２多結晶シリコン膜
２１を２０００〜５０００人の膜厚で全面に形成する。
次に、Ｎ型不純物を、例えば、リンを拡散法で高濃変に
全面に拡散し、第１多結晶シリコンｉｔ偵２ ｉの４度
が３ Ｘ ＞０”’＋Ｏｎｓ／ｃＩ４以上の濃度になる
ように拡散する。
全面に拡散し、第１多結晶シリコンｉｔ偵２ ｉの４度
が３ Ｘ ＞０”’＋Ｏｎｓ／ｃＩ４以上の濃度になる
ように拡散する。
次に、第１図（ｄ）に示されるように、第２多結晶ソリ
コン膜２０を通常のホトリソエツチング工程２こて第１
多結晶ノリコン膜を覆うようにバターニングするや次に
、従来工程同様の方法で、第１図（ｅ）に示されるよう
に、層間絶縁膜２２を形成し、電極開口部２３を形成し
た後、電極２４を形成することでノリコンゲートの縦型
０ＭＯ５構造の高耐圧半導体素子が製造できる。
コン膜２０を通常のホトリソエツチング工程２こて第１
多結晶ノリコン膜を覆うようにバターニングするや次に
、従来工程同様の方法で、第１図（ｅ）に示されるよう
に、層間絶縁膜２２を形成し、電極開口部２３を形成し
た後、電極２４を形成することでノリコンゲートの縦型
０ＭＯ５構造の高耐圧半導体素子が製造できる。
なお、上記実施例では素子分離に誘電体分離基板を用い
たが、ＰＮ分離５板でもよく、また、縦型ＤＭＯＳだけ
でなく横型ＤＭＯＳも同様のプロセスで形成できろ。
たが、ＰＮ分離５板でもよく、また、縦型ＤＭＯＳだけ
でなく横型ＤＭＯＳも同様のプロセスで形成できろ。
（発明の効果）
以上、詳細に説明したように、本発明によれば、不純物
をドープしない多結晶シリコン膜を形成した後、高温熱
処理を行うので、多結晶シリコン膜からのゲート酸化膜
への不純物の拡散がないため、ゲート酸化膜を薄くする
ことができる。
をドープしない多結晶シリコン膜を形成した後、高温熱
処理を行うので、多結晶シリコン膜からのゲート酸化膜
への不純物の拡散がないため、ゲート酸化膜を薄くする
ことができる。
また、第２多結晶シリコン膜形成後のリンの拡散で、第
１多結晶シリコン膜をゲート電極として十分なリン濃度
にすることができるので、薄いゲート酸化膜構造が可能
になり、闇値電圧Ｖ↑を低くすることができる。
１多結晶シリコン膜をゲート電極として十分なリン濃度
にすることができるので、薄いゲート酸化膜構造が可能
になり、闇値電圧Ｖ↑を低くすることができる。
第１図は本発明の一実施例を示す高耐圧半導体素子の製
造工程断面図、第２図は従来の高耐圧半導体素子の製造
工程断面図である。 １１・・・多結晶シリコン支持体、１２・・・分離絶縁
膜、１３・・・Ｎ′ｉ里込層、１４・・・Ｎ−島、１５
・・・フィールド酸化膜、１６・・・デーｌ−酸化ｌり
、１７・・・第１多結晶シリコン膜、１８・・・Ｐ一層
、１９・・・Ｎ“層、２０・・・Ｉ）゛ 層、２１・・
・第２多粘晶ンリコン膜、２２・・・層間絶縁（１２，
２３・・・コンタクト開口部、２４・・・電極。 特許出願人 沖電気工業株式会社 代 理 人 弁理士 ｌｌ￥ 水 守＾
へ
り句 −ｃ５
リ）ｃ８ 手続補正書（自発） 昭和６２年 ９月１０日 特許庁長官 小 川 邦 夫 殿 １、事件の表示 昭和６１年特許願第１５４１３８号 ２、発明の名称 高耐圧半４体素子の′Ｍ造方法 ３、補正をする者 ４、代理人 住所 〒（１０１）東京都千代田区外神田３−４−１０
明ｍ書の「発明の詳細な説明の欄」 ６、補正の内容 別紙の通り （１）明細書の第２頁第１３行乃至同頁１４行に記載の
ｒｄｉｆｒｕ−ｓｉｏｎＪをｒｄｉｆｆｕ−ｓｅｄ Ｊ
と補正する。 （２）明細書の第２頁第１６行に記載されてぃろｒｓｅ
ｌｆ Ａｌｉｇｎｅｄｊを７Ｓｅｌｆ−Ａｌｉｇｎｅｄ
Ｊと補正する。 （３）明細書の第８頁第３行に記載のｒ３ｘｌｏ”１０
口ｓ／ｃｎａ’Ｊをｒ Ｉ Ｘ１０”１ｏｎｓ／ａｍ’
ｊと補正スる。
造工程断面図、第２図は従来の高耐圧半導体素子の製造
工程断面図である。 １１・・・多結晶シリコン支持体、１２・・・分離絶縁
膜、１３・・・Ｎ′ｉ里込層、１４・・・Ｎ−島、１５
・・・フィールド酸化膜、１６・・・デーｌ−酸化ｌり
、１７・・・第１多結晶シリコン膜、１８・・・Ｐ一層
、１９・・・Ｎ“層、２０・・・Ｉ）゛ 層、２１・・
・第２多粘晶ンリコン膜、２２・・・層間絶縁（１２，
２３・・・コンタクト開口部、２４・・・電極。 特許出願人 沖電気工業株式会社 代 理 人 弁理士 ｌｌ￥ 水 守＾
へ
り句 −ｃ５
リ）ｃ８ 手続補正書（自発） 昭和６２年 ９月１０日 特許庁長官 小 川 邦 夫 殿 １、事件の表示 昭和６１年特許願第１５４１３８号 ２、発明の名称 高耐圧半４体素子の′Ｍ造方法 ３、補正をする者 ４、代理人 住所 〒（１０１）東京都千代田区外神田３−４−１０
明ｍ書の「発明の詳細な説明の欄」 ６、補正の内容 別紙の通り （１）明細書の第２頁第１３行乃至同頁１４行に記載の
ｒｄｉｆｒｕ−ｓｉｏｎＪをｒｄｉｆｆｕ−ｓｅｄ Ｊ
と補正する。 （２）明細書の第２頁第１６行に記載されてぃろｒｓｅ
ｌｆ Ａｌｉｇｎｅｄｊを７Ｓｅｌｆ−Ａｌｉｇｎｅｄ
Ｊと補正する。 （３）明細書の第８頁第３行に記載のｒ３ｘｌｏ”１０
口ｓ／ｃｎａ’Ｊをｒ Ｉ Ｘ１０”１ｏｎｓ／ａｍ’
ｊと補正スる。
Claims (1)
- 【特許請求の範囲】 シリコンゲート型ＤＭＯＳ構造を有する高耐圧半導体素
子の製造方法において、 （ａ）素子形成領域が分離された基板を形成する工程と
、 （ｂ）アクティブ及びフィールド領域を形成した後、ゲ
ート酸化膜を形成する工程と、 （ｃ）不純物をドープしない第１多結晶シリコン膜を形
成し、パターニングする工程と、 （ｄ）該第１多結晶シリコン膜をマスクとして、Ｐ型不
純物をドープし、高温熱処理によってＰ＾−層を形成す
る工程と、 （ｅ）ソース・ドレイン領域及び前記Ｐ＾−層のコンタ
クト接合部にＮ＾＋層及びＰ＾＋層を形成する工程と、 （ｆ）前記第１多結晶シリコン膜に直接接するように第
２多結晶シリコン膜を形成した後、リンを該第２多結晶
シリコンに高濃度に拡散して、前記第１多結晶シリコン
膜までリンが高濃度になるように拡散する工程と、 （ｇ）前記第１多結晶シリコン膜を覆うように前記第２
多結晶シリコン膜をパターニングする工程と、（ｈ）層
間絶縁膜を形成し、該層間絶縁膜にコンタクト開口部を
形成し、電極を形成する工程とを順に施すようにしたこ
とを特徴とする高耐圧半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15413886A JPS6310574A (ja) | 1986-07-02 | 1986-07-02 | 高耐圧半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15413886A JPS6310574A (ja) | 1986-07-02 | 1986-07-02 | 高耐圧半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6310574A true JPS6310574A (ja) | 1988-01-18 |
Family
ID=15577716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15413886A Pending JPS6310574A (ja) | 1986-07-02 | 1986-07-02 | 高耐圧半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6310574A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6475461B1 (en) | 1995-03-30 | 2002-11-05 | Nippon Sanso Corporation | Porous carbonaceous material, manufacturing method therefor and use thereof |
| CN114496758A (zh) * | 2022-01-11 | 2022-05-13 | 厦门中能微电子有限公司 | 一种采用多晶硅栅低温氧化的vdmos工艺 |
-
1986
- 1986-07-02 JP JP15413886A patent/JPS6310574A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN114496758A (zh) * | 2022-01-11 | 2022-05-13 | 厦门中能微电子有限公司 | 一种采用多晶硅栅低温氧化的vdmos工艺 |
| CN114496758B (zh) * | 2022-01-11 | 2022-10-11 | 厦门中能微电子有限公司 | 一种采用多晶硅栅低温氧化的vdmos工艺 |
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