JP3228246B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3228246B2 JP3228246B2 JP32710198A JP32710198A JP3228246B2 JP 3228246 B2 JP3228246 B2 JP 3228246B2 JP 32710198 A JP32710198 A JP 32710198A JP 32710198 A JP32710198 A JP 32710198A JP 3228246 B2 JP3228246 B2 JP 3228246B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- silicon
- silicon substrate
- charge
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にシリコン基板上に形成したシリコン酸化
膜の劣化を防止する製造方法に関する。
法に関し、特にシリコン基板上に形成したシリコン酸化
膜の劣化を防止する製造方法に関する。
【０００２】
【従来の技術】従来から、ＭＯＳトランジスタの製造工
程では、シリコン基板上にゲート酸化膜、ゲート電極を
順次形成し、しかる上で前記シリコン基板に不純物を注
入してソース・ドレイン領域を形成しているが、この種
のＭＯＳトランジスタでは、ゲート酸化膜とシリコン基
板界面の界面準位が、当該ＭＯＳトランジスタの特性な
いし信頼性を左右する要因となっており、そのため界面
準位を低減することが重要な要素の一つとなっている。
この目的のために、従来の製造方法では、ＭＯＳトラン
ジスタの最終工程において、水素雰囲気中で約４００℃
程度のアニールを行うという手法が採用されている。こ
のアニール工程を施すことにより、水素原子が半導体装
置内を拡散し、ゲート絶縁膜とシリコン基板界面に存在
するダングリングボンドと結合するため、ゲート絶縁膜
とシリコン基板界面の界面準位を低減することが可能と
なる。例えば、特開平７−７４１６７号公報にその一例
が記載されている。
程では、シリコン基板上にゲート酸化膜、ゲート電極を
順次形成し、しかる上で前記シリコン基板に不純物を注
入してソース・ドレイン領域を形成しているが、この種
のＭＯＳトランジスタでは、ゲート酸化膜とシリコン基
板界面の界面準位が、当該ＭＯＳトランジスタの特性な
いし信頼性を左右する要因となっており、そのため界面
準位を低減することが重要な要素の一つとなっている。
この目的のために、従来の製造方法では、ＭＯＳトラン
ジスタの最終工程において、水素雰囲気中で約４００℃
程度のアニールを行うという手法が採用されている。こ
のアニール工程を施すことにより、水素原子が半導体装
置内を拡散し、ゲート絶縁膜とシリコン基板界面に存在
するダングリングボンドと結合するため、ゲート絶縁膜
とシリコン基板界面の界面準位を低減することが可能と
なる。例えば、特開平７−７４１６７号公報にその一例
が記載されている。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うに最終工程において水素雰囲気でのアニールを行った
場合でも、最終的に形成されるＭＯＳトランジスタの特
性や信頼性の低いものが製造されることがある。その原
因について本発明者が種々検討を行ったところ、次の理
由を見いだした。すなわち、従来技術においては、最終
工程までの各種製造工程の途中段階ではゲート酸化膜と
シリコン基板界面に存在するダングリングボンドは水素
原子によって終端されてはいないため、ゲート酸化膜と
シリコン基板の界面準位密度が高い状態となっている。
このため、製造工程の途中の一つに、チャージ（電荷）
を誘起するような工程、つまり、プラズマエッチング工
程、イオン注入工程、または、プラズマＣＶＤ工程が存
在すると、これらの工程によってゲート酸化膜又はシリ
コン基板にチャージが誘起され、このチャージがゲート
酸化膜とシリコン基板との間で電流となって通流する。
そのために、このゲート酸化膜を貫通する電流でゲート
酸化膜自身が劣化し、このゲート酸化膜の劣化が前記し
たＭＯＳトランジスタの特性や信頼性を低下する要因と
なっている。
うに最終工程において水素雰囲気でのアニールを行った
場合でも、最終的に形成されるＭＯＳトランジスタの特
性や信頼性の低いものが製造されることがある。その原
因について本発明者が種々検討を行ったところ、次の理
由を見いだした。すなわち、従来技術においては、最終
工程までの各種製造工程の途中段階ではゲート酸化膜と
シリコン基板界面に存在するダングリングボンドは水素
原子によって終端されてはいないため、ゲート酸化膜と
シリコン基板の界面準位密度が高い状態となっている。
このため、製造工程の途中の一つに、チャージ（電荷）
を誘起するような工程、つまり、プラズマエッチング工
程、イオン注入工程、または、プラズマＣＶＤ工程が存
在すると、これらの工程によってゲート酸化膜又はシリ
コン基板にチャージが誘起され、このチャージがゲート
酸化膜とシリコン基板との間で電流となって通流する。
そのために、このゲート酸化膜を貫通する電流でゲート
酸化膜自身が劣化し、このゲート酸化膜の劣化が前記し
たＭＯＳトランジスタの特性や信頼性を低下する要因と
なっている。
【０００４】本発明の目的は、このようなチャージを半
導体装置に誘起するような工程を含む製造方法におい
て、ゲート酸化膜等のシリコン酸化膜を貫通する電流で
シリコン酸化膜が劣化する現象を防止し、特性及び信頼
性の高い半導体装置の製造が可能な製造方法を提供する
ことにある。
導体装置に誘起するような工程を含む製造方法におい
て、ゲート酸化膜等のシリコン酸化膜を貫通する電流で
シリコン酸化膜が劣化する現象を防止し、特性及び信頼
性の高い半導体装置の製造が可能な製造方法を提供する
ことにある。
【０００５】
【課題を解決するための手段】本発明は、図１に概念フ
ローを示すように、シリコン基板にシリコン酸化膜を形
成する工程（Ｓ１０１）と、前記シリコン酸化膜又はシ
リコン基板にチャージを誘起する処理工程（Ｓ１０３）
とを備える半導体装置の製造方法において、前記シリコ
ン酸化膜の形成工程（Ｓ１０１）と前記チャージを誘起
する処理工程（Ｓ１０３）の間に、前記シリコン酸化膜
とシリコン基板との間の界面準位密度を低減するために
水素を含む雰囲気でのアニールを行う工程（Ｓ１０２）
を含むことを特徴とする。また、本発明においては、前
記アニールを行う工程と前記チャージを誘起する処理工
程の間には５００℃以上の熱処理工程を含まないことを
特徴とする。ここで、前記水素を含む雰囲気でのアニー
ル工程（Ｓ１０２）は、水素雰囲気あるいは水蒸気雰囲
気で加熱を行う工程とする。また、この場合、前記アニ
ール工程での加熱は４００〜５００℃の温度範囲で、か
つ３０分程度とすることが好ましい。
ローを示すように、シリコン基板にシリコン酸化膜を形
成する工程（Ｓ１０１）と、前記シリコン酸化膜又はシ
リコン基板にチャージを誘起する処理工程（Ｓ１０３）
とを備える半導体装置の製造方法において、前記シリコ
ン酸化膜の形成工程（Ｓ１０１）と前記チャージを誘起
する処理工程（Ｓ１０３）の間に、前記シリコン酸化膜
とシリコン基板との間の界面準位密度を低減するために
水素を含む雰囲気でのアニールを行う工程（Ｓ１０２）
を含むことを特徴とする。また、本発明においては、前
記アニールを行う工程と前記チャージを誘起する処理工
程の間には５００℃以上の熱処理工程を含まないことを
特徴とする。ここで、前記水素を含む雰囲気でのアニー
ル工程（Ｓ１０２）は、水素雰囲気あるいは水蒸気雰囲
気で加熱を行う工程とする。また、この場合、前記アニ
ール工程での加熱は４００〜５００℃の温度範囲で、か
つ３０分程度とすることが好ましい。
【０００６】本発明のアニール工程を含むことにより、
水素原子が半導体装置内を拡散し、シリコン酸化膜とシ
リコン基板界面に存在するダングリングボンドと結合す
る。これによりシリコン酸化膜とシリコン基板界面の界
面準位が低減され、チャージが要因となるシリコン酸化
膜とシリコン基板の間の貫通電流が抑制され、シリコン
酸化膜の劣化を防ぐことができる。したがって、本発明
を例えば、ＭＯＳトランジスタのゲート酸化膜を形成し
た後の工程に適用することにより、ＭＯＳトランジスタ
を含む半導体装置の歩留まりが向上し、また、半導体装
置の長期信頼性が向上する。
水素原子が半導体装置内を拡散し、シリコン酸化膜とシ
リコン基板界面に存在するダングリングボンドと結合す
る。これによりシリコン酸化膜とシリコン基板界面の界
面準位が低減され、チャージが要因となるシリコン酸化
膜とシリコン基板の間の貫通電流が抑制され、シリコン
酸化膜の劣化を防ぐことができる。したがって、本発明
を例えば、ＭＯＳトランジスタのゲート酸化膜を形成し
た後の工程に適用することにより、ＭＯＳトランジスタ
を含む半導体装置の歩留まりが向上し、また、半導体装
置の長期信頼性が向上する。
【０００７】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図２は本発明の第１の実施形態を工
程順に示す断面図である。また、図３はそのプロセスフ
ローである。先ず、図２（ａ）のように、Ｐ型シリコン
基板１０１の表面を酸化してパッド酸化膜１０２を形成
し、かつその上にシリコン窒化膜１０３を形成する（Ｓ
２０１）。そして、前記シリコン窒化膜１０３を素子形
成領域に残した上で前記シリコン基板１０１の表面を選
択酸化してＬＯＣＯＳ（Local Oxidation of Silicon）
構造の素子分離用シリコン酸化膜１０４を形成する（Ｓ
２０２）。次いで、前記シリコン窒化膜１０３を除去
し、さらに前記パッド酸化膜１０２を除去し、図２
（ｂ）のように、前記素子分離用シリコン酸化膜で囲ま
れる素子形成領域にシリコン基板１０１の表面を露出す
る。そして、アンモニア過水や硫酸過水などの薬液浸漬
により前記シリコン基板の表面を洗浄し（Ｓ２０３）、
さらに、抵抗加熱炉を用いて、８００〜９５０℃の酸素
あるいは水蒸気の雰囲気中で加熱することにより、前記
素子形成領域のシリコン基板１０１の表面に膜厚１００
Å程度のシリコン酸化膜からなるゲート酸化膜１０５を
形成する（Ｓ２０４）。次いで、図２（ｃ）のように、
減圧化学気相成長（ＬＰＣＶＤ）法により膜厚１０００
〜３０００Åの多結晶シリコン膜を形成する（Ｓ２０
５）。このとき、ゲート酸化膜１０５とシリコン基板１
０１の界面には、シリコンのダングリングボンド（未結
合手）に起因した界面準位が１Ｅ１１ｅＶ／ｃｍ2 程度
以上存在している。
参照して説明する。図２は本発明の第１の実施形態を工
程順に示す断面図である。また、図３はそのプロセスフ
ローである。先ず、図２（ａ）のように、Ｐ型シリコン
基板１０１の表面を酸化してパッド酸化膜１０２を形成
し、かつその上にシリコン窒化膜１０３を形成する（Ｓ
２０１）。そして、前記シリコン窒化膜１０３を素子形
成領域に残した上で前記シリコン基板１０１の表面を選
択酸化してＬＯＣＯＳ（Local Oxidation of Silicon）
構造の素子分離用シリコン酸化膜１０４を形成する（Ｓ
２０２）。次いで、前記シリコン窒化膜１０３を除去
し、さらに前記パッド酸化膜１０２を除去し、図２
（ｂ）のように、前記素子分離用シリコン酸化膜で囲ま
れる素子形成領域にシリコン基板１０１の表面を露出す
る。そして、アンモニア過水や硫酸過水などの薬液浸漬
により前記シリコン基板の表面を洗浄し（Ｓ２０３）、
さらに、抵抗加熱炉を用いて、８００〜９５０℃の酸素
あるいは水蒸気の雰囲気中で加熱することにより、前記
素子形成領域のシリコン基板１０１の表面に膜厚１００
Å程度のシリコン酸化膜からなるゲート酸化膜１０５を
形成する（Ｓ２０４）。次いで、図２（ｃ）のように、
減圧化学気相成長（ＬＰＣＶＤ）法により膜厚１０００
〜３０００Åの多結晶シリコン膜を形成する（Ｓ２０
５）。このとき、ゲート酸化膜１０５とシリコン基板１
０１の界面には、シリコンのダングリングボンド（未結
合手）に起因した界面準位が１Ｅ１１ｅＶ／ｃｍ2 程度
以上存在している。
【０００８】次いで、前記シリコン基板１０１に対し、
抵抗加熱炉を用いて、約４００〜５００℃で水素雰囲気
にて約３０分程度半導体装置を加熱してアニールを行う
（Ｓ２０６）。この工程により、前記ゲート酸化膜１０
５とシリコン基板１０１の間に存在していた界面準位密
度は１Ｅ１０ｅＶ／ｃｍ2 程度に低減される。続いて、
図２（ｄ）のように、前記多結晶シリコン膜１０６及び
ゲート酸化膜１０５をフォトリソグラフィ技術を用いた
選択的にパターン形成し、電界効果トランジスタのゲー
ト電極１０７を形成する（Ｓ２０７）。このフォトリソ
グラフィ技術の詳細な説明は省略するが、多結晶シリコ
ン膜上にフォトレジストを塗布し、ステッパを用いてフ
ォトマスクパターンをフォトレジストに転写して感光
し、かつ現像し、所望の形状にパターニングする。そし
て、前記パターニングされたフォトレジストをマスク材
として、プラズマを利用したドライエッチング技術で多
結晶シリコン膜をパターニングする。しかる後は、図２
（ｅ）のように、前記ゲート電極１０７を利用したセル
フアラインによりＮ型不純物をシリコン基板１０１にイ
オン注入し、Ｎ型ソース・ドレインのＬＤＤ領域１０８
を形成する（Ｓ２０８）。
抵抗加熱炉を用いて、約４００〜５００℃で水素雰囲気
にて約３０分程度半導体装置を加熱してアニールを行う
（Ｓ２０６）。この工程により、前記ゲート酸化膜１０
５とシリコン基板１０１の間に存在していた界面準位密
度は１Ｅ１０ｅＶ／ｃｍ2 程度に低減される。続いて、
図２（ｄ）のように、前記多結晶シリコン膜１０６及び
ゲート酸化膜１０５をフォトリソグラフィ技術を用いた
選択的にパターン形成し、電界効果トランジスタのゲー
ト電極１０７を形成する（Ｓ２０７）。このフォトリソ
グラフィ技術の詳細な説明は省略するが、多結晶シリコ
ン膜上にフォトレジストを塗布し、ステッパを用いてフ
ォトマスクパターンをフォトレジストに転写して感光
し、かつ現像し、所望の形状にパターニングする。そし
て、前記パターニングされたフォトレジストをマスク材
として、プラズマを利用したドライエッチング技術で多
結晶シリコン膜をパターニングする。しかる後は、図２
（ｅ）のように、前記ゲート電極１０７を利用したセル
フアラインによりＮ型不純物をシリコン基板１０１にイ
オン注入し、Ｎ型ソース・ドレインのＬＤＤ領域１０８
を形成する（Ｓ２０８）。
【０００９】ここで、前記ドライエッチング技術には、
例えばプラズマエッチング技術か用いられるが、プラズ
マによって前記ゲート酸化膜１０５又はシリコン基板１
０１にチャージが誘起される状態となる。あるいは、そ
の前、あるいはその後のイオン注入工程によりチャージ
が誘起される状態となる。しかしながら、この実施形態
では、前記したゲート酸化膜１０５を形成した後に直ち
に水素雰囲気中でのアニール工程Ｓ２０６を行ってゲー
ト酸化膜１０５とシリコン基板１０１の界面のシリコン
ダングリングボンドを水素によって終端しているため、
ゲート酸化膜１０５とシリコン基板１０１との間に存在
していた界面準位密度は１Ｅ１０ｅｖ／ｃｍ2 程度に低
減されている。このため、例えば、ゲート酸化膜１０５
中に誘起されたチャージがゲート酸化膜１０５を貫通す
ることが抑制され、チャージの貫通に伴うゲート酸化膜
１０５の劣化が低減される。これにより、ＭＯＳトラン
ジスタを含む半導体装置の歩留まり向上や信頼性の向上
が実現される。
例えばプラズマエッチング技術か用いられるが、プラズ
マによって前記ゲート酸化膜１０５又はシリコン基板１
０１にチャージが誘起される状態となる。あるいは、そ
の前、あるいはその後のイオン注入工程によりチャージ
が誘起される状態となる。しかしながら、この実施形態
では、前記したゲート酸化膜１０５を形成した後に直ち
に水素雰囲気中でのアニール工程Ｓ２０６を行ってゲー
ト酸化膜１０５とシリコン基板１０１の界面のシリコン
ダングリングボンドを水素によって終端しているため、
ゲート酸化膜１０５とシリコン基板１０１との間に存在
していた界面準位密度は１Ｅ１０ｅｖ／ｃｍ2 程度に低
減されている。このため、例えば、ゲート酸化膜１０５
中に誘起されたチャージがゲート酸化膜１０５を貫通す
ることが抑制され、チャージの貫通に伴うゲート酸化膜
１０５の劣化が低減される。これにより、ＭＯＳトラン
ジスタを含む半導体装置の歩留まり向上や信頼性の向上
が実現される。
【００１０】因みに、図４ないし図６は前記実施形態で
製造した半導体装置の特性を測定した結果を示す図であ
る。図４は水素雰囲気中アニールの有無によるゲート酸
化膜/シリコン基板間の界面準位密度の違いを示してお
り、シリコンの伝導帯と価電子帯との間のポテンシャル
電位１．１ｅＶ間の各ポテンシャルにおける界面準位密
度を示しており、水素雰囲気中アニールを行うことによ
り、各ポテンシャルでの界面準位密度が低減されている
ことが分かる。また、図５はＭＯＳキャパシタを用いた
経時絶縁破壊試験の結果を示しており、ブレークダウン
電荷Ｑｂｄと累積破壊率の関係を示しており、水素雰囲
気中アニールを行うことにより、Ｑｂｄが増加され、Ｍ
ＯＳキャパシタの耐圧が向上されていることが分かる。
さらに、図６は初期耐圧試験結果を示しており、水素雰
囲気アニールを行うことにより、低電界での破壊が防止
され、全体としての歩留りが格段に向上していることが
分かる。このように、本実施形態での水素雰囲気アニー
ルにより界面準位が低減され、経時絶縁破壊耐性と歩留
まりの点において格段に向上していることが分かる。
製造した半導体装置の特性を測定した結果を示す図であ
る。図４は水素雰囲気中アニールの有無によるゲート酸
化膜/シリコン基板間の界面準位密度の違いを示してお
り、シリコンの伝導帯と価電子帯との間のポテンシャル
電位１．１ｅＶ間の各ポテンシャルにおける界面準位密
度を示しており、水素雰囲気中アニールを行うことによ
り、各ポテンシャルでの界面準位密度が低減されている
ことが分かる。また、図５はＭＯＳキャパシタを用いた
経時絶縁破壊試験の結果を示しており、ブレークダウン
電荷Ｑｂｄと累積破壊率の関係を示しており、水素雰囲
気中アニールを行うことにより、Ｑｂｄが増加され、Ｍ
ＯＳキャパシタの耐圧が向上されていることが分かる。
さらに、図６は初期耐圧試験結果を示しており、水素雰
囲気アニールを行うことにより、低電界での破壊が防止
され、全体としての歩留りが格段に向上していることが
分かる。このように、本実施形態での水素雰囲気アニー
ルにより界面準位が低減され、経時絶縁破壊耐性と歩留
まりの点において格段に向上していることが分かる。
【００１１】なお、第１の実施形態ではチャージを誘起
する工程（Ｓ２０７）の直前に水素雰囲気中アニール工
程（Ｓ２０６）を行っているが、ゲート酸化膜１０５と
シリコン基板１０１の界面のシリコンダングリングボン
ドを終端した水素は約５００℃以下の熱処理では脱離す
ることはない。したがって、水素雰囲気中アニール工程
（Ｓ２０６）とチャージを誘起する工程（Ｓ２０７）の
間には、５００℃以上の熱処理でなければ、何工程でも
挿入できることは言うまでもない。
する工程（Ｓ２０７）の直前に水素雰囲気中アニール工
程（Ｓ２０６）を行っているが、ゲート酸化膜１０５と
シリコン基板１０１の界面のシリコンダングリングボン
ドを終端した水素は約５００℃以下の熱処理では脱離す
ることはない。したがって、水素雰囲気中アニール工程
（Ｓ２０６）とチャージを誘起する工程（Ｓ２０７）の
間には、５００℃以上の熱処理でなければ、何工程でも
挿入できることは言うまでもない。
【００１２】前記第１の実施形態では、本発明にかかる
水素雰囲気アニールをゲート電極となる多結晶シリコン
膜のパターニング工程前に実施したが、ゲート電極パタ
ーニング工程後のイオン注入工程の前についても適用す
ることができる。図７はそのプロセスフローであり、本
発明の第２の実施形態を示している。なお、前記第１の
実施形態と同一フローには同一符号を付してある。この
第２の実施形態では、前記した多結晶シリコン膜のパタ
ーニング工程（Ｓ２０７）の前にアニール工程（Ｓ２０
６）は行わず、このパターニング工程（Ｓ２０７）の後
に、抵抗加熱炉を用いて、約４００〜５００℃で水素雰
囲気にて約３０分程度半導体装置を加熱するアニール工
程（Ｓ２０６）を行っている。この水素雰囲気中アニー
ル工程（Ｓ２０６）により、図２に示したゲート酸化膜
１０５とシリコン基板１０１の間に存在していた、界面
準位密度は１Ｅ１０ｅＶ／ｃｍ2 程度に低減される。
水素雰囲気アニールをゲート電極となる多結晶シリコン
膜のパターニング工程前に実施したが、ゲート電極パタ
ーニング工程後のイオン注入工程の前についても適用す
ることができる。図７はそのプロセスフローであり、本
発明の第２の実施形態を示している。なお、前記第１の
実施形態と同一フローには同一符号を付してある。この
第２の実施形態では、前記した多結晶シリコン膜のパタ
ーニング工程（Ｓ２０７）の前にアニール工程（Ｓ２０
６）は行わず、このパターニング工程（Ｓ２０７）の後
に、抵抗加熱炉を用いて、約４００〜５００℃で水素雰
囲気にて約３０分程度半導体装置を加熱するアニール工
程（Ｓ２０６）を行っている。この水素雰囲気中アニー
ル工程（Ｓ２０６）により、図２に示したゲート酸化膜
１０５とシリコン基板１０１の間に存在していた、界面
準位密度は１Ｅ１０ｅＶ／ｃｍ2 程度に低減される。
【００１３】そのため、図２（ｅ）に示したソース・ド
レインのＬＤＤ領域１０８を形成するためのイオン注入
によってシリコン基板１０１にヒ素をイオン注入する工
程（Ｓ２０８）では、ゲート酸化膜１０５とシリコン基
板１０１の間に存在していた界面準位密度は１Ｅ１０ｅ
Ｖ／ｃｍ2 程度に低減されている。このため、前記イオ
ン注入工程（Ｓ２０８）において誘起されたチャージが
ゲート酸化膜１０５を貫通することによって生じるゲー
ト酸化膜１０５の劣化が低減される。これにより、前記
第１の実施形態と同様に、半導体装置の歩留まり向上や
信頼性の向上という効果がもたらされる。また、この第
２の実施形態においても、水素雰囲気中アニールとイオ
ン注入工程との間には、５００℃以上の熱処理でなけれ
ば、何工程でも挿入できることは言うまでもない。
レインのＬＤＤ領域１０８を形成するためのイオン注入
によってシリコン基板１０１にヒ素をイオン注入する工
程（Ｓ２０８）では、ゲート酸化膜１０５とシリコン基
板１０１の間に存在していた界面準位密度は１Ｅ１０ｅ
Ｖ／ｃｍ2 程度に低減されている。このため、前記イオ
ン注入工程（Ｓ２０８）において誘起されたチャージが
ゲート酸化膜１０５を貫通することによって生じるゲー
ト酸化膜１０５の劣化が低減される。これにより、前記
第１の実施形態と同様に、半導体装置の歩留まり向上や
信頼性の向上という効果がもたらされる。また、この第
２の実施形態においても、水素雰囲気中アニールとイオ
ン注入工程との間には、５００℃以上の熱処理でなけれ
ば、何工程でも挿入できることは言うまでもない。
【００１４】また、本発明は、シリコン酸化膜やシリコ
ン窒化膜等を形成するためのプラズマＣＶＤ（Chemical
Vapor Deposition)工程に対しても適用することが可能
である。図８はそのプロセスフローであり、本発明の第
３の実施形態を示している。なお、前記第１及び第２の
実施形態と同一フローには同一符号を付してある。この
第３の実施形態では、例えば、図２に示したゲート酸化
膜１０５、ゲート電極１０７を形成し、さらに、シリコ
ン基板１０１に対して低濃度のＬＤＤ領域１０８を形成
した工程（Ｓ２０８）の後に、前記ゲート電極１０７の
側面に側壁を形成すべく、図２（ｆ）のように、プラズ
マＣＶＤ法によりシリコン酸化膜１０９を形成する工程
（Ｓ２０９）を含んでいるものとする。そして、第１及
び第２の実施形態と同様に、抵抗加熱炉を用いて、約４
００〜５００℃で水素雰囲気にて約３０分程度半導体装
置を加熱するアニール工程（Ｓ２０６）を、前記プラズ
マＣＶＤシリコン酸化膜１０９の形成工程（Ｓ２０９）
の前に行う。このアニール工程（Ｓ２０６）により、ゲ
ート酸化膜１０５とシリコン基板１０１の間に存在して
いた、界面準位密度は１Ｅ１０ｅＶ／ｃｍ2 程度に低減
される。しかる上で、前記したプラズマＣＶＤシリコン
酸化膜を形成する。
ン窒化膜等を形成するためのプラズマＣＶＤ（Chemical
Vapor Deposition)工程に対しても適用することが可能
である。図８はそのプロセスフローであり、本発明の第
３の実施形態を示している。なお、前記第１及び第２の
実施形態と同一フローには同一符号を付してある。この
第３の実施形態では、例えば、図２に示したゲート酸化
膜１０５、ゲート電極１０７を形成し、さらに、シリコ
ン基板１０１に対して低濃度のＬＤＤ領域１０８を形成
した工程（Ｓ２０８）の後に、前記ゲート電極１０７の
側面に側壁を形成すべく、図２（ｆ）のように、プラズ
マＣＶＤ法によりシリコン酸化膜１０９を形成する工程
（Ｓ２０９）を含んでいるものとする。そして、第１及
び第２の実施形態と同様に、抵抗加熱炉を用いて、約４
００〜５００℃で水素雰囲気にて約３０分程度半導体装
置を加熱するアニール工程（Ｓ２０６）を、前記プラズ
マＣＶＤシリコン酸化膜１０９の形成工程（Ｓ２０９）
の前に行う。このアニール工程（Ｓ２０６）により、ゲ
ート酸化膜１０５とシリコン基板１０１の間に存在して
いた、界面準位密度は１Ｅ１０ｅＶ／ｃｍ2 程度に低減
される。しかる上で、前記したプラズマＣＶＤシリコン
酸化膜を形成する。
【００１５】この製造方法により、プラズマＣＶＤ工程
（Ｓ２０９）においてゲート酸化膜１０５又はシリコン
基板１０１にチャージが誘起されても、ゲート酸化膜１
０５とシリコン基板１０１の間に存在していた界面準位
密度は１Ｅ１０ｅＶ／ｃｍ2程度に低減されているた
め、誘起されたチャージがゲート酸化膜１０５を貫通す
ることによって生じるゲート酸化膜１０５の劣化が低減
される。したがって、この第３の実施形態においても、
半導体装置の歩留まり向上や信頼性の向上という効果が
得られることになる。なお、第３の実施形態において
も、水素雰囲気中アニールとチャージを誘起する工程の
間には、５００℃以上の熱処理でなければ、何工程でも
挿入できることは言うまでもない。
（Ｓ２０９）においてゲート酸化膜１０５又はシリコン
基板１０１にチャージが誘起されても、ゲート酸化膜１
０５とシリコン基板１０１の間に存在していた界面準位
密度は１Ｅ１０ｅＶ／ｃｍ2程度に低減されているた
め、誘起されたチャージがゲート酸化膜１０５を貫通す
ることによって生じるゲート酸化膜１０５の劣化が低減
される。したがって、この第３の実施形態においても、
半導体装置の歩留まり向上や信頼性の向上という効果が
得られることになる。なお、第３の実施形態において
も、水素雰囲気中アニールとチャージを誘起する工程の
間には、５００℃以上の熱処理でなければ、何工程でも
挿入できることは言うまでもない。
【００１６】ここで、前記第１ないし第３の各実施形態
では、水素雰囲気のアニールとして、水素雰囲気での抵
抗加熱炉による方法を説明したが、水素雰囲気としては
水蒸気雰囲気であってもよく、また加熱にはランプ加熱
を利用することも可能である。また、前記各実施形態で
は、ゲート酸化膜としてのシリコン酸化膜とシリコン基
板との界面準位を低減する例を示しているが、シリコン
半導体層とその表面のシリコン酸化膜との構造体であれ
ば、本発明はＭＯＳトランジスタのゲート酸化膜に適用
することに限られるものではない。
では、水素雰囲気のアニールとして、水素雰囲気での抵
抗加熱炉による方法を説明したが、水素雰囲気としては
水蒸気雰囲気であってもよく、また加熱にはランプ加熱
を利用することも可能である。また、前記各実施形態で
は、ゲート酸化膜としてのシリコン酸化膜とシリコン基
板との界面準位を低減する例を示しているが、シリコン
半導体層とその表面のシリコン酸化膜との構造体であれ
ば、本発明はＭＯＳトランジスタのゲート酸化膜に適用
することに限られるものではない。
【００１７】
【発明の効果】以上説明したように本発明は、シリコン
基板にシリコン酸化膜を形成する工程と、シリコン酸化
膜又はシリコン基板にチャージを誘起する処理工程との
間に、シリコン酸化膜とシリコン基板との間の界面準位
密度を低減するための水素を含む雰囲気でのアニール工
程を含み、かつ前記アニールを行う工程と前記チャージ
を誘起する処理工程の間には５００℃以上の熱処理工程
を含まないことにより、水素原子が半導体装置内を拡散
し、シリコン酸化膜とシリコン基板界面に存在するダン
グリングボンドと結合する。これによりシリコン酸化膜
とシリコン基板界面の界面準位が低減され、チャージが
要因となるシリコン酸化膜とシリコン基板の間の貫通電
流が抑制され、シリコン酸化膜の劣化を防止し、半導体
装置の歩留まりを向上し、かつ、半導体装置の長期信頼
性を向上することが可能となる。
基板にシリコン酸化膜を形成する工程と、シリコン酸化
膜又はシリコン基板にチャージを誘起する処理工程との
間に、シリコン酸化膜とシリコン基板との間の界面準位
密度を低減するための水素を含む雰囲気でのアニール工
程を含み、かつ前記アニールを行う工程と前記チャージ
を誘起する処理工程の間には５００℃以上の熱処理工程
を含まないことにより、水素原子が半導体装置内を拡散
し、シリコン酸化膜とシリコン基板界面に存在するダン
グリングボンドと結合する。これによりシリコン酸化膜
とシリコン基板界面の界面準位が低減され、チャージが
要因となるシリコン酸化膜とシリコン基板の間の貫通電
流が抑制され、シリコン酸化膜の劣化を防止し、半導体
装置の歩留まりを向上し、かつ、半導体装置の長期信頼
性を向上することが可能となる。
【図１】本発明の製造方法の概念工程を示すプロセスフ
ロー図である。
ロー図である。
【図２】本発明の第１の実施形態における半導体装置の
断面工程図である。
断面工程図である。
【図３】本発明の第１の実施形態のプロセセスフロー図
である。
である。
【図４】ゲート酸化膜とシリコン基板界面の界面準位密
度を示す図である。
度を示す図である。
【図５】経時絶縁破壊試験結果を示す図である。
【図６】初期耐圧試験結果を示す図である。
【図７】本発明の第２の実施形態のプロセスフロー図で
ある。
ある。
【図８】本発明の第３の実施形態のプロセスフロー図で
ある。
ある。
１０１ シリコン基板 １０２ パッド酸化膜 １０３ シリコン窒化膜 １０４ 素子分離用シリコン酸化膜 １０５ ゲート酸化膜 １０６ 多結晶シリコン膜 １０７ ゲート電極 １０８ ソース・ドレインＬＤＤ領域 １０９ ＣＶＤシリコン酸化膜 Ｓ１０１ シリコン酸化膜の形成工程 Ｓ１０２ 水素雰囲気でのアニール工程 Ｓ１０３ チャージを誘起する処理工程
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/316 H01L 29/78
Claims (5)
- 【請求項１】 シリコン基板にシリコン酸化膜を形成す
る工程と、前記シリコン酸化膜又はシリコン基板にチャ
ージを誘起する処理工程とを備える半導体装置の製造方
法において、前記シリコン酸化膜の形成工程と前記チャ
ージを誘起する処理工程の間に、前記シリコン酸化膜と
シリコン基板との間の界面準位密度を低減するために水
素を含む雰囲気でのアニールを行う工程を含み、かつ前
記アニールを行う工程と前記チャージを誘起する処理工
程の間には５００℃以上の熱処理工程を含まないことを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記水素を含む雰囲気でのアニール工程
は、水素雰囲気あるいは水蒸気雰囲気で加熱を行う工程
である請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記加熱は４００〜５００℃の温度範囲
で、かつ３０分程度である請求項２に記載の半導体装置
の製造方法。 - 【請求項４】 前記シリコン酸化膜は、ＭＯＳトランジ
スタのゲート酸化膜である請求項１ないし３のいずれか
に記載の半導体装置の製造方法。 - 【請求項５】 前記チャージを誘起する処理工程は、Ｍ
ＯＳトランジスタのソース・ドレイン領域を形成するイ
オン注入工程、ゲート電極を形成する多結晶シリコンに
不純物を導入するイオン注入工程、プラズマＣＶＤ法に
よりシリコン酸化膜又はシリコン窒化膜を形成する工程
のいずれかである請求項１ないし４のいずれかに記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32710198A JP3228246B2 (ja) | 1998-11-17 | 1998-11-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32710198A JP3228246B2 (ja) | 1998-11-17 | 1998-11-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150506A JP2000150506A (ja) | 2000-05-30 |
| JP3228246B2 true JP3228246B2 (ja) | 2001-11-12 |
Family
ID=18195311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32710198A Expired - Fee Related JP3228246B2 (ja) | 1998-11-17 | 1998-11-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3228246B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7339388B2 (en) * | 2003-08-25 | 2008-03-04 | Tau-Metrix, Inc. | Intra-clip power and test signal generation for use with test structures on wafers |
-
1998
- 1998-11-17 JP JP32710198A patent/JP3228246B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000150506A (ja) | 2000-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970000703B1 (ko) | 반도체 장치의 제조 방법 | |
| JPH0352224B2 (ja) | ||
| JPH11103050A (ja) | 半導体装置及びその製造方法 | |
| JP3228246B2 (ja) | 半導体装置の製造方法 | |
| JP3058981B2 (ja) | トランジスタの製造方法 | |
| JP2002164537A (ja) | 半導体装置及びその製造方法 | |
| JPH02133929A (ja) | 半導体装置およびその製造方法 | |
| TW200534343A (en) | Manufacturing method of semiconductor device | |
| JP3397804B2 (ja) | 不揮発性メモリの製造方法 | |
| JPH05267338A (ja) | 半導体装置の製造方法 | |
| JPH0555232A (ja) | 半導体装置の製造方法 | |
| JPH05121432A (ja) | 半導体集積回路素子 | |
| JP2988067B2 (ja) | 絶縁型電界効果トランジスタの製造方法 | |
| JPH0582734A (ja) | Ｍｏｓ半導体装置の製造方法 | |
| JP3566811B2 (ja) | 半導体装置及びその製造方法 | |
| KR100422325B1 (ko) | 반도체 소자의 제조방법 | |
| JPS6310574A (ja) | 高耐圧半導体素子の製造方法 | |
| JPH03108340A (ja) | 半導体装置の製造方法 | |
| JPS59150477A (ja) | 半導体装置の製造方法 | |
| JPH0738092A (ja) | 半導体装置の製造方法 | |
| JPH1065156A (ja) | 半導体装置の製造方法 | |
| JPS61154078A (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPH04365328A (ja) | 半導体装置の製造方法 | |
| JPH04133333A (ja) | 半導体装置の製造方法 | |
| JPS639924A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080907 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080907 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090907 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090907 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120907 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120907 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130907 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |