JPH04133333A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体装置の製造方法に関し、特にゲート・ド
レインオーバーラツプ構造の製造方法に関するものであ
る。

（ロ）従来の技術 ホットキャリアの注入により例えばＬＤＤ構造トランジ
スタでも特性が大きく劣化することが最近のレポートに
よって報告され　前述の問題を解決した構造として　例
えばｒＥＤＭ　　８９Ｐ、７６５〜７６８°’Ａ　　Ｓ
ｅＮ　Ａｌ＋Ｈ＋ｅｄ　ＩｎｖｅｒｓｅＴ　Ｇａｔｅ　
　Ｆｕｌｌｙ　０ｖｅｒｌａｐｐｅｄ　　ＬＤＤ　Ｄｅ
ｖｉｃｅ　ｆｏｒＳ＋＋ｂ−Ｈａｌｌ　　Ｍｉｃｒｏｎ
　ＣＭＯ３’がある。

このトランジスタは　第２図りの様に　ゲートが逆Ｔの
形状を有するトランジスタ（以下インバーストランジス
タと言う。）である。図のようにゲート・ドレインが、
オーバーランプしているので、とレイン電界を緩和し、
またドレイン耐圧及びホットキャリア耐性が向上する効
果を有する。

またオーバーラツプゲートから垂直にｎ−層へ電界がか
かり、表面のｎ　４−化、抵抗が下がってｇ。

およびチャンネル電流がＬＤＤ構造よりも増加する特徴
を有している。

製造方法は、第２図Ａの如く、半導体基板（１０）上に
、約１００人のゲート酸化膜（１１１，約１００〜５０
０人の第１のポリシリコン層（１２）および４０人の熱
酸化膜（］３）を積層する。続いて第２のポリシリコン
（１４）を被着し、ＲＴＥでゲートを形成する。ここで
熱酸化膜は　ＲＩＥによる選択エツチングする際のスト
ッパーとして働く、また残った酸化膜（１３）は　ｌ（
Ｆで除去する。

続いて第２図Ｂの如く、例えばホトレジストやゲートを
マスクにして　リンをイオン注入し　低濃度のソース、
ドレイン（１５）、（１６）　　を形成する。

続いて第２図Ｃの如く、〜３００人の第３のポリシリコ
ン（１７）を全面に形成し、第２図りの如（絶縁膜（１
８）を全面に形成する。

最後に、前記絶縁膜（１８）をエツチングして、サイド
ウオールスペーサ形状に形成し、第２図Ｅの如くゲート
および絶縁膜をマスクにして例えばヒ素をイオン注入し
、高濃度のソース、ドレイン領域（１９）、（２０）を
形成する。

以上のような方法で一般的にインバースＴトランジスタ
が形成される。

（ハ）発明が解決しようとした課題 まずゲートオーバーラツプ部のゲート・ゲート酸化膜・
低濃度のソース、ドレインで容量が形成され、スピード
の低下を招く問題があった。

また微細化するにつれて　ゲート電極下の絶縁膜も薄く
形成する必要が生じ、特にドレインと基板間にトンネル
電流が生じ、リーク電流として観測される。

更に第２図Ｅの工程において、ゲートの周辺の２層のポ
リシリコン（１２）、（１７）をエツチングすると、ゲ
ー）　（１４）上には１層のポリシリコン（１７）Ｌか
ないために、ゲート（１４）のエツチングが生じ、イオ
ンのチャンネルへの突き抜け等によりトランジスタ特性
の変化が生じる問題があった。

（ニ）課題を解決するための手段 本発明は前述の課題に鑑みて成され、インバースＴ型の
ゲートを有する半導体装置の製造方法であって。

前記ゲートは、そのゲートの下部で構成する第１のゲー
［４２）、この第１のゲート（４２）の中央で厚く構成
される第２のゲー［３６）　　前記第１のゲー［４２）
上で且つ前記第２のゲート（３６）の側壁にＬ字型で構
成される第３のゲート（４３）とを有し 実質的に　前記第２のゲー［３６）周辺縁て前記ゲート
下部に形成されているゲート酸化膜（３１）をＬＯＣＯ
３酸化することで解決するものである。

また前記第２のゲー［３６）上には絶縁膜（３５）が形
成され、前記第３のゲー［４３）表面には絶縁膜より構
成されるサイドウオール（４１）が形成され、前記絶縁
膜（３５）およびサイドウオール（４１）が耐酸化膜と
して働いてＬＯＧＯ９酸化され、且つソース＋３７Ｌ　
　ドレイン（３８）間のチャンネル領域への突き抜け阻
止しとて働いてソース、ドレインにイオン注入されるこ
とで解決するものである。

（ホ）作用 本発明によれば、第２のゲー［３６）の周辺部とこの周
辺部より外側にＬＯＣＯＳ酸化膜（４４）を形成するこ
とで、低濃度のソース＋３７＋、　　ドレイン（３８）
上の絶縁膜を厚く形成でき、これらにより発生する容量
を小さくできる。

また本発明によれば　ゲート電極の周辺部を厚いＬＯＣ
ＯＳ酸化膜（４４）としたことで、ドレイン領域のＳｉ
Ｏ２とＳｉの界面近傍の基板内で電解強度が減少するた
め、高濃度のドレイン（４６）と基板（３０）間に流れ
るトンネル電流を減少できる。

更に、本発明によれば、第２のゲーＨ３６）上に形成さ
れている２５００人の第２の絶縁膜（３５）は、第１の
ポリシリコン（３２）および第３のポリシリコン（３９
）のエツチングの際　第２のゲ−［３６）の保護膜とな
り、またイオン注入の際はイオン突き抜け防止膜として
働くため、トランジスタ特性の変化を防止できる。

（へ）実施例 以下に本発明の実施例を図面に従い説明する。

まずＰ型の半導体基板（３０）を用意し、ゲート酸化膜
（３１）を希釈酸素雰囲気中、約９５０°Ｃの条件で約
１５０人の厚さに形成する。

続いて第１のポリシリコン（３２）をＬＰＧＶＤ法で約
６００人の厚さで全面に被着し、希釈酸素雰囲気、約９
５０°Ｃの条件で約１００人の厚さに第１の絶縁膜（３
３）を形成する。

続いて、前記第１のポリシリコン（３２）にヒ素Ａ８を
３０ＫｅＶ、１．ＯＸＩＯ１５ｃｍ−２の条件でイオン
注入する。

更に約１５００人の第２のポリシリコン（３４）をＬＰ
ＣＶＤ法によりデポジションし、Ｒｓ”２０Ω／口とな
るように、ＰＯＣｌ３を使って第２のポリシリコン（３
４）にリンをドープする。

続いて、前記第２のポリシリコン（３４）上に、ＬＰＣ
ＶＤ法を用いて約２５００人の厚さのＳｉＯ２膜より成
る第２の絶縁膜（３５）を形成する。

続いて前記第２の絶縁膜（３５）、第２のポリシリコン
（３４）および第１の絶縁膜（３３）を順次ＲＩＥ法に
よりエツチングする。その結果、第１図Ａの如く、第２
のポリシリコン（３４）は本半導体装ｌの第２のゲート
（３５）となる。

続いて、第１図Ｂの如くリンを７０ＫｅＶ　　３Ｘ　１
０１３ｃ　ｍ−２の条件で回転イオン注入する。従って
破線で示す如く　パターニングされた第２のゲー［３６
）で実質的にセルファラインされて低濃度の第１のソー
ス（３７）、　　ドレイン（３８）が形成される。

通常はチャネリング防止のために注入角度を設けてイオ
ン注入しているが５本工程では、第２の絶縁膜（３５）
が２５００人と比較的厚いために、段差が大きく、イオ
ン注入の際　片方に陰が生ずる。従って、第１のソース
（３７）、　　ドレイン（３８）が非対称な形状となら
ないように回転イオン注入している。

その後、ＬＰＣＶＤ法で約３００人の第３のポリシリコ
ン（３９）および約２５００人（７）　Ｓ　ｉ　Ｏ２膜
よりなる第３の絶縁膜（４ｏ）を、第１図Ｃの如く全面
に形成する。

ここで前記第３の絶縁膜（４０）を形成する前に前記第
３のポリシリコン（３９）へヒ素Ａｌｌを３゜ＫｅＶ、
１．Ｑｘ　１０１５ｃｍ−”の条件でイオン注入する。

また前記第３の絶縁膜（４ｏ）はＬＰ’ＣＶＤ法で形成
される。

続いて前記第３の絶縁膜（４０）を完全異方性エツチン
グし、サイドウオール（４Ｉ）を形成する。

更にこのサイドウオール（４１）をマスクにして前記第
３のポリシリコン（３９）および第１のポリシリコン（
３２）を順次エツチングする。

その結果第１図りのように構成される。ゲートは、３つ
のポリシリコンより成り、そのゲートの下部（ゲート酸
化膜（３１）上に形成されている。

）で構成する第１のゲーＨ４２１、この第１のゲ−［４
２１の中央で厚く構成される第２のゲート（３６）、前
記第１のゲー［４２）上で且つ前記第２のゲー［３６１
の側壁にＬ字型で構成される第３のゲー［４３）とを有
する。またこの３つのゲートは、実質的には同一材料で
電気的には一体となっり、本装置のゲートとして働く。

その後、第１図Ｅの如く、第２の絶縁膜（３５）および
サイドウオール（４１）を耐酸化膜として使用し、ＬＯ
ＣＯＳ酸化を行う０条件は、９５０゜Ｃ，ドライ酸化で
ある。

ゲートの表面露出部は、この酸化により絶縁化され、ま
たゲート酸化膜（３１）は　厚い酸化膜（４４）および
第２のゲー［３６）周辺の下部にはバーズビークが形成
される。

その後、ヒ素を６０ＫｅＶ、５Ｘ１０”ｃｍ−２の条件
でイオン注入し、窒素ガス雰囲気で９００’ｃ、３０分
の条件でアニールする。

従って破線で示したように、前記第１のソース（３７）
、　　ドレイン（３８）より高濃度の第２のソース（４
５）、　　ドレイン（４６）が形成される。

ここで前記第２の絶縁膜（３５）は、イオン注入の際の
イオン突き抜け防止として働く。

最後に図面上では示されていないが、ソース。

ドレイン電極およびゲート電極の引き出し線を通常の方
法により形成する。

図からも分かるように、以上の一連の製造方法で、第３
のゲート（４３）下は、第２のゲート（３６）中央下の
ゲート酸化膜（３１）よりも厚く形成される。また第２
のゲー［３６１の周辺もバーズビーク（４７）が形成さ
れる。

従って、第２図Ｅのゲート、ドレインオーバーラツプ部
の酸化膜よりも、本発明の酸化膜は厚く形成することが
できるので、低濃度のソース、ドレイン（４２１，（４
３）、ゲートおよび酸化膜で発生する容量を低減できる
。

（ト）発明の効果 以上の説明からも明らかなように、ゲート、ドレインオ
ーバーラツプ構造であるので　従来のインバースＴトラ
ンジスタと同様にホットキャリア耐性が優れている構造
で、且つ低濃度のソース。

ドレイン、ゲートおよび酸化膜で発生する容量を低減で
きる。

従って従来のインバースＴトランジスタの特性を損なう
ことなく、しかもトランジスタのスピードを向上できる
。

また、ゲート電極の周辺部にゲート酸化膜よりも厚いＬ
ＯＣＯＳ酸化膜を形成することで、ドレイン領域のＳ　
ｉ　ＯｚとＳｉの界面近傍の基板内で電解強度が減少す
るため、電解強度が減少し、高濃度のドレインと基板間
に流れるトンネル電流を減少できる。

しかもゲート上に形成された第２の絶縁膜により、ゲー
ト上面のエツチングやイオンの突く抜けが防止できるの
で　トランジスタ特性の変化を防止できる。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｅは、本発明の半導体装置の製造方
法を説明する断面図、第２図Ａ乃至第２図Ｅは、従来の
半導体装置の製造方法を説明する断面図である。

Claims (3)

【特許請求の範囲】
1. （１）インバースＴ型のゲートを有する半導体装置の製
   造方法であって、 前記ゲートは、そのゲートの下部で構成する第１のゲー
   ト、この第１のゲートの中央で厚く構成される第２のゲ
   ート、前記第１のゲート上で且つ前記第２のゲートの側
   壁でＬ字型に構成される第３のゲートとを有し、 実質的に、前記第２のゲート周辺まで、前記ゲート下部
   に形成されているゲート酸化膜をＬＯＣＯＳ酸化するこ
   とを特徴とした半導体装置の製造方法。
2. （２）前記第２のゲート上には絶縁膜が形成され、前記
   第３のゲート表面には絶縁膜より構成されるサイドウォ
   ールが形成され、前記絶縁膜およびサイドウォールが耐
   酸化膜として働いてＬＯＣＯＳ酸化され、且つソース、
   ドレイン間のチャンネル領域への突き抜け阻止しとて働
   いてソース、ドレインにイオン注入されることを特徴と
   した請求項第１項記載の半導体装置の製造方法。
3. （３）一導電型の半導体基板上に、ゲート酸化膜、半導
   体基板上に形成予定の第１のゲートを形成する第１のポ
   リシリコン、第１の絶縁膜、前記第１のゲートの中央に
   厚く形成予定の第２のゲートを形成する第２のポリシリ
   コンおよび第２の絶縁膜を順次積層する工程と、 前記半導体基板上に形成予定の前記第２のポリシリコン
   よりなる第２のゲートに対応する第２の絶縁膜、前記第
   ２のポリシリコンより成る第２のゲートを形成し、続い
   て前記第１の絶縁膜をエッチングする工程と、 前記半導体基板上に逆導電型の不純物をイオン注入して
   第１のソース、ドレインを形成する工程と、 前記半導体基板上に第３のポリシリコンおよび第３の絶
   縁膜を順次形成する工程と 前記第３のポリシリコンに前記第３の絶縁膜より成るサ
   イドウォールを形成する工程と、前記サイドウォールを
   マスクにして前記第３のポリシリコンおよび第２のポリ
   シリコンをエッチングして、それぞれ第３のゲートおよ
   び第１のゲートを形成する工程と、 前記半導体基板を酸化し、少なくとも第１のゲート周囲
   下までＬＯＣＯＳ酸化膜を形成する工程と、 前記第２の絶縁膜およびサイドウォールをマスクにして
   前記第１のソース、ドレインよりも高濃度の第２のソー
   ス、ドレインを形成する工程とを有することを特徴とし
   た半導体装置の製造方法。