JPH04133332A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体装置の製造方法に関し、特にゲート　ド
レインオーバーラツプ構造の製造方法に関するものであ
る。

（ロ）従来の技術 ホットキャリアの注入により例えばＬＤＤ構造トランジ
スタでも特性が大きく劣化することが最近のレポートに
よって報告され、前述の問題を解決した構造として、例
えばＩＥＤＭ　　８９Ｐ、７６５〜７６８“Ａ　　５ｅ
ｌｆ　Ａｌｉｇｎｅｄ　ＩｎｖｅｒｓｅＴ　Ｇａｔｅ　
　Ｆｕｌｌｙ　０ｖｅｒｌａｐｐｅｄ　　ＬＤＤ　Ｄｅ
ｖｉｃｅ　ｆｏｒＳｕｂ−Ｈａｌｆ　　Ｍｉｃｒｏｎ　
ＣＭＯ５”がある。

このトランジスタは、第２図りの様に、ゲートが逆Ｔの
形状を有するトランジスタ（以下インバーストランジス
タと言う、）である０図のようにゲート・ドレインが、
オーバーラツプしているので、ドレイン電界を緩和し、
またドレイン耐圧及びホットキャリア耐性が向上する効
果を有する。

またオーバーラツプゲートから垂直にｎ−層へ電界がか
かり、表面のｎ＋化、抵抗が下がってｇ。

およびチャンネル電流がＬＤＤ構造よりも増加する特徴
を有している。

製造方法は、第２図Ａの如く、半導体基板（１０）上に
、約１００人のゲート酸化膜（１１）、約１００〜５０
０人の第１のポリシリコン層（１２）および４０人の熱
酸化膜（１３）を積層する。続いて第２のポリシリコン
（１４）を被着し、ＲＩＥでゲートを形成する。ここで
熱酸化膜は、ＲＩＥによる選択エツチングする際のスト
ッパーとして働く、また残った酸化膜（１３）は、ＨＦ
で除去する。

続いて第２図Ｂの如（、例えばホトレジストやゲートを
マスクにして、リンをイオン注入し、低濃度のソース、
ドレイン（１５）、’（１６）　　を形成する。

続いて第２図Ｃの如く、〜３００人の第３のポリシリコ
ン（１７）を全面に形成し、第２図りの如く絶縁膜（１
８）を全面に形成する。

最後に、前記絶縁膜（１８）をエツチングして、サイド
ウオールスペーサ形状に形成し、第２図Ｅの如くゲート
および絶縁膜をマスクにして例えばヒ素をイオン注入し
、高濃度のソース、ドレイン領域（１９）、　（２０）
を形成する。

以上のような方法で一般的にインバーストランジスタが
形成される。

（ハ）発明が解決しようとする課題 まずゲートオーバーラツプ部のゲート・ゲート酸化膜・
低濃度のソース、ドレインで容量が形成され、スピード
の低下を招く問題があった。

また微細化するにつれて、ゲート電極下の絶縁膜も薄く
形成する必要が生じ、特にドレインと基板間にトンネル
電流が生じ、リーク電流として観測される。

更に第２図Ｅの工程において、ゲートの周辺の２層のポ
リシリコン（１２）、（１７）をエツチングすると、ゲ
ー）（１４）上には１層のポリシリコン（１７）Ｉ、か
ないために、ゲート（１４）のエツチングが生じ、イオ
ンのチャンネルへの突き抜は等によりトランジスタ特性
の変化が生じる問題があった。

（ニ）課題を解決するための手段 本発明は前述の課題に鑑みて成され、一導電型の半導体
基板（３０）上に、ゲート酸化膜（３１）、第１のポリ
シリコン（３２）、イオン注入阻止用および第１のポリ
シリコンのエツチング防止用の第１の絶縁膜（３３）お
よび耐酸化用の第２の絶縁膜（３４）を形成する工程と
、 前記第２の絶縁膜（３４）、第１の絶縁膜（３３）およ
び第１のポリシリコン（３２）を順次エツチングして第
１のゲー）（３５）を形成する工程と、前記半導体基板
（３０）上に逆導電型の不純物をイオン注入して第１の
ソース（３６）、ドレイン（３７）を形成する工程と、 少なくとも前記第１のゲー［３５）の表面露呂部に耐酸
化用の第３の絶縁膜（３８）を形成する工程と、 前記半導体基板（３０）をＬＯＣＯＳ酸化する工程と、 前記第２および第３の絶縁膜（３４）、（３８）を除去
し、前記第１のゲー［３５）と接触しこの第１のゲー）
（３５）の側壁に形成される第２のポリシリコンよりな
る第２のゲー［４０）を形成する工程と、 前記第２のゲー）（４０）表面に絶縁膜（４１）を形成
し、前記半導体基板（３０）に逆導電型の不純物をイオ
ン注入して前記第１のソース（３６）、ドレイン（３７
）よりも高濃度の第２のソース（４２）、ドレイン（４
３）を形成する工程とにより解決するものである。

（ホ）作用 本発明によれば、第１のゲート（３５）の周辺部とこの
周辺部より外側にＬＯＣＯ９酸化膜（３９）を形成する
ことで、低濃度のソース（３６）、　　ドレイン（３７
）上の絶縁膜を厚く形成でき、これらにより発生する容
量を小さくできる。

また本発明によれば、ゲート電極の周辺部をゲート酸化
膜よりも厚いＬＯＣＯＳ酸化膜（３９）とすることで、
ドレインの５ｉｎ２とＳｉの界面近傍の基板内で電界強
度が減少するため高濃度のドレイン（４３）と基板（３
０）間に流れるトンネル電流を減少できる。

更に本発明によれば、第１のゲート（３５）上に形成さ
れている２５００人の第１の絶縁膜（３３）は、第２の
絶縁膜（３４）および第３の絶縁膜（３８）のエツチン
グの際第１のゲート（３５）の保護膜となり、またイオ
ン注入の際はイオン突き抜は防止膜として働くため、ト
ランジスタ特性の変化を防止できる。

（へ）実施例 以下に本発明の実施例を図面に従い説明する。

まずＰ型の半導体基板（３０）を用意し、ゲート酸化膜
（３１）を希釈酸素雰囲気中で約９５０°Ｃで約１５０
人の厚さで形成する。

続いて第１のポリシリコン（３２）をＬＰＣＶＤ法で約
２０００人の厚さで全面に被着し、Ｒｓ　”３０Ω／口
となるように、ＰＯＣｌ３を使って第１のポリシリコン
（３２）にリンをドープする。

更に約２５００人のＳｉＯ２膜より成る第１の絶縁膜（
３３）および約１０００人の５ｉａＮ４膜より成る第２
の絶縁膜（３４）をＬＰＣＶＤ法によりデポジションす
る。

その後前記Ｓｉ３Ｎ、膜（３４）前記第１の絶縁膜（３
３）および第１のポリシリコン（３２）を順次エツチン
グする。その結果第１のポリシリコン（３２）は本半導
体装置の第１のゲー）（３５）となる。

続いて、第１図Ａの如くリンを７０ＫｅＶ、３ｘｌＯＩ
３ｃｍ−２の条件で回転イオン注入する。

従って破線で示す如く、バターニングされた第１のゲー
）　（３５）で実質的にセルファラインされて低濃度の
第Ｉのソース（３６）、　　ドレイン（３７）が形成さ
れる。

通常はチャネリング防止のために注入角度を設けてイオ
ン注入しているが、本工程では、第１の絶縁膜（３３）
が２５００人と比較的厚いために、第２の絶縁膜（３４
）までの段差が大きく、イオン注入の際、片方に陰が生
ずる。従って、第１のソース（３６）、　ドレイン（３
７）が非対称な形状とならないように回転させている。

その後、約２００人のＳｉ、Ｎ４膜よりなる第３の絶縁
膜を全面に形成し、この５ｉａＮ４膜を完全異方性エツ
チングし、第１図Ｂの如くサイドウオール（３８）を形
成する。ここでは完全異方性エツチングを行うために第
２の絶縁膜（３４）の側壁まで５ｌｉＮ＜膜が形成され
ているが、実質的には第１のゲー［３５）側壁に形成さ
れれば良い。

続いて第１図Ｃの如く、９５０”Ｃでドライ酸化し、約
３００人ＬＯＣＯＳ酸化膜（３９）を形成する。また第
１のゲー）（３５）周辺の下部にはバーズビークが形成
される。

更に前記第２の絶縁膜（３４）および第３の絶縁膜（３
８）をホット燐酸でエツチングする。ここでは第１の絶
縁膜（３３）が第１のゲート上に形成されているので、
第１のゲー）（３５）はエツチングされない。

続いてＬＰＣＶＤ法による約２５００人の第２のポリシ
リコンを全面に形成し、Ｒ，＝３０Ω／口となるように
、ＰＯＣｌ３を使って第２のポリシリコンにリンをドー
プし、更には、第２のポリシリコンを完全異方性エツチ
ングし、第１図りの様にサイドウオールスペーサ形状に
第２のゲート（４０）を形成する。

ここで第１のゲー）（３５）と第２のゲート（４０）は
、電気的に結合され、本半導体装置のゲートとして働く
。

また前記ゲート表面に約２００人の酸化膜（４１）が形
成されるようにドライ酸化する。

その後、ヒ素を８０ＫｅＶ、５ｘ　１０１５ｃｍの条件
でイオン注入し、窒素ガス雰囲気で９００゜ｃ、３０分
の条件でアニールして、前記第１のソース（３６）、　
　ドレイン（３７）よりも高濃度の第２のソース（４２
）、　　ドレイン（４３）を形成する。

ここで前記酸化膜（３３）、（４１）は、イオン注入の
際のイオン突き抜は防止として働く。

最後に図面上では示されていないが、ソース。

ドレイン電極およびゲート電極の引出線を通常の方法に
より形成する。

図からも分かるように、以上の一連の製造方法で、第２
のゲー１−　（４０）下の絶縁膜は、第１のゲー［３５
）中央下のゲート絶縁膜（３１）よりも厚く形成される
。また第１のゲーＨ３５）の周辺もバーズビークが形成
される。

従って、第２図Ｅのゲート、ドレインオーバーラツプ部
の酸化膜よりも、本発明の酸化膜は厚く形成することが
できるので、低濃度のソース、ドレイン（３６）、（３
７）、ゲートおよび酸化膜で発生する容量を低減できる
。

（ト）発明の効果 以上の説明からも明らかなように、ゲート、ドレインオ
ーバーラツプ構造であるので、従来のインバーストラン
ジスタと同様にホットキャリア耐性が優れている構造で
、且つ低濃度のソース、ドレイン、ゲートおよび酸化膜
で発生する容量を低減できる。

従って従来のインバーストランジスタの特性を損なうこ
となく、しかもトランジスタのスピードを向上できる。

また、ゲート電極の周辺部にゲート酸化膜よりも厚いＬ
ＯＧＯ９酸化膜を形成することで、ゲート電極の周辺部
と高濃度のソース、ドレインが直接オーバーラツプしな
いので、電界強度が減少し、高濃度のドレインと基板間
に流れるトンネル電流を減少できる。

しかもゲート上に形成された第１の絶縁膜により、ゲー
ト上面のエツチングやイオンの突き抜けが防止できるの
で、トランジスタ特性の変化を防止できる。

【図面の簡単な説明】

第１図Ａ乃至第１図りは、本発明の半導体装置の製造方
法を説明する断面図、第２図Ａ乃至第２図Ｅは、従来の
半導体装置の製造方法を説明する断面図である。

Claims (3)

【特許請求の範囲】
1. （１）一導電型の半導体基板上に、ゲート酸化膜、第１
   のポリシリコン、イオン注入阻止用および第１のポリシ
   リコンのエッチング防止用の第１の絶縁膜および耐酸化
   用の第２の絶縁膜を形成する工程と、 前記第２の絶縁膜、第１の絶縁膜および第１のポリシリ
   コンを順次エッチングして第１のゲートを形成する工程
   と、 前記半導体基板上に逆導電型の不純物をイオン注入して
   第１のソース、ドレインを形成する工程と、 少なくとも前記第１のゲートの表面露出部に耐酸化用の
   第３の絶縁膜を形成する工程と、前記半導体基板をＬＯ
   ＣＯＳ酸化する工程と、前記第２および第３の絶縁膜を
   除去し、前記第１のゲートと接触しこの第１のゲートの
   側壁に形成される第２のポリシリコンよりなる第２のゲ
   ートを形成する工程と、 前記第２のゲート表面に絶縁膜を形成し、前記半導体基
   板に逆導電型の不純物をイオン注入して前記第１のソー
   ス、ドレインよりも高濃度の第２のソース、ドレインを
   形成する工程とを有することを特徴とした半導体装置の
   製造方法。
2. （２）前記第１のソース、ドレインは回転イオン注入で
   形成されることを特徴とした半導体装置の製造方法。
3. （３）一導電型の半導体基板上にゲート絶縁膜を形成す
   る工程と、 前記ゲート絶縁膜上に第１のポリシリコン、イオン注入
   阻止用および第１のポリシリコンのエッチング防止用の
   第１の絶縁膜および耐酸化膜用の第２の絶縁膜を順次積
   層する工程と、 前記第２の絶縁膜、前記第１の絶縁膜および第１のポリ
   シリコンを順次エッチングして第１のゲートを形成する
   工程と、 逆導電型の不純物を回転イオン注入して第１のソース、
   ドレインを形成する工程と、 少なくとも第１のゲートの表面露出領域に耐酸化膜用の
   第３の絶縁膜を形成する工程と、前記第１のゲート周辺
   にバーズビークが到達するＬＯＣＯＳ酸化を行う工程と
   、 前記第２の絶縁膜及び第３の絶縁膜を除去し、前記第１
   のゲートと接触する第２のポリシリコンを形成する工程
   と、 前記第２のポリシリコンをエッチングして、前記第１の
   ゲート露出領域に第２のゲートを形成する工程と、 前記第２のゲートの露出領域を酸化して第４の絶縁膜を
   形成する工程と、 逆導電型の不純物をイオン注入して前記第１のソース、
   ドレインより高濃度の第２のソース、ドレインを形成す
   る工程とを有することを特徴とした半導体装置の製造方
   法。