JPH03108340A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03108340A JPH03108340A JP24731489A JP24731489A JPH03108340A JP H03108340 A JPH03108340 A JP H03108340A JP 24731489 A JP24731489 A JP 24731489A JP 24731489 A JP24731489 A JP 24731489A JP H03108340 A JPH03108340 A JP H03108340A
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- insulating film
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- gate electrode
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 150000002500 ions Chemical class 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims description 23
- 230000002093 peripheral effect Effects 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 230000006866 deterioration Effects 0.000 abstract description 3
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 230000000149 penetrating effect Effects 0.000 abstract 1
- 230000005855 radiation Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 84
- 238000005530 etching Methods 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910005091 Si3N Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- 238000004380 ashing Methods 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000010849 ion bombardment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概要]
LDD形のMISFETの形成方法に関し、サイドウオ
ールを形成する際、半導体基板面が露出して結晶性が破
壊されないようにすることを目的とし、 フィールド絶縁膜に囲まれた一導電型半導体基板上にゲ
ート絶縁膜とゲート電極とを順次に形成し、次いで、前
記フィールド絶縁膜およびゲート電極をマスクにして前
記ゲート絶縁膜を透過させて前記一導電型半導体基板に
異種導電型不純物イオンを注入して低濃度な異種導電型
不純物からなるソース・ドレイン領域を形成する工程、
次いで、全面にポジ型レジストを塗布し、露光量を加減
して全面露光し、次いで、現像して前記ゲート電極の周
囲側部のみに前記ポジ型レジストを残存させる工程、 次いで、前記フィールド絶縁膜、ゲート電極およびポジ
型レジストをマスクにして、前記一導電型半導体基板に
異種導電型不純物イオンを注入して高濃度な異種導電型
不純物からなるソース・ドレイン領域を形成する工程が
含まれることを特徴とする。
ールを形成する際、半導体基板面が露出して結晶性が破
壊されないようにすることを目的とし、 フィールド絶縁膜に囲まれた一導電型半導体基板上にゲ
ート絶縁膜とゲート電極とを順次に形成し、次いで、前
記フィールド絶縁膜およびゲート電極をマスクにして前
記ゲート絶縁膜を透過させて前記一導電型半導体基板に
異種導電型不純物イオンを注入して低濃度な異種導電型
不純物からなるソース・ドレイン領域を形成する工程、
次いで、全面にポジ型レジストを塗布し、露光量を加減
して全面露光し、次いで、現像して前記ゲート電極の周
囲側部のみに前記ポジ型レジストを残存させる工程、 次いで、前記フィールド絶縁膜、ゲート電極およびポジ
型レジストをマスクにして、前記一導電型半導体基板に
異種導電型不純物イオンを注入して高濃度な異種導電型
不純物からなるソース・ドレイン領域を形成する工程が
含まれることを特徴とする。
[産業上の利用分野]
本発明は半導体装置の製造方法に係り、特にLDD形の
電界効果半導体装置(MISFET)の形成方法に関す
る。
電界効果半導体装置(MISFET)の形成方法に関す
る。
MISFETではMOS半導体素子がその代表的なもの
で、MOS半導体素子からなる半導体集積回路(MO3
IC)は、バイポーラICと比べて高度に集積化できる
ため、メモリ回路や演算回路などの電子回路に広く使用
されているが、このMO3ICを一層高集積化、微細化
させるためにLDD (Lightly Doped
Drain )形のMOS半導体素子が開発されている
。
で、MOS半導体素子からなる半導体集積回路(MO3
IC)は、バイポーラICと比べて高度に集積化できる
ため、メモリ回路や演算回路などの電子回路に広く使用
されているが、このMO3ICを一層高集積化、微細化
させるためにLDD (Lightly Doped
Drain )形のMOS半導体素子が開発されている
。
しかし、このLDD形MOS半導体素子は微細に形成さ
れるために特に高信頬化に留意する必要がある。
れるために特に高信頬化に留意する必要がある。
[従来の技術]
周知のように、通常構造の?IOS半導体素子はソース
・ドレイン領域をセルファライン(自己整合)で形成す
る製造方法で製造されており、それはゲート絶縁膜およ
びゲート電極を最初に形成し、それとフィールド絶縁膜
をマスクにしてソース・ドレイン領域をイオン注入によ
って形成する方法である。
・ドレイン領域をセルファライン(自己整合)で形成す
る製造方法で製造されており、それはゲート絶縁膜およ
びゲート電極を最初に形成し、それとフィールド絶縁膜
をマスクにしてソース・ドレイン領域をイオン注入によ
って形成する方法である。
しかし、その注入イオンを活性化するために熱処理を加
えれば、注入された不純物イオンがゲート電極の下にま
で拡散して深く潜り込み、ドレイン近辺にホットエレク
トロンを発生させる。そうすると、そのホットエレクト
ロン発生のために、スレーシゴルド電圧vthや相互コ
ンダクタンスの変動などを起こす。しかも、それは素子
が微細化されるほど、その影響が大きくなる。
えれば、注入された不純物イオンがゲート電極の下にま
で拡散して深く潜り込み、ドレイン近辺にホットエレク
トロンを発生させる。そうすると、そのホットエレクト
ロン発生のために、スレーシゴルド電圧vthや相互コ
ンダクタンスの変動などを起こす。しかも、それは素子
が微細化されるほど、その影響が大きくなる。
この問題点を軽減させるために、LDD形MO5半導体
素子が開発されたもので、第2図(a)〜(ト)は従来
のLDD形MO5素子の形成方法の工程順断面図を示し
ている。その概要を説明すると、第2図(a)参照;ま
ず、p型シリコン基板1を酸化して、その表面に薄い酸
化シリコン(SiO2)膜2を形成し、その上に化学気
相成長(CVD)法によって比較的に厚い窒化シリコン
(Six Na)膜3を被着する。
素子が開発されたもので、第2図(a)〜(ト)は従来
のLDD形MO5素子の形成方法の工程順断面図を示し
ている。その概要を説明すると、第2図(a)参照;ま
ず、p型シリコン基板1を酸化して、その表面に薄い酸
化シリコン(SiO2)膜2を形成し、その上に化学気
相成長(CVD)法によって比較的に厚い窒化シリコン
(Six Na)膜3を被着する。
第2図ら)参照;次いで、フォトプロセスを用いてSi
、 N、膜3をパターンニングして、素子領域上のみに
St、 N4膜3を残存させる。
、 N、膜3をパターンニングして、素子領域上のみに
St、 N4膜3を残存させる。
第2図(C)参照;次いで、その5isNa膜3(耐酸
化性膜)をマスクにして酸化雰囲気中で高温処理して、
フィールド絶縁膜4を形成する。ここまでの工程は著名
なLOCO3法によるフィールド絶縁膜の形成方法であ
る。なお、SiO□膜2は固いSi3 N、膜3のため
に素子領域にストレスがかかつてダメージを与えないよ
うにするための緩衝膜として介在させている膜である。
化性膜)をマスクにして酸化雰囲気中で高温処理して、
フィールド絶縁膜4を形成する。ここまでの工程は著名
なLOCO3法によるフィールド絶縁膜の形成方法であ
る。なお、SiO□膜2は固いSi3 N、膜3のため
に素子領域にストレスがかかつてダメージを与えないよ
うにするための緩衝膜として介在させている膜である。
第2図(d)参照;次いで、フィールド絶縁膜4を形成
するために素子領域上に保護膜として利用した5isN
a膜3とSiO□膜2を除去し、次に、素子特性に適合
した新しい5tot膜からなるゲート絶縁膜5を形成す
る。
するために素子領域上に保護膜として利用した5isN
a膜3とSiO□膜2を除去し、次に、素子特性に適合
した新しい5tot膜からなるゲート絶縁膜5を形成す
る。
第2図(e)参照;次いで、CVD法によって全面に多
結晶シリコン膜を被着し、それをフォトプロセスを用い
てパターンニングしてゲート絶縁膜5上に選択的に多結
晶シリコン膜からなるゲート電極6を形成する。
結晶シリコン膜を被着し、それをフォトプロセスを用い
てパターンニングしてゲート絶縁膜5上に選択的に多結
晶シリコン膜からなるゲート電極6を形成する。
第2図げ)参照;次いで、フィールド絶縁膜4およびゲ
ート電極6をマスクにしてゲート絶縁膜5を透過させて
燐(P”)(または砒素(^S゛))からなるn型不純
物イオンを低濃度に注入する。
ート電極6をマスクにしてゲート絶縁膜5を透過させて
燐(P”)(または砒素(^S゛))からなるn型不純
物イオンを低濃度に注入する。
第2図(6)参照;次いで、全面にCVD法によって厚
いCVD5i01膜7を成長する。注入後におこなわれ
る熱処理のために注入イオンが活性化され、浅い接合を
もった低濃度なn−型のソース領域8およびドレイン領
域9が画定される。
いCVD5i01膜7を成長する。注入後におこなわれ
る熱処理のために注入イオンが活性化され、浅い接合を
もった低濃度なn−型のソース領域8およびドレイン領
域9が画定される。
第2図(ハ)参照;次いで、弗素系ガスを用いたりアク
ティブイオンエツチング(RIE)によって上面から垂
直に異方性エツチングし、そのエツチング量を調整して
ゲート電極6の周囲側部にのみCV D Si Oz膜
7を残存させる。この側部に残存させたCVD5iOz
膜をサイドウオール(側壁)7gと称している。このエ
ツチングの際に、ゲート絶縁膜5の一部51もエツチン
グされる。
ティブイオンエツチング(RIE)によって上面から垂
直に異方性エツチングし、そのエツチング量を調整して
ゲート電極6の周囲側部にのみCV D Si Oz膜
7を残存させる。この側部に残存させたCVD5iOz
膜をサイドウオール(側壁)7gと称している。このエ
ツチングの際に、ゲート絶縁膜5の一部51もエツチン
グされる。
第2図(i)参照;次いで、フィールド絶縁膜4゜ゲー
ト電極6およびサイドウオール71をマスクにして、再
度酸化することで形成した絶縁膜15を透過させてAs
” (またはP”)からなるn型不純物イオンを高濃
度に注入する。ここに、絶縁膜15を透過させてイオン
注入するのはシリコン基板にイオン注入によるダメージ
を与えないためである。
ト電極6およびサイドウオール71をマスクにして、再
度酸化することで形成した絶縁膜15を透過させてAs
” (またはP”)からなるn型不純物イオンを高濃
度に注入する。ここに、絶縁膜15を透過させてイオン
注入するのはシリコン基板にイオン注入によるダメージ
を与えないためである。
第2図0)参照;次の本図は高濃度に注入されたn型不
純物イオンが活性化されて高濃度なn型のソース領域1
8およびドレイン領域19が画定された状態を示してお
り、後工程の熱処理によってソース領域18およびドレ
イン領域19が画定されるが、ここに図示したものであ
る。このようにして、LDD形素子はゲート電極6とn
型ソース領域1B。
純物イオンが活性化されて高濃度なn型のソース領域1
8およびドレイン領域19が画定された状態を示してお
り、後工程の熱処理によってソース領域18およびドレ
イン領域19が画定されるが、ここに図示したものであ
る。このようにして、LDD形素子はゲート電極6とn
型ソース領域1B。
n型ドレイン領域19との間にゲート電極に近接したn
−型のソース領域8.ドレイン領域9を介在させ、これ
をホットエレクトロン発生を抑止する電界緩和層として
いるものである。
−型のソース領域8.ドレイン領域9を介在させ、これ
をホットエレクトロン発生を抑止する電界緩和層として
いるものである。
第2図(ト)参照;最後に、カバー絶縁膜または眉間絶
縁膜として燐シリケートガラス(PSG)膜10を被覆
し、それに窓あけして配線電極11を形成する。
縁膜として燐シリケートガラス(PSG)膜10を被覆
し、それに窓あけして配線電極11を形成する。
以上がLDD形素子の従来の形成方法の概要である。
[発明が解決しようとする課題]
ところで、上記の形成方法は第3図の従来の問題点を説
明する図に示すように、CV D Si Oz膜7を被
着し、RIE法でエツチングしてサイドウオール7°を
形成すると(第2(h)工程)、そのCVD5iOz膜
7をエツチングする際、Sin、膜からなるゲート絶縁
膜5が膜厚100〜200人の薄い同材質の膜であるか
ら同時にエツチングされてシリコン基板1面が露出し、
その露出面(第3図に矢印で示す)がエツチングイオン
で叩かれて基板面の結晶性が破壊される。そうすると、
漏洩電流(リーク電流)が発生し易くなるなど、素子特
性を低下させる問題が生じる。
明する図に示すように、CV D Si Oz膜7を被
着し、RIE法でエツチングしてサイドウオール7°を
形成すると(第2(h)工程)、そのCVD5iOz膜
7をエツチングする際、Sin、膜からなるゲート絶縁
膜5が膜厚100〜200人の薄い同材質の膜であるか
ら同時にエツチングされてシリコン基板1面が露出し、
その露出面(第3図に矢印で示す)がエツチングイオン
で叩かれて基板面の結晶性が破壊される。そうすると、
漏洩電流(リーク電流)が発生し易くなるなど、素子特
性を低下させる問題が生じる。
本発明は、そのような問題点を解消させ、サイドウオー
ルを形成する際、シリコン基板面が露出して結晶性が破
壊されないようにすることを目的とした形成方法を提案
するものである。
ルを形成する際、シリコン基板面が露出して結晶性が破
壊されないようにすることを目的とした形成方法を提案
するものである。
[課題を解決するための手段]
その目的は、フィールド絶縁膜に囲まれた一導電型半導
体基板上にゲート絶縁膜とゲート電極とを順次に形成し
、次いで、前記フィールド絶縁膜およびゲート電極をマ
スクにして前記ゲート絶縁膜を透過させて前記一導電型
半導体基板に異種導電型不純物イオンを注入して低濃度
な異種導電型不純物からなるソース・ドレイン領域を形
成する工程、 次いで、全面にポジ型レジストを塗布し、露光量を加減
して全面露光し、次いで、現像して前記ゲート電極の周
囲側部のみに前記ポジ型レジストを残存させる工程、 次いで、前記フィールド絶縁膜、ゲート電極およびポジ
型レジストをマスクにして、前記一導電型半導体基板に
異種導電型不純物イオンを注入して高濃度な異種導電型
不純物からなるソース・ドレイン領域を形成する工程が
含まれる製造方法によって達成される。
体基板上にゲート絶縁膜とゲート電極とを順次に形成し
、次いで、前記フィールド絶縁膜およびゲート電極をマ
スクにして前記ゲート絶縁膜を透過させて前記一導電型
半導体基板に異種導電型不純物イオンを注入して低濃度
な異種導電型不純物からなるソース・ドレイン領域を形
成する工程、 次いで、全面にポジ型レジストを塗布し、露光量を加減
して全面露光し、次いで、現像して前記ゲート電極の周
囲側部のみに前記ポジ型レジストを残存させる工程、 次いで、前記フィールド絶縁膜、ゲート電極およびポジ
型レジストをマスクにして、前記一導電型半導体基板に
異種導電型不純物イオンを注入して高濃度な異種導電型
不純物からなるソース・ドレイン領域を形成する工程が
含まれる製造方法によって達成される。
[作用]
即ち、本発明は、5iOz膜からなるゲート絶縁膜とは
異質のポジ型レジストを用いてサイドウオールを形成す
る。そうすれば、サイドウオールの形成時にエツチング
剤が相違するために、ゲート絶縁膜がエツチングされて
、基板面にイオン衝撃を与える問題は発生せず、全面を
ゲート絶縁膜を透過してイオン注入することができ、半
導体基板面の結晶性が維持できて良好な素子特性が保持
される。
異質のポジ型レジストを用いてサイドウオールを形成す
る。そうすれば、サイドウオールの形成時にエツチング
剤が相違するために、ゲート絶縁膜がエツチングされて
、基板面にイオン衝撃を与える問題は発生せず、全面を
ゲート絶縁膜を透過してイオン注入することができ、半
導体基板面の結晶性が維持できて良好な素子特性が保持
される。
[実施例]
以下、実施例によって図面を参照しながら説明する。
第1図(a)〜(2)は本発明にかかるLDD形MO5
素子の形成方法の工程順断面図を示している。
素子の形成方法の工程順断面図を示している。
第1図(a)参照;従来法と同じく、p型シリコン基板
1を酸化して、その表面に薄いSing膜2(膜厚数百
人)を形成し、その上にCVD法によって比較的に厚い
Si3Ng膜3(膜厚1000〜2000人程度)を被
着する。
1を酸化して、その表面に薄いSing膜2(膜厚数百
人)を形成し、その上にCVD法によって比較的に厚い
Si3Ng膜3(膜厚1000〜2000人程度)を被
着する。
第1図(b)参照;次いで、Si3Ng膜3をパターン
ニングして、素子領域上のみに5i3Na膜3を残存さ
せる。
ニングして、素子領域上のみに5i3Na膜3を残存さ
せる。
第1図(C)参照;次いで、Si3Nm膜3をマスクに
してウェット酸化雰囲気中で900−1000″Cに加
熱して、フィールド絶縁膜4 (膜厚数千人)を形成す
る。ここまでの工程がLOCO3法によるフィールド絶
縁膜形成工程である。
してウェット酸化雰囲気中で900−1000″Cに加
熱して、フィールド絶縁膜4 (膜厚数千人)を形成す
る。ここまでの工程がLOCO3法によるフィールド絶
縁膜形成工程である。
第1図(山参照;次いで、保護膜とした5tsNa膜3
とSiO□膜2を除去し、次に、素子特性に通した新し
いStow膜からなるゲート絶縁膜5(膜厚100〜2
00人前後)を形成する。
とSiO□膜2を除去し、次に、素子特性に通した新し
いStow膜からなるゲート絶縁膜5(膜厚100〜2
00人前後)を形成する。
第1図(e)参照;次いで、CVD法によって全面に導
電性の多結晶シリコン膜を被着し、フォトプロセスによ
ってパターンニングしてゲート絶縁膜5上に多結晶シリ
コン膜からなるゲート電極6(膜厚2000〜3000
人2幅lt1m程度)を形成する。
電性の多結晶シリコン膜を被着し、フォトプロセスによ
ってパターンニングしてゲート絶縁膜5上に多結晶シリ
コン膜からなるゲート電極6(膜厚2000〜3000
人2幅lt1m程度)を形成する。
第1図(f)参照;次いで、フィールド絶縁膜4および
ゲート電極6をマスクにしてゲート絶縁膜5を透過させ
てP゛からなるn型不純物イオンを低濃度に注入する。
ゲート電極6をマスクにしてゲート絶縁膜5を透過させ
てP゛からなるn型不純物イオンを低濃度に注入する。
P+イオンの打ち込み量はl013〜1014イオン/
CT1程度にする。
CT1程度にする。
第1図(6)参照;次いで、サイドウオールにすべきポ
ジ型レジスト17を全面に塗布し、プリベークする。こ
のポジ型レジスト17は溶剤量を調整して粘度の高いレ
ジストを塗布する。なお、この低温度なプリベータによ
って注入イオンは活性化されず、後工程の熱処理によっ
て活性化され、浅い接合をもった低濃度なn−型のソー
ス領域8およびドレイン領域9が画定されるが、本図に
は注入領域を明示するために、すでにn−型のソース領
域8およびドレイン領域9が形成されたものとして示し
ている。
ジ型レジスト17を全面に塗布し、プリベークする。こ
のポジ型レジスト17は溶剤量を調整して粘度の高いレ
ジストを塗布する。なお、この低温度なプリベータによ
って注入イオンは活性化されず、後工程の熱処理によっ
て活性化され、浅い接合をもった低濃度なn−型のソー
ス領域8およびドレイン領域9が画定されるが、本図に
は注入領域を明示するために、すでにn−型のソース領
域8およびドレイン領域9が形成されたものとして示し
ている。
第1図(ハ)参照;次いで、ポジ型レジスト17を紫外
光によって全面露光し、更に現像して、ゲート電極6の
周囲側部にのみポジ型レジストからなるサイドウオール
179 (幅0.1〜0.2 μm)を残存させる。こ
のサイドウオール17’を残存させるためには、露光量
を調整してシリコン基板1上のポジ型レジスト17がち
ょうど露光反応する時間だけ紫外光を照射する。そうす
れば、現像後に、ゲート電極周囲側部に塗布されたポジ
型レジストの未露光部分が残存して、サイドウオール1
7’が形成される。
光によって全面露光し、更に現像して、ゲート電極6の
周囲側部にのみポジ型レジストからなるサイドウオール
179 (幅0.1〜0.2 μm)を残存させる。こ
のサイドウオール17’を残存させるためには、露光量
を調整してシリコン基板1上のポジ型レジスト17がち
ょうど露光反応する時間だけ紫外光を照射する。そうす
れば、現像後に、ゲート電極周囲側部に塗布されたポジ
型レジストの未露光部分が残存して、サイドウオール1
7’が形成される。
第1図(i)参照;次いで、フィールド絶縁膜4゜ゲー
ト電極6およびサイドウオール17”をマスクにして、
ゲート絶縁膜5を透過させてAs”からなるn型不純物
イオンを高濃度に注入する。^S゛イオンの打ち込み量
はIQISイオン/c111程度にする。
ト電極6およびサイドウオール17”をマスクにして、
ゲート絶縁膜5を透過させてAs”からなるn型不純物
イオンを高濃度に注入する。^S゛イオンの打ち込み量
はIQISイオン/c111程度にする。
なお、最初にP゛を低濃度に注入し、次にAs”イオン
を高濃度に注入するのは、燐の拡散係数が大きいために
、その拡散係数の差を利用してLDD形の効果を増大さ
せるためである。
を高濃度に注入するのは、燐の拡散係数が大きいために
、その拡散係数の差を利用してLDD形の効果を増大さ
せるためである。
第1図0)参照;本図は注入された不純物イオンが活性
化されて高濃度なn型のソース領域18およびドレイン
領域19が画定された状態を示しており、後工程の熱処
理によってソース領域18およびドレイン領域19が前
記したソース領域8およびドレイン領域9と同時に画定
されるが、ここに図示しているものである。なお、サイ
ドウオール17′は前記第1図(i)で説明した工程の
後、アッシング(灰化処理)または薬品によって直ちに
エツチング除去される。
化されて高濃度なn型のソース領域18およびドレイン
領域19が画定された状態を示しており、後工程の熱処
理によってソース領域18およびドレイン領域19が前
記したソース領域8およびドレイン領域9と同時に画定
されるが、ここに図示しているものである。なお、サイ
ドウオール17′は前記第1図(i)で説明した工程の
後、アッシング(灰化処理)または薬品によって直ちに
エツチング除去される。
第1図(ロ)参照;最後に、カバー絶縁膜または眉間絶
縁膜としてPSG膜lOを被覆し、次にPSG膜lOを
窓あけして配線電極11を形成して完成させる。上記に
注入された不純物イオンの活性化は後工程でしかるべき
熱処理(約900°C)をおこなうことでなされる。
縁膜としてPSG膜lOを被覆し、次にPSG膜lOを
窓あけして配線電極11を形成して完成させる。上記に
注入された不純物イオンの活性化は後工程でしかるべき
熱処理(約900°C)をおこなうことでなされる。
以上が本発明にかかる形成方法の概要である。
このようなLDD形素子の形成法によれば、サイドウオ
ールの形成時にゲート絶縁膜がエツチング除去されて基
板面が露出し、基板面にイオン衝撃を受けて非結晶性に
なる問題は起こらず、半導体基板面の結晶性が保たれて
、良好な素子特性が維持できる。
ールの形成時にゲート絶縁膜がエツチング除去されて基
板面が露出し、基板面にイオン衝撃を受けて非結晶性に
なる問題は起こらず、半導体基板面の結晶性が保たれて
、良好な素子特性が維持できる。
[発明の効果]
以上の実施例の説明から明らかなように、本発明によれ
ばLDD形素子からなるMO3ICにおいて、素子特性
劣化の低減に顕著な効果があり、ICなど半導体装置の
高品質化、高信顧化に大きく寄与するものである。
ばLDD形素子からなるMO3ICにおいて、素子特性
劣化の低減に顕著な効果があり、ICなど半導体装置の
高品質化、高信顧化に大きく寄与するものである。
第1図(a)〜(ト)は本発明にかかるLDD形MO5
素子の形成方法の工程順断面図、 第2図(a)〜(ト)は従来のLDD形MOS素子の形
成方法の工程順断面図、 第3図は従来の問題点を示す図である。 図において、 1はp型シリコン基板、 2はSi0g膜、 3はSi3N<膜、 4はフィールド絶縁膜、 5はゲート絶縁膜、 5°はゲート絶縁膜のうちのエツチング部分、6はゲー
ト電極、 7はCVD5iO□膜、 7′はCVD5iOz膜からなるサイドウオール、8は
低濃度なn−型ソース領域、 9は低濃度なn−型ドレイン領域、 10はPSG膜、 11は配線電極、 15は再度形成した絶縁膜、 ■7はポジ型レジスト、 17’はポジ型レジスト膜からなるサイドウオール、1
8は高濃度なn型ソース領域、 19は高濃度なn型ドレイン領域、 を示している。 第15!lけめT) 111図(ゼ/+2) 6し来、A L00nMO5業1trfF’tF\゛λ
罎。rn’l費#rtJrXJ第2図(モ/1t) 第 図 (ktの22
素子の形成方法の工程順断面図、 第2図(a)〜(ト)は従来のLDD形MOS素子の形
成方法の工程順断面図、 第3図は従来の問題点を示す図である。 図において、 1はp型シリコン基板、 2はSi0g膜、 3はSi3N<膜、 4はフィールド絶縁膜、 5はゲート絶縁膜、 5°はゲート絶縁膜のうちのエツチング部分、6はゲー
ト電極、 7はCVD5iO□膜、 7′はCVD5iOz膜からなるサイドウオール、8は
低濃度なn−型ソース領域、 9は低濃度なn−型ドレイン領域、 10はPSG膜、 11は配線電極、 15は再度形成した絶縁膜、 ■7はポジ型レジスト、 17’はポジ型レジスト膜からなるサイドウオール、1
8は高濃度なn型ソース領域、 19は高濃度なn型ドレイン領域、 を示している。 第15!lけめT) 111図(ゼ/+2) 6し来、A L00nMO5業1trfF’tF\゛λ
罎。rn’l費#rtJrXJ第2図(モ/1t) 第 図 (ktの22
Claims (1)
- 【特許請求の範囲】 フィールド絶縁膜に囲まれた一導電型半導体基板上にゲ
ート絶縁膜とゲート電極とを順次に形成し、次いで、前
記フィールド絶縁膜およびゲート電極をマスクにして前
記ゲート絶縁膜を透過させて前記一導電型半導体基板に
異種導電型不純物イオンを注入して低濃度な異種導電型
不純物からなるソース・ドレイン領域を形成する工程、 次いで、全面にポジ型レジストを塗布し、露光量を加減
して全面露光し、次いで、現像して前記ゲート電極の周
囲側部のみに前記ポジ型レジストを残存させる工程、 次いで、前記フィールド絶縁膜、ゲート電極およびポジ
型レジストをマスクにして、前記一導電型半導体基板に
異種導電型不純物イオンを注入して高濃度な異種導電型
不純物からなるソース・ドレイン領域を形成する工程が
含まれてなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24731489A JPH03108340A (ja) | 1989-09-21 | 1989-09-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24731489A JPH03108340A (ja) | 1989-09-21 | 1989-09-21 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03108340A true JPH03108340A (ja) | 1991-05-08 |
Family
ID=17161555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24731489A Pending JPH03108340A (ja) | 1989-09-21 | 1989-09-21 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03108340A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07142725A (ja) * | 1993-11-17 | 1995-06-02 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-09-21 JP JP24731489A patent/JPH03108340A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07142725A (ja) * | 1993-11-17 | 1995-06-02 | Nec Corp | 半導体装置の製造方法 |
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