JPH077750B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH077750B2
JPH077750B2 JP1121205A JP12120589A JPH077750B2 JP H077750 B2 JPH077750 B2 JP H077750B2 JP 1121205 A JP1121205 A JP 1121205A JP 12120589 A JP12120589 A JP 12120589A JP H077750 B2 JPH077750 B2 JP H077750B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置の製造方法に関し、特に絶縁膜上
に形成された多結晶半導体層の熱処理法と、パターニン
グされた多結晶半導体層を用いたセルフアラインによ
り、絶縁膜を通して下地の半導体基板上に、イオン注入
法により注入された不純物の熱処理工程に特徴を有する
半導体装置の製造方法に関する。
（従来の技術） 現在、絶縁膜上に多結晶半導体層を形成する半導体装置
として、Ｎ−MOSFET、Ｐ−MOSFET、Ｃ−MOS（Ｎ−MOSFE
Tと、Ｐ−MOSFETとを同一チップ内に集積）、パワーMOS
FET（Ｎ−パワーMOSFETと、Ｐ−パワーMOSFETとがあ
る。）、Bi−CMOS（バイポーラTrと、Ｃ−MOSとを同一
チップ内に集積）、IPD（Bi−CMOSと、パワーMOSFETと
を同一チップ内に集積）等が知られている。
例えばIPDの製造工程での、パワーMOSFET部（Ｄ−MOS領
域）の従来の形成方法によると、以下に説明するような
不都合が生じる。
従来のＤ−MOS領域の形成方法において、まず、半導体
基板に対して、第２ウェル領域（ベース領域）形成用の
不純物のイオン注入が行なわれるが、この際、単結晶で
あるエピタキシャル層がイオン注入によるダメージを受
け、イオン注入された領域がアモルファス（非晶質）状
態となる。この後、イオン注入された不純物の拡散のた
めに、約1200℃の高温にて窒素ガス雰囲気中で３時間の
長時間におよぶ熱処理を行なって、第２ウェル拡散を行
なうが、このとき、エピタキシャル層のアモルファス状
態の部分が単結晶に戻るダメージの回復現象が起こる。
ところがこのとき、前記したように熱処理工程が高温か
つ長時間におよぶため、イオン注入で誘起されたダメー
ジや、工程汚染等による重金属が核となって、エピタキ
シャル層内に高密度の結晶欠陥が発生していることが分
かった。すなわち、不純物のイオン注入に誘起された結
晶欠陥が、エピタキシャル層内に高密度に発生してい
た。このような結晶欠陥がエピタキシャル層内に高密度
に発生すると、このＤ−MOS領域に形成されるパワーMOS
FETにおいて耐圧が低下し、他の素子に対するリークが
大きくなる等の問題を生じる。これらのことから、半導
体装置の製造歩留りの低下、および半導体装置の信頼性
の低下を招いていた。
また、従来、例えばパワーMOSFETのゲート電極等に使用
されるポリシリコン層の活性化を、窒素雰囲気中で行な
っているが、このときの処理時間、温度等の条件によっ
ては、多結晶であるポリシリコン層の結晶粒界が異常に
成長してしまうことがある。この異常に成長した結晶粒
界は、非常に酸化されやすく、後の工程での、熱拡散工
程で容易に酸化されてしまう。このことから、酸化膜を
除去する工程において、その工程に用いられるエッチン
グ液等によって、この酸化された結晶粒界が除去され、
例えばポリシリコン層の下地に形成されたゲート酸化膜
に達するピンホールが形成されてしまう。このような、
ピンホールが形成されると、ゲート〜ソース間不良等の
絶縁不良を招いてしまう。したがって、この点からも、
半導体装置の製造歩留りが低下するとともに、半導体装
置の信頼性にも悪い影響をおよぼしていた。
（発明が解決しようとする課題） この発明は上記のような点に鑑み為されたもので、従来
の単結晶の半導体基板内へ注入された不純物を拡散させ
る際、酸素あるいは窒素ガス雰囲気中で、高温かつ長時
間におよぶ熱処理工程を経るために、不純物の注入によ
り誘起された結晶欠陥が、半導体基板内に高密度に発生
していた点を改善し、また併せて、例えばゲート電極の
ようなポリシリコン層の活性化においても、ピンホール
が形成されることなく、均一で安定した膜質を持つよう
にポリシリコンを活性化することで、半導体装置の製造
歩留りを向上させるとともに、信頼性の高い半導体装置
を製造可能とする半導体装置の製造方法を提供すること
を目的とする。
［発明の構成］ （課題を解決するための手段） この発明による半導体装置の製造方法によれば、単結晶
半導体基板上に絶縁膜を形成する工程と、この絶縁膜上
に多結晶半導体層を形成する工程と、この多結晶半導体
層を所定の形状にパターニングする工程と、この所定の
形状にパターニングされた多結晶半導体層を酸素を含む
雰囲気中で、温度900〜1100℃の範囲にて活性化のため
の熱処理を行なう第１の熱処理工程と、上記絶縁膜を通
して上記単結晶半導体基板の所定の領域に対し３×1015
cm-2以下のドーズ量で不純物を注入する工程と、然る後
に窒素ガス雰囲気中または不活性ガス雰囲気中または窒
素ガスと不活性ガスとの混合ガス雰囲気中で温度850〜1
050℃の範囲にて不純物注入部の再単結晶化処理のため
の熱処理を行なう第２の熱処理工程と、然る後に酸素を
含む雰囲気中で温度900〜1250℃の範囲にて注入された
不純物の拡散のための熱処理を行なう第３の熱処理工程
とを具備することを特徴とする。
（作用） 上記のような半導体装置の製造方法によれば、第１の熱
処理工程にあっては、酸素を含む雰囲気中で処理するこ
とから、ピンホールが形成される原因となる結晶粒界の
異常成長を抑制し、均一で安定した膜質を持つように、
多結晶半導体層が活性化され、また、第３の熱処理工
程、すなわち、半導体基板内への本拡散工程以前に、窒
素ガス、あるいは不活性ガス、あるいはこれらの混合ガ
ス雰囲気中での第２の熱処理工程を導入することで、不
純物注入により誘起される結晶欠陥の発生が抑制され
る。
（実施例） 以下、第１図（ａ）ないし第１図（ｄ）、および第２図
を参照して、この発明をパワーMOSFETに適用した一実施
例の製造方法について説明する。尚、第２図は、第１図
（ａ）ないし第１図（ｄ）の製造方法により形成された
Ｄ−MOS領域に、引き続き形成されたパワーMOSFETの断
面図である。
まず、第１図（ａ）において、例えば高濃度n+型単結晶
半導体基板上に形成されたｎ型エピタキシャル層101中
には、Ｄ−MOS領域のp+型第１ウェル領域102（低抵抗領
域）が形成されている。ここで、例えば選択酸化法によ
り形成されたフィールド酸化膜103によって分離された
素子領域において、例えば熱酸化法により、厚さ900Å
となるゲート酸化膜104が形成される。次に、全面に、
例えばLPCVD法により、厚さ5000Å程度のポリシリコン
層を形成する。このときの条件として、温度は600〜650
℃である。次に、このポリシリコン層を、例えばホトレ
ジストを用いた写真蝕刻法により、所定の形状にパター
ニングしてポリシリコンによるゲート電極105を形成す
る。ここで、フィールド酸化膜103上には、ここでは、
図示されない、他のパワーMOSFET素子のゲート電極10
5′が形成されている。
次に、第１図（ｂ）において、酸素ガスを含む雰囲気中
で、温度900〜1100℃の範囲、例えば温度1000℃で30分
間、第１図（ａ）に示す装置を熱処理することにより、
ポリシリコン層105、および105′の活性化を行なう。こ
の熱処理によって、第１図（ｂ）に示すような、熱酸化
膜106が形成される。このとき、酸素を含む雰囲気中で
活性化熱処理を行なうことから、例えばゲート電極105
においては、従来におけるゲート酸化膜104に達するピ
ンホール形成の原因となるポリシリコン層の、結晶粒界
の異常成長が抑制され、均一で安定した膜質を持つよう
に活性化される。
次に、第１図（ｃ）において、ゲート電極105、および
フィールド酸化膜103をマスクに用いたセルフアライン
法により、ゲート酸化膜104を通して、Ｄ−MOS領域の第
２ウェル領域形成用不純物の、例えばｐ型の不純物であ
るボロン（Ｂ）107を、例えば加速電圧60KeV、ドーズ量
２×1014cm-2の条件にてイオン注入を行なう。このイオ
ン注入により、エピタキシャル層101の表面領域に、不
純物注入領域108が形成される。この不純物が注入され
た領域108において、エピタキシャル層101の結晶構造
は、アモルファス（非晶質）となる。
次に、第１図（ｄ）において、温度850〜1050℃の範
囲、例えば1000℃で、窒素ガスの15l/minの雰囲気中で
１時間、第１図（ｃ）に示す装置をアモルファスの再単
結晶化のための熱処理をする。このとき、窒素ガスの
他、酸素を含まない不活性ガス、あるいはこの不活性ガ
スと、窒素ガスとの混合ガスであっても構わない。さら
に続いて、熱処理用の炉内の温度を900〜1250℃の範
囲、例えば1200℃に上げ、かつ雰囲気も窒素ガスを10l/
min、酸素ガスを1.5l/minの混合雰囲気に切り替えて、
さらに３時間の熱処理を続行することにより、第２ウェ
ル領域の本拡散を行なう。この熱処理によって、ｐ型第
２ウェル領域108′（ベース領域）が形成される。尚、
上記1000℃で、窒素ガスの15l/minの雰囲気中で１時間
の熱処理工程の際、この熱処理の温度に関しては、この
後、行なわれる第２ウェル領域の本拡散の温度より低い
ことが望ましいが、長時間の本拡散を行なう場合には、
多少低くても良い。
第２図は、上記第１図（ａ）ないし第１図（ｄ）の工程
を経て形成されたＤ−MOS領域に、引き続き公知のプロ
セスを経て形成されたパワーMOSFETの構造を示してい
る。
第２図において、高濃度n+型半導体基板110上に、ｎ型
エピタキシャル層101が形成されている。このエピタキ
シャル層101内に形成された２つのウェル領域102、およ
び108′によって形成されているｐ型領域118には、ｎ型
ソース領域109が形成されており、Ｄ−MOS（二重拡散型
トランジスタ）となっている。さらに、これらのｎ型ソ
ース領域109、ｐ型領域118には、例えばアルミニウムか
らなるソース電極114が接続されている。さらに、この
ソース電極114には、ソース端子116が接続されている。
また、ｐ型第２ウェル領域（ベース領域）108′内のチ
ャネル領域119上に形成されたゲート酸化膜104上に形成
されたポリシリコンからなるゲート電極105には、例え
ばアルミニウムからなるゲート取り出し電極113が形成
されている。さらに、このゲート取り出し電極113に
は、ゲート端子115が接続されている。これらのソース
電極114と、ゲート電極105、およびこれに接続されるゲ
ート取り出し電極113とは、互いに絶縁膜112によって絶
縁されている。また、第２図に示す断面では、フィール
ド酸化膜103上に形成されている、ここでは図示されな
い他のパワーMOSFET素子のゲート電極105′とも、この
絶縁膜112によって絶縁されている。一方、ドレイン電
極111は、エピタキシャル層101とは反対側に、高濃度n+
型半導体基板110に接続されている。
上記のような製造方法によって製造された半導体装置に
よれば、例えば第１図（ａ）ないし第１図（ｄ）に示さ
れているポリシリコンからなるゲート電極105、および1
05′にあっては、酸素を含む雰囲気中で活性化してい
る。このことから、これらのゲート電極105、および10
5′においては、ゲート酸化膜104に達するピンホールが
形成されることなく、均一で安定した膜質を持つように
活性化される。このことから、さらに半導体装置の製造
歩留りが向上するとともに、例えばゲート〜ソース間絶
縁不良を起こす恐れの少ない、信頼性の高い半導体装置
の製造も可能となる。
また、第２ウェル領域108′の本拡散を行なう以前に、
窒素ガス雰囲気中で、この本拡散以前の熱処理を行な
う。これによって、エピタキシャル層101内に形成され
るＤ−MOS領域の第２ウェル領域108′において、不純物
の注入により誘起される結晶欠陥の発生を抑制できる。
このことから、このＤ−MOS領域に形成される半導体装
置においてリークレベルが低くなり、耐圧歩留りが向上
することから、半導体装置の製造歩留りが向上する。
このような製造方法を適用して、例えば第２図に示すパ
ワーMOSFETを製造すれば、ゲート電極105,および105′
において、ピンホールが形成されることなく、また、半
導体基板中（エピタキシャル層101）の各拡散領域にお
いて、結晶欠陥の発生が抑制される。このことから、パ
ワーMOSFETの他の素子に対するリークレベルが低くな
り、耐圧歩留りが向上し、さらに、装置の信頼性も向上
する。
次に、第３図、および第４図のグラフを参照して、この
発明の効果について説明する。
第３図は、この発明による半導体装置の製造方法と、従
来の半導体装置の製造方法とを比較するために、半導体
基板中のＤ−MOS領域に発生する結晶欠陥密度を調査ロ
ット毎に比較したグラフ、第４図は、Ｄ−MOS領域にパ
ワーMOSFETを形成して、IPDにおけるリークレベルを調
査ロット毎に比較したグラフである。
これらの調査ロット毎の比較は、ロット１本１本におい
てシリコン単結晶の性質に、微妙な差があることから、
この微妙な差が、この発明にどのような影響を与えるか
を調査したものである。
まず、第３図のグラフに示すように、No.1〜No.7までの
全てのロットにおいて、従来、１cm2当り、約104個存在
していた結晶欠陥が、この発明の製造方法によれば、１
cm2当り、約102個に激減している。このようにロット毎
のシリコン単結晶の性質に微妙な差があっても、この性
質の差には関係なく、この発明は有効であるといえる。
次に、第４図に示すように、実際に第２図に示したパワ
ーMOSFETを含む製品（IPD）を製造してリークレベルを
比較した結果、同様に、No.1〜No.7までの全てのロット
において、リークレベルが1/10以上低下している。この
ことは、第３図に示したように、結晶欠陥密度が減少し
たことにより、リークレベルが改善されたことを示して
いる。
このように、実際に製品（IPD）を製造するにあたり、
この発明の製造方法のプロセスを導入することにより、
半導体基板中の結晶欠陥密度が減少してリークレベルが
改善され、耐圧歩留りが向上し、製品の歩留りが従来に
比べ、10％以上向上した。
以上、この発明の一実施例に係わる半導体装置の製造方
法を、パワーMOSFETの製造に適用して説明したが、この
発明はパワーMOSFETに限らず、絶縁膜上に多結晶半導体
層を形成する工程と、下地の単結晶半導体基板に不純物
をイオン注入する工程とを具備して製造される半導体装
置であれば、全ての半導体装置に適用可能であることは
言うまでもない。
尚、ポリシリコン層の活性化において、温度の範囲を90
0〜1100℃とし、窒素ガスベースで酸素ガス量をパラメ
ータ、およびアルゴンガスベースで酸素ガス量をパラメ
ータとして、種々検討した結果、ポリシリコン酸化量
を、ｎ型、面方位（100）、比抵抗0.5〜1000Ω・cmのシ
リコン基板の酸化成長膜厚に換算して、150Å以上であ
れば、上記一実施例と同一の効果の効果があることが判
明した。
また、上記一実施例では、半導体基板にイオン注入され
る不純物かボロンとなっているが、例えばリン（Ｐ）が
イオン注入される場合でも、同様の効果があることも判
明している。
［発明の効果］ 以上説明したようにこの発明によれば、単結晶である半
導体基板、あるいはエピタキシャル層への不純物拡散の
際、不純物注入により誘起された結晶欠陥の発生が抑制
されることにより、リークレベルが減少し、装置の耐圧
が向上する。このことから、半導体装置の製造歩留りが
向上し、併せてゲート電極等に用いられるポリシリコン
層の活性化においても均一で安定した活性化がなされる
ことから、より一層、製造歩留りが向上が為され、しか
も信頼性の高い半導体装置を製造可能とする半導体装置
の製造方法が提供される。
【図面の簡単な説明】
第１図（ａ）ないし第１図（ｄ）はこの発明の一実施例
に係わる半導体装置の製造方法について製造工程順に示
した断面図、第２図はこの発明の一実施例に係わる製造
方法を経て製造されたパワーMOSFETの断面図、第３図は
従来の製造方法と本発明の製造方法との結晶欠陥密度を
各調査ロット毎に比較したグラフ、第４図は従来の製造
方法と本発明の製造方法とで製品を製造してリークレベ
ルを各調査ロット毎に比較したグラフである。 101…ｎ型エピタキシャル層、102…ｐ型第１ウェル領域
（低抵抗領域）、、103…フィールド酸化膜、104…ゲー
ト酸化膜、105,105′…ゲート電極、106…酸化膜、107
…ボロンイオン、108…ボロン注入領域、108′…ｐ型第
２ウェル領域（ベース領域）、109…ｎ型ソース領域、1
10…n+型半導体基板、111…ドレイン電極、112…絶縁
膜、113…ゲート取り出し電極、114…ソース電極、118
…ｐ型領域、119…チャネル領域。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】単結晶半導体基板上に絶縁膜を形成する工
    程と、この絶縁膜上に多結晶半導体層を形成する工程
    と、この多結晶半導体層を所定の形状にパターニングす
    る工程と、この所定の形状にパターニングされた多結晶
    半導体層を酸素を含む雰囲気中で、温度900〜1100℃の
    範囲にて活性化のための熱処理を行なう第１の熱処理工
    程と、上記絶縁膜を通して上記単結晶半導体基板の所定
    の領域に対し３×1015cm-2以下のドーズ量で不純物を注
    入する工程と、然る後に窒素ガス雰囲気中または不活性
    ガス雰囲気中または窒素ガスと不活性ガスとの混合ガス
    雰囲気中で温度850〜1050℃の範囲にて不純物注入部の
    再単結晶化処理のための熱処理を行なう第２の熱処理工
    程と、然る後に酸素を含む雰囲気中で温度900〜1250℃
    の範囲にて注入された不純物の拡散のための熱処理を行
    なう第３の熱処理工程とを具備することを特徴とする半
    導体装置の製造方法。
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