JP6750589B2 - 半導体装置 - Google Patents
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Description
第1実施形態について説明する。本実施形態にかかる半導体装置は、図1に示すように、MOS構造の半導体素子として縦型MOSFETが形成されたものである。縦型MOSFETは、半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることで半導体装置が構成されているが、ここでは縦型MOSFETのみ図示してある。なお、以下の説明では、図1の左右方向を幅方向とし、上下方向を厚み方向もしくは深さ方向として説明を行う。
まず、半導体基板として、ウェハ状のn+型基板1を用意する。そして、CVD(chemical vapor deposition)装置などを用いて、このn+型基板1の主表面上にSiCからなるn−型ドリフト層2を形成する。このとき、必要に応じて、n−型ドリフト層2を部分的に高濃度としたバッファ層2aを形成しても良い。そして、図示しないが、p型ディープ層5の形成予定領域が開口するマスクを配置したのち、p型不純物をイオン注入することで、p型ディープ層5を形成する。
次に、p型ベース領域3およびn+型ソース領域4の表面に図示しないマスクを配置し、マスクのうちのトレンチゲート構造の形成予定領域を開口させる。そして、マスクを用いてRIE(Reactive Ion Etching)などの異方性エッチングを行うことにより、ゲートトレンチ6を形成する。例えば、ゲートトレンチ6の深さをp型ベース領域3とn+型ソース領域4の合計膜厚よりも0.2〜0.4μm深くするという設定としてエッチングを行う。これにより、p型ベース領域3の底部からのゲートトレンチ6の突き出し量が0.2〜0.4μmとなるようにしている。
マスクを除去した後、例えば熱酸化を行うことによって、ゲート絶縁膜7を形成し、ゲート絶縁膜7によってゲートトレンチ6の内壁面上およびn+型ソース領域4の表面上を覆う。そして、例えばn型不純物がドープされたポリシリコンをデポジションした後、これをエッチバックし、少なくともゲートトレンチ6内にポリシリコンを残すことでゲート電極8を形成する。
CVD装置などを用いて、ゲート絶縁膜7やゲート電極8の表面上に強相関材料層9を形成する。
ゲート絶縁膜7やゲート電極8および強相関材料層9の上に層間絶縁膜10を成膜したのち、層間絶縁膜10と共に強相関材料層9やゲート絶縁膜7をパターニングして不要部分を除去することで、コンタクトホール10aを形成する。これにより、コンタクトホール10aを通じて、p型ベース領域3およびn+型ソース領域4の表面および強相関材料層9を露出させることが可能となる。
第2実施形態について説明する。本実施形態は、第1実施形態に対して強相関材料層9の構造を変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
3 p型ベース領域
4 n+型ソース領域
5 p型ディープ層
7 ゲート絶縁膜
8 ゲート電極
9 強相関材料層
10 層間絶縁膜
11 ソース電極
Claims (6)
- MOS構造の半導体素子を有する半導体装置であって、
炭化珪素で構成された第1または第2導電型の基板(1)と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第1導電型の半導体からなるドリフト層(2)と、
前記ドリフト層の上に形成された第2導電型の炭化珪素からなるベース領域(3)と、
前記ベース領域の上に形成され、前記ドリフト層よりも第1導電型不純物濃度が高くされた第1導電型の炭化珪素からなるソース領域(4)と、
前記ドリフト層と前記ソース領域との間における前記ベース領域の表面に形成されたゲート絶縁膜(7)と、
前記ゲート絶縁膜の上に配置されたゲート電極(8)と、
前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホール(10a)が形成された層間絶縁膜(10)と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極(11)と、
前記基板の裏面側に形成されたドレイン電極(12)と、を含む前記半導体素子を有し、
さらに、前記ゲート電極と前記ソース電極との間に、前記半導体素子の温度上昇に感応して前記ゲート電極と前記ソース電極との間を導通させる強相関電子材料により構成された強相関材料層(9)が備えられている半導体装置。 - 前記半導体素子は、
前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ(6)内に、該ゲートトレンチの内壁面を覆うように前記ゲート絶縁膜(7)が配置されていると共に、前記ゲート絶縁膜の上に前記ゲート電極が配置されることでトレンチゲート構造が構成されたトレンチゲート型のMOS構造とされている請求項1に記載の半導体装置。 - 前記強相関材料層を構成する前記強相関電子材料は、VO系材料である請求項1または2に記載の半導体装置。
- 前記強相関材料層を構成する前記強相関電子材料は、VO2である請求項1または2に記載の半導体装置。
- 前記強相関材料層は、前記ゲート絶縁膜および前記ゲート電極の上に形成され、
前記層間絶縁膜は、前記強相関材料層を含めて前記ゲート絶縁膜と前記ゲート電極を覆うように形成され、
前記コンタクトホールから前記強相関材料層の一部が前記ソース電極と接触している請求項1ないし4のいずれか1つに記載の半導体装置。 - 前記層間絶縁膜には、前記ゲート電極に繋がる貫通孔(10b)が形成されており、
前記強相関材料層は、前記貫通孔内に備えられ、該貫通孔を通じて前記ゲート電極および前記ソース電極に接触している請求項1ないし4のいずれか1つに記載の半導体装置。
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