JP6584881B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
半導体デバイスの特性を向上させるために、トランジスタの微細化が望まれている。
特開２０１４−３０５１号公報
本発明が解決しようとする課題は、トランジスタの微細化を可能にする半導体装置を提供することにある。
実施形態の半導体装置は、チタン（Ｔｉ）と、酸素（Ｏ）と、ジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）と、を含み、バナジウム（Ｖ）、ニオブ（Ｎｂ）及びタンタル（Ｔａ）から成る群から選ばれる少なくとも一つの元素を含む導電領域と、ｎ型の第１のＳｉＣ領域と、前記導電領域と前記ｎ型の第１のＳｉＣ領域との間に設けられたｐ型の第２のＳｉＣ領域と、ゲート電極と、前記導電領域、前記ｐ型の第２のＳｉＣ領域、及び、前記ｎ型の第１のＳｉＣ領域と、前記ゲート電極との間に設けられたゲート絶縁膜と、を備え、前記導電領域中の前記元素の濃度が１×１０ １９ ｃｍ −３ 以上である。
第１の実施形態の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置の作用及び効果の説明図。 第３の実施形態の半導体装置を示す模式断面図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第５の実施形態の半導体装置を示す模式断面図。 第７の実施形態の半導体装置を示す模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体装置は、チタン（Ｔｉ）と、酸素（Ｏ）と、ジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）と、を含み、バナジウム（Ｖ）、ニオブ（Ｎｂ）及びタンタル（Ｔａ）から成る群から選ばれる少なくとも一つの元素を含む導電領域と、ｎ型の第１のＳｉＣ領域と、導電領域とｎ型の第１のＳｉＣ領域との間に設けられたｐ型の第２のＳｉＣ領域と、ゲート電極と、導電領域、ｐ型の第２のＳｉＣ領域、及び、ｎ型の第１のＳｉＣ領域と、ゲート電極との間に設けられたゲート絶縁膜と、を備える。
図１は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。このＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１００は、ソース領域が金属酸化物で形成されたショットキー接合ＭＯＳＦＥＴである。ＭＯＳＦＥＴ１００は、電子をキャリアとするｎ型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００は、ＳｉＣ層１０、ソース電極１２、ドレイン電極１４、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０を備えている。ＳｉＣ層１０内には、ドレイン領域２２、ドリフト領域（ｎ型の第１のＳｉＣ領域）２４、ウェル領域（ｐ型の第２のＳｉＣ領域）２６、ソース領域（導電領域）３０、ウェルコンタクト領域（ｐ型の第３のＳｉＣ領域）３２を備えている。
ＳｉＣ層１０は、結晶構造が４Ｈ−ＳｉＣのＳｉＣである。４Ｈ−ＳｉＣは六方晶系である。
ＳｉＣ層１０は、第１の面と第２の面を有する。図１においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。以下、第１の面を表面、第２の面を裏面と称する。
第１の面が（０００１）面に対し０度以上８度以下傾斜した面、第２の面が（０００−１）面に対し０度以上８度以下傾斜した面である場合を例に説明する。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
ドレイン領域２２は、ｎ型のＳｉＣである。ドレイン領域２２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２２のｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ドレイン電極１４とドレイン領域２２との間のコンタクト抵抗を低減する観点から、ドレイン領域２２の第２の面におけるｎ型不純物の濃度は、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
ドリフト領域２４は、ドレイン領域２２上に設けられる。ドリフト領域２４は、例えば、ドレイン領域２２上にエピタキシャル成長により形成されたｎ−型のＳｉＣである。ドリフト領域２４の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ドリフト領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２４のｎ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。
ウェル領域２６は、ドリフト領域２４上に設けられる。ウェル領域２６は、ｐ型のＳｉＣである。ウェル領域２６は、ソース領域３０とドリフト領域２４との間に設けられる。ウェル領域２６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ウェル領域２６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ウェル領域２６のｐ型不純物の濃度は、５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下である。ウェル領域２６の深さは、例えば、０．４μｍ以上０．８μｍ以下である。
ソース領域３０は、ウェル領域２６内に設けられる。ソース領域３０は、チタン（Ｔｉ）と酸素（Ｏ）を含む。また、ソース領域３０は、ジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）を含む。また、ソース領域３０は、バナジウム（Ｖ）、ニオブ（Ｎｂ）及びタンタル（Ｔａ）から成る群から選ばれる少なくとも一つの不純物元素を含む。
ソース領域３０は、金属化した金属酸化物である。ソース領域３０は、例えば、酸化チタンである。ソース領域３０は、例えば、（Ｔｉ，Ｚｒ，Ｈｆ）Ｏ２である。ソース領域３０は、多結晶又は非晶質である。
ソース領域３０のチタンとジルコニウムとハフニウムに対するチタンの原子比（Ｔｉ／（Ｔｉ＋Ｚｒ＋Ｈｆ））が、０．５以上０．８以下であることが望ましく、０．６以上０．７以下であることがより望ましい。
金属酸化物に不純物元素が添加されていることにより、金属酸化物は導電性を備える。例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）を置換し、ｎ型不純物となるバナジウム（Ｖ）、ニオブ（Ｎｂ）又はタンタル（Ｔａ）が金属酸化物に添加されることにより、金属酸化物は電子をキャリアとするｎ型の導電性を備える。
ソース領域３０中の不純物元素の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。ソース領域３０中の不純物元素の濃度は、ソース領域３０を金属化させる観点から、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
ソース領域３０中に含有される元素の種類、元素の量、元素の原子比は、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）により同定することが可能である。
ソース領域３０の深さ（膜厚）は、ウェル領域２６の深さよりも浅く、例えば、０．０２μｍ以上０．１μｍ以下である。ソース領域３０の深さ（膜厚）は、ウェルコンタクト領域３２の深さよりも浅い。
ウェルコンタクト領域３２は、ウェル領域２６内に設けられる。ウェルコンタクト領域３２は、ソース領域３０の側方に設けられる。
ウェルコンタクト領域３２は、ｐ＋型のＳｉＣである。ウェルコンタクト領域３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ウェルコンタクト領域３２のｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ウェルコンタクト領域３２の深さは、ウェル領域２６の深さよりも浅く、例えば、０．２μｍ以上０．４μｍ以下である。ウェルコンタクト領域３２の深さは、ソース領域３０の深さ（膜厚）よりも深い。
ゲート絶縁膜１６は、ソース領域３０、ウェル領域２６、及び、ドリフト領域２４上に形成される。ゲート絶縁膜１６は、ソース領域３０、ウェル領域２６、及び、ドリフト領域２４と、ゲート電極２０との間に形成される。ゲート絶縁膜１６には、例えばシリコン酸化膜やｈｉｇｈ−ｋ絶縁膜が適用可能である。
ゲート電極１８は、ゲート絶縁膜１６上に設けられる。ゲート電極１８には、例えば、不純物がドープされた多結晶シリコンが適用可能である。ゲート電極１８には、例えば、金属半導体化合物や金属等を適用することも可能である。
層間絶縁膜２０は、ゲート電極１８上に設けられる。層間絶縁膜２０は、例えば、シリコン酸化膜である。
ゲート電極１８下のソース領域３０とドリフト領域２４とに挟まれるウェル領域２６が、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ソース電極１２は、ＳｉＣ層１０の表面に設けられる。ソース電極１２は、ソース領域３０とウェルコンタクト領域３２とに電気的に接続される。ソース電極１２は、ウェルコンタクト領域３２とソース領域３０に接する。ソース電極１２は、ウェル領域２６に電位を与える機能も備える。
ソース電極１２は、金属である。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２を形成する金属は、ＳｉＣ層１０と反応して金属シリサイドや金属カーバイドを形成しても構わない。
ドレイン電極１４は、ＳｉＣ層１０の裏面に設けられる。ドレイン電極１４は、ドレイン領域２２と電気的に接続される。
ドレイン電極１４は、金属である。ドレイン電極１４を形成する金属は、例えば、ニッケルシリサイド（ＮｉＳｉ）である。
次に、本実施形態の半導体装置の製造方法について説明する。図２−図７は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
まず、シリコン面である第１の面と、カーボン面である第２の面を有するｎ型のＳｉＣ層（ドレイン領域）２２を準備する。
次に、ｎ型のＳｉＣ層（ドレイン領域）２２の第１の面上に、エピタキシャル成長法により、ｎ−型のドリフト領域２４を形成する。ｎ型のＳｉＣ層２２とｎ−型のドリフト領域２４がＳｉＣ層１０を構成する（図２）。
次に、フォトリソグラフィーとイオン注入法により、ｐ型不純物であるアルミニウム（Ａｌ）をドリフト領域２４に選択的にイオン注入する。このイオン注入により、ウェル領域２６とウェルコンタクト領域３２を形成する（図３）。
次に、ｐ型不純物の活性化のためのアニールを行う。活性化アニールは、例えば、不活性ガス雰囲気中、１７００℃以上１９００℃以下の温度で行う。
次に、フォトリソグラフィーとエッチングによるパターニングにより、ＳｉＣ層１０表面に溝３４を形成する（図４）
次に、溝３４内に、ソース領域３０を形成する（図５）。ソース領域３０は、例えば、ニオブ（Ｎｂ）を不純物元素として含有し、ジルコニウムを含む酸化チタンである。例えば、４００℃以下のスパッタ法により酸化チタンで溝３４を埋め込む。この状態では、非晶質となる。その後、結晶化アニール（６００℃〜８００℃）を行っても良い。また、ＣＶＤ法により、カバレッジ良く膜を成長させ、結晶化アニールを行うことで多結晶膜を形成しても良い。その際、膜厚方向にコラムナーに出来るが、コラムの大きさを変えた、二層以上の多結晶膜の積層構造とすると、膜の電気特性の膜面内一様性が増す。コラムの大きさの違う積層構造は、成膜、結晶化、成膜（温度の異なる条件）結晶化のように成膜を複数回、行えば実現する。この時、面内で電流の一様性が向上し、チャネルを流れる電流が一様になる。この点は、以下の実施形態でも同様である。その後、例えば、ＳｉＣ層１０表面の酸化チタンをＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により除去する。
次に、ＳｉＣ層１０表面に、公知のプロセス技術により、ゲート絶縁膜１６、ゲート電極１８、及び、層間絶縁膜２０を形成する（図６）。ゲート絶縁膜１６は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成されるシリコン酸化膜である。また、ゲート電極１８は、例えば、ＣＶＤ法で形成されるドーピングされた多結晶シリコンである。層間絶縁膜２０は、例えば、ＣＶＤ法で形成されるシリコン酸化膜である。
次に、ソース領域３０、及び、ウェルコンタクト領域３２上にソース電極１２が形成される。ソース電極１２は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）のスパッタにより形成される。
次に、ＳｉＣ層１０の裏面に、ドレイン電極１４が形成される。ドレイン電極１４は、例えば、ニッケルシリサイド（ＮｉＳｉ）のスパッタにより形成される。
以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。
以下、本実施形態の半導体装置の作用及び効果について説明する。
ＭＯＳＦＥＴを微細化する手法として、ソース領域又はドレイン領域を金属にする方法がある。ソース領域又はドレイン領域に金属を適用したＭＯＳＦＥＴは、ショットキー接合ＭＯＳＦＥＴと称される。
ショットキー接合ＭＯＳＦＥＴは、浅くて低抵抗なソース領域又はドレイン領域を形成できる。このため、オン電流が大きくなり、且つ、ショートチャネル効果が抑制される。したがって、微細で高性能なＭＯＳＦＥＴが実現できる。
ｎ型のＳｉＣショットキー接合ＭＯＳＦＥＴを実現するためには、ＭＯＳＦＥＴのオフ状態では、ソース領域とｐ型のＳｉＣのチャネル領域との間に十分なエネルギー障壁の高さが存在することが望ましい。また、ＭＯＳＦＥＴのオン状態では、ソース領域と、ｐ型のＳｉＣのチャネル領域に形成された反転層との間のエネルギー障壁を低くすることが望ましい。
ｐ型のＳｉＣのチャネル領域に形成される反転層は、ｎ型領域とみなされる。ＭＯＳＦＥＴのオン状態では、ソース領域と、ｎ型の反転層と間のエネルギー障壁を低くするには、ソース領域を形成する金属の仕事関数が、ＳｉＣの電子親和力に近いことが望ましい。また、ソース領域とｎ型の反転層との間のエネルギー障壁を無くすためには、ソース領域を形成する金属の仕事関数が、ＳｉＣの電子親和力以下になることが望ましい。
なお、仕事関数とは、真空準位（真空のエネルギーレベル）と、対象となる物質のフェルミ準位（フェルミレベル）とのエネルギー差である。また電子親和力とは、真空準位（真空のエネルギーレベル）と、対象となる物質の伝導帯下端のエネルギー準位（エネルギーレベル）との差である。
４Ｈ−ＳｉＣの場合、電子親和力は３．６０ｅＶである。したがって、ソース領域を形成する金属に、仕事関数が３．６０ｅＶ近傍の金属を適用することにより、ｎ型のＳｉＣショットキー接合ＭＯＳＦＥＴが実現できる。更に、ソース領域を形成する金属に、仕事関数が３．６０ｅＶ以下の金属を適用することにより、ソース領域とｎ型の反転層との間のエネルギー障壁が無くなり、更に高性能なｎ型のＳｉＣショットキー接合ＭＯＳＦＥＴが実現できる。
もっとも、仕事関数が３．６０ｅＶ近傍の金属は、耐酸化性、耐湿性に劣る。したがって、トランジスタのソース領域用の材料として適切な金属がない。
図７、図８は、本実施形態の半導体装置の作用及び効果の説明図である。
図７は、酸化チタンにジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）を加えた場合の、酸化チタンの電子親和力の変化を示す図である。電子親和力は、第１原理計算を用いて計算している。なお、酸化チタンにｎ型不純物を導入して金属化する場合、酸化チタンのフェルミレベルが伝導帯下端のエネルギーレベルに一致するとみなせるため、仕事関数が電子親和力と一致すると見なすことが可能である。
図８は、シリコン（Ｓｉ）、４Ｈ−ＳｉＣ、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化チタン（ＴｉＯ２）のエネルギーバンド構造を示す図である。それぞれの材料の真空準位と伝導帯下端とのエネルギー差（電子親和力）、真空準位と価電子帯上端とのエネルギー差、バンドギャップエネルギーを示す。図中、括弧内の数値がバンドギャップエネルギーである。
図７に示すように、発明者による第１原理計算の結果、酸化チタンにジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）を加えることにより、電子親和力が低減する方向に変化することが明らかになった。ジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）を加えない場合、すなわち酸化チタンの場合は、電子親和力が４．１５ｅＶである。これに対し、酸化チタンのチタン（Ｔｉ）を、全て、ジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）で置換した場合、すなわち、酸化ジルコニウム又は酸化ハフニウムの場合は、電子親和力は２．５５ｅＶまで低下する。
図８に示すように、酸化チタンにジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）を加えることにより、電子親和力を白矢印で示す２．５５ｅＶから４．１５ｅＶの間の任意の値に設定することが出来る。言い換えれば、（Ｔｉ，Ｚｒ，Ｈｆ）Ｏ２の、チタンとジルコニウムとハフニウムに対するチタンの原子比（Ｔｉ／（Ｔｉ＋Ｚｒ＋Ｈｆ））を変化させることにより、電子親和力を白矢印で示す２．５５ｅＶから４．１５ｅＶの間の任意の値に設定することが出来る。特に、Ｔｉ／（Ｔｉ＋Ｚｒ＋Ｈｆ）＝０．６４とすることにより、電子親和力を４Ｈ−ＳｉＣの電子親和力である３．６０ｅＶに一致させることが出来る。
本実施形態では、ソース領域３０は、チタンを含む金属酸化物にジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）を加えられている。これにより仕事関数が、金属酸化物がジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）を含まない場合と比較して低減している。したがって、ソース領域３０の仕事関数を、４Ｈ−ＳｉＣの電子親和力である３．６０ｅＶに近づけることが出来る。したがって、ｎ型のＳｉＣショットキー接合ＭＯＳＦＥＴ１００が実現できる。
なお、ＭＯＳＦＥＴ１００がオフ状態では、ソース領域とｐ型のＳｉＣのチャネル領域との間のエネルギー障壁は、４Ｈ−ＳｉＣのバンドギャップエネルギーとなる。４Ｈ−ＳｉＣのバンドギャップエネルギーは、３．２６ｅＶであるため、ＭＯＳＦＥＴ１００をカットオフするために十分なエネルギー障壁を備えることになる。
ＭＯＳＦＥＴのオン状態で、ソース領域３０とｐ型のＳｉＣのチャネル領域に形成された反転層とのエネルギー障壁を低くする観点から、ソース領域３０中のチタンとジルコニウムとハフニウムに対するチタンの原子比（Ｔｉ／（Ｔｉ＋Ｚｒ＋Ｈｆ））が、０．８以下であることが望ましく、０．７以下であることがより望ましく、０．６４以下であることが更に望ましい。
また、ＭＯＳＦＥＴのオン状態で、ソース領域３０とｐ型のＳｉＣのチャネル領域に形成された反転層とがオーミック特性を備える観点から、ソース領域３０中のチタンとジルコニウムとハフニウムに対するチタンの原子比（Ｔｉ／（Ｔｉ＋Ｚｒ＋Ｈｆ））が、０．５以上であることが望ましく、０．６以上であることがより望ましい。
なお、原子比（Ｔｉ／（Ｔｉ＋Ｚｒ＋Ｈｆ））が、０．５以上０．８以下であれば、ソース領域３０の仕事関数を３．６０ｅＶ±１０％の範囲に納めることが可能である。
以上、本実施形態によれば、ソース領域３０に金属化した金属酸化物を適用することにより、微細で高性能なｎ型のＳｉＣショットキー接合ＭＯＳＦＥＴ１００が実現できる。
更に、ソース領域３０とｐ＋型のウェルコンタクト領域３２に対し、同時にコンタクト抵抗の低いコンタクトがソース電極１２により実現できる。ソース領域３０とソース電極１２との間は、金属と金属との接触となる。このため、ソース電極１２を形成する金属の材料は、ソース領域３０とのコンタクト抵抗を考慮せず選択することが出来る。したがって、ソース電極１２の金属の材料として、ウェルコンタクト領域３２とのコンタクト抵抗を下げることが可能な材料を選択すれば良い。
また、本実施形態によれば、ソース領域３０を堆積膜で形成することが可能である。したがって、イオン注入でソース領域３０を形成する場合と比較して、ソース領域３０の深さを浅くすることが可能である。例えば、ソース領域３０の深さを、イオン注入で形成されるウェルコンタクト領域３２の深さよりも浅くすることが可能である。この観点からも、微細で高性能なｎ型のＳｉＣショットキー接合ＭＯＳＦＥＴ１００が実現できる。
（第２の実施形態）
本実施形態の半導体装置は、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）及びバリウム（Ｂａ）から成る群から選ばれる少なくとも一つの金属元素と、チタン（Ｔｉ）と、酸素（Ｏ）と、ジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）と、を含み、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）及びランタノイドから成る群から選ばれる少なくとも一つの元素を含む導電領域と、ｎ型の第１のＳｉＣ領域と、導電領域とｎ型の第１のＳｉＣ領域との間に設けられたｐ型の第２のＳｉＣ領域と、ゲート電極と、導電領域、ｐ型の第２のＳｉＣ領域、及び、ｎ型の第１のＳｉＣ領域と、ゲート電極との間に設けられたゲート絶縁膜と、を備える。
本実施形態の半導体装置は、ソース領域にカルシウム（Ｃａ）、ストロンチウム（Ｓｒ）及びバリウム（Ｂａ）から成る群から選ばれる少なくとも一つの金属元素が含まれる点、導電領域に含まれ得る元素が異なる点、以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
本実施形態の半導体装置はＭＯＳＦＥＴである。本実施形態のＭＯＳＦＥＴについて図１を参照しつつ説明する。
ソース領域３０は、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）及びバリウム（Ｂａ）から成る群から選ばれる少なくとも一つの金属元素を含む。また、ソース領域３０は、チタン（Ｔｉ）と酸素（Ｏ）を含む。また、ソース領域３０は、ジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）を含む。また、ソース領域３０は、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）及びランタノイドから成る群から選ばれる少なくとも一つの不純物元素と、を含む。
ソース領域３０は、金属化した金属酸化物である。ソース領域３０は、例えば、チタン酸カルシウム、チタン酸ストロンチウム、チタン酸バリウム、又は、それらの複合物である。ソース領域３０は、例えば、ぺロブスカイト構造を備える（Ｃａ,Ｓｒ，Ｂａ）（Ｔｉ，Ｚｒ，Ｈｆ）Ｏ３である。ソース領域３０は、多結晶又は非晶質である。
ソース領域３０のチタンとジルコニウムとハフニウムに対するチタンの原子比（Ｔｉ／（Ｔｉ＋Ｚｒ＋Ｈｆ））が、０．５以上０．８以下であることが望ましく、０．６以上０．７以下であることがより望ましい。
金属酸化物に不純物元素が添加されていることにより、金属酸化物は導電性を備える。例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）を置換し、ｎ型不純物となるバナジウム（Ｖ）、ニオブ（Ｎｂ）又はタンタル（Ｔａ）が金属酸化物に添加されることにより、金属酸化物は電子をキャリアとするｎ型の導電性を備える。また、例えば、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）又はバリウム（Ｂａ）を置換し、ｎ型不純物となるスカンジウム（Ｓｃ）、イットリウム（Ｙ）又はランタノイドが金属酸化物に添加されることにより、金属酸化物は電子をキャリアとするｎ型の導電性を備える。なお、ランタノイドとは、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジウム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）である。
ソース領域３０中の不純物元素の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。ソース領域３０中の不純物元素の濃度は、ソース領域３０を金属化させる観点から、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
ソース領域３０中に含有される元素の種類、元素の量、元素の原子比は、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）により同定することが可能である。
ソース領域３０の深さ（膜厚）は、ウェル領域２６の深さよりも浅く、例えば、０．０２μｍ以上０．１μｍ以下である。
以下、本実施形態の半導体装置の作用及び効果について説明する。
本実施形態のＭＯＳＦＥＴでは、第１の実施形態同様、ソース領域３０は、チタンを含む金属酸化物にジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）が加えられている。これにより金属酸化物の仕事関数が、金属酸化物がジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）を含まない場合と比較して低減している。仕事関数が低減する効果は、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）又はバリウム（Ｂａ）が金属酸化物中に含まれる場合でも、同様に実現される。したがって、ｎ型のＳｉＣショットキー接合ＭＯＳＦＥＴが実現できる。
図９は、本実施形態の半導体装置の作用及び効果を説明する図である。図９は、本実施形態のソース領域３０の電気抵抗の温度依存性を示す図である。
本実施形態のソース領域３０は、例えば、チタン酸カルシウム、チタン酸ストロンチウム又はチタン酸バリウムである。チタン酸カルシウム、チタン酸ストロンチウム、チタン酸バリウム、及び、それらの複合物は、図９に示すように、電気抵抗の温度依存性が、負の依存性から正の依存性に転ずる性質を備える。言い換えれば、本実施形態のソース領域３０は、高温領域では、正の温度係数を備える抵抗体（Ｐｏｓｉｔｉｖｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ Ｒｅｓｉｓｔｏｒ：ＰＴＣＲ）である。
例えば、ＭＯＳＦＥＴに過電流が流れたような場合、過電流による発熱でＭＯＳＦＥＴが破壊する恐れがある。本実施形態のＭＯＳＦＥＴは、ソース領域３０が、ＰＴＣＲである。したがって、過電流が流れて発熱するとソース領域３０の電気抵抗が上昇する。よって、ＭＯＳＦＥＴを流れる電流が抑制され、ＭＯＳＦＥＴの過電流による破壊が抑制される。
ＭＯＳＦＥＴの動作温度領域内では、ＭＯＳＦＥＴのオン電流が減少しないようソース領域３０の電気抵抗は、温度依存性が無いか、又は、負の温度依存性を備えることが望ましい。また、ＭＯＳＦＥＴが温度上昇により破壊する前に、ソース領域３０の電気抵抗の温度依存性が正の依存性に転ずることが望ましい。上記観点から、ソース領域３０の電気抵抗の温度依存性が１５０℃以上２００℃以下の温度で負の依存性から正の依存性に転ずることが望ましい。
ソース領域３０は、鉛（Ｐｂ）を含むことが望ましい。チタン酸カルシウム、チタン酸ストロンチウム、チタン酸バリウム、及び、それらの複合物は、鉛（Ｐｂ）を含むことで、正の温度係数を備える領域を高温側にシフトさせることが可能となる。
以上、本実施形態によれば、第１の実施形態同様、微細で高性能なｎ型のＳｉＣショットキー接合ＭＯＳＦＥＴが実現できる。また、第１の実施形態同様、ソース領域３０とｐ＋型のウェルコンタクト領域３２に対し、同時にコンタクト抵抗の低いコンタクトがソース電極１２により実現できる。更に、ソース領域３０がＰＴＣＲであることにより、ＭＯＳＦＥＴの過電流による破壊が抑制される。
（第３の実施形態）
本実施形態の半導体装置は、ソース電極とＳｉＣ層との間に金属シリサイド膜が設けられる点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
本実施形態の半導体装置はＭＯＳＦＥＴである。本実施形態のＭＯＳＦＥＴ２００について図１０を参照しつつ説明する。
ＭＯＳＦＥＴ２００は、ＳｉＣ層１０、ソース電極１２、ドレイン電極１４、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０を備えている。ＳｉＣ層１０内には、ドレイン領域２２、ドリフト領域（ｎ型の第１のＳｉＣ領域）２４、ウェル領域（ｐ型の第２のＳｉＣ領域）２６、ソース領域（導電領域）３０、ウェルコンタクト領域３２を備えている。
また、ウェルコンタクト領域３２とソース電極１２との間に、金属シリサイド膜３３を備えている。金属シリサイド膜３３は、例えば、ニッケルシリサイド（ＮｉＳｉ）である。ソース電極１２は、例えば、アルミニウム（Ａｌ）である。
次に、本実施形態の半導体装置の製造方法について説明する。図１１−図２０は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
まず、シリコン面である第１の面と、カーボン面である第２の面を有するｎ型のＳｉＣ層（ドレイン領域）２２を準備する。
次に、ｎ型のＳｉＣ層（ドレイン領域）２２の第１の面上に、エピタキシャル成長法により、ｎ−型のドリフト領域２４を形成する。ｎ型のＳｉＣ層２２とｎ−型のドリフト領域２４がＳｉＣ層１０を構成する（図１１）。
次に、フォトリソグラフィーとイオン注入法により、ｐ型不純物であるアルミニウム（Ａｌ）をドリフト領域２４に選択的にイオン注入する。このイオン注入により、ウェルコンタクト領域３２を形成する。
次に、マスク材３６をＳｉＣ層１０表面に形成する。マスク材３６は、例えば、ＣＶＤ法によるシリコン酸化膜の堆積と、フォトリソグラフィー及びエッチングにより形成する。
次に、マスク材３６をマスクに、ｐ型不純物であるアルミニウム（Ａｌ）をドリフト領域２４に選択的にイオン注入する。このイオン注入により、ウェル領域２６を形成する（図１２）。
次に、マスク材３６の両側に側壁材３８を形成する（図１３）。側壁材３８は、例えば、ＣＶＤ法によるシリコン酸化膜の堆積と、全面エッチングにより形成する。
次に、ＳｉＣ層１０の表面に溝４０を形成する（図１４）。溝４０は、マスク材３６と側壁材３８をマスクにＳｉＣ層１０をエッチングすることにより形成する。
次に、マスク材３６と側壁材３８を剥離する。マスク材３６と側壁材３８は、例えば、ウェットエッチングにより剥離する。
次に、溝４０に犠牲膜４２を形成する（図１５）。犠牲膜４２は、例えば、レジストの塗布と、ＣＭＰにより形成される。
次に、ＳｉＣ層１０表面及び犠牲膜４２の表面に、公知のプロセス技術により、ゲート絶縁膜１６、ゲート電極１８、及び、層間絶縁膜２０を形成する（図１６）。ゲート絶縁膜１６は、例えば、ＣＶＤ法で形成されるシリコン酸化膜である。また、ゲート電極１８は、例えば、スパッタ法で形成される金属膜である。層間絶縁膜２０は、例えば、ＣＶＤ法で形成されるシリコン酸化膜である。
次に、犠牲膜４２を選択的に除去する（図１７）。犠牲膜４２は、例えば、アッシングにより除去する。
次に、ＳｉＣ層１０表面に、金属酸化物膜４４を形成する（図１８）。金属酸化物膜４４は、例えば、例えば、ニオブを不純物元素として含有し、ジルコニウムを含む酸化チタンである。金属酸化物膜４４は、ＣＶＤ法により形成される。この状態では、非晶質となる。その後、結晶化アニール（６００℃〜８００℃）を行っても良い。膜厚方向にコラムナーに出来るが、コラムの大きさを変えた、二層以上の多結晶膜の積層構造とすると、膜の電気特性の膜面内一様性が増す。コラムの大きさの違う積層構造は、成膜、結晶化、成膜（温度の異なる条件）結晶化のように成膜を複数回、行えば実現する。この時、面内で電流の一様性が向上し、チャネルを流れる電流が一様になる。この点は、以下の実施形態でも同様である。
次に、金属酸化物膜４４をエッチングすることによりソース領域３０を形成する（図１９）。
次に、ウェルコンタクト領域３２上に、金属シリサイド膜３３を形成する（図２０）。金属シリサイド膜３３は、例えば、ニッケルシリサイド（ＮｉＳｉ）である。金属シリサイド膜３３は、例えば、スパッタ法による金属膜の堆積、アニールによる金属膜のシリサイド化、ウェットエッチングによる未反応金属膜の剥離により形成する。
次に、ソース領域３０、及び、金属シリサイド膜３３上にソース電極１２が形成される。ソース電極１２は、例えば、アルミニウム（Ａｌ）のスパッタにより形成される。
次に、ＳｉＣ層１０の裏面に、ドレイン電極１４が形成される。ドレイン電極１４は、例えば、ニッケルシリサイド（ＮｉＳｉ）であり、ニッケルのスパッタと熱処理により形成される。
以上の製造方法により、図１０に示すＭＯＳＦＥＴ２００が形成される。
本実施形態によれば、第１の実施形態同様、ソース領域３０に金属化した金属酸化物を適用することにより、微細で高性能なｎ型のＳｉＣショットキー接合ＭＯＳＦＥＴ２００が実現できる。
また、本実施形態の製造方法によれば、ゲート電極１８直下のドリフト領域２４とウェル領域２６との間のｐｎ接合と、ゲート電極１８直下のソース領域３０の端部が、セルフアラインで形成される。したがって、ＭＯＳＦＥＴ２００のチャネル長の制御性が向上する。よって、微細なｎ型のＳｉＣショットキー接合ＭＯＳＦＥＴ２００が容易に製造できる。
（第４の実施形態）
本実施形態の半導体装置は、ソース領域にカルシウム（Ｃａ）、ストロンチウム（Ｓｒ）及びバリウム（Ｂａ）から成る群から選ばれる少なくとも一つの金属元素が含まれる点、ソース領域に含まれ得る元素が異なる点、以外は、第３の実施形態と同様である。したがって、第３の実施形態と重複する内容については記述を省略する。また、ソース領域の構成、作用等で、第１又は第２の実施形態と重複する内容については記述を省略する。
本実施形態の半導体装置はＭＯＳＦＥＴである。本実施形態のＭＯＳＦＥＴについて図１０を参照しつつ説明する。
ソース領域３０は、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）及びバリウム（Ｂａ）から成る群から選ばれる少なくとも一つの金属元素を含む。また、ソース領域３０は、チタン（Ｔｉ）と酸素（Ｏ）を含む。また、ソース領域３０は、ジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）を含む。また、ソース領域３０は、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）及びランタノイドから成る群から選ばれる少なくとも一つの不純物元素と、を含む。
ソース領域３０は、金属化した金属酸化物である。ソース領域３０は、例えば、チタン酸カルシウム、チタン酸ストロンチウム、チタン酸バリウム、又は、それらの複合物である。ソース領域３０は、例えば、ぺロブスカイト構造を備える（Ｃａ,Ｓｒ，Ｂａ）（Ｔｉ，Ｚｒ，Ｈｆ）Ｏ３である。ソース領域３０は、多結晶又は非晶質である。
ソース領域３０は、ＰＴＣＲである。ソース領域３０は、鉛（Ｐｂ）を含むことが望ましい。チタン酸カルシウム、チタン酸ストロンチウム、チタン酸バリウム、及び、それらの複合物は、鉛（Ｐｂ）を含むことで、正の温度係数を備える領域を高温側にシフトさせることが可能となる。
以上、本実施形態によれば、第３の実施形態同様、ソース領域３０に金属化した金属酸化物を適用することにより、微細で高性能なｎ型のＳｉＣショットキー接合ＭＯＳＦＥＴが実現できる。更に、ソース領域３０がＰＴＣＲであることにより、ＭＯＳＦＥＴの過電流による破壊が抑制される。
（第５の実施形態）
本実施形態の半導体装置は、トレンチゲート構造のＭＯＳＦＥＴである点で第１の実施形態と異なる。以下、第１の実施形態と重複する内容については記述を省略する。
図２１は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。このＭＯＳＦＥＴ３００は、ゲート電極がトレンチ内に設けられたトレンチゲート構造のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ３００は、ＳｉＣ層１０、ソース電極１２、ドレイン電極１４、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０を備えている。ＳｉＣ層１０内には、ドレイン領域２２、ドリフト領域（ｎ型の第１のＳｉＣ領域）２４、ウェル領域（ｐ型の第２のＳｉＣ領域）２６、ソース領域（導電領域）３０、ウェルコンタクト領域３２を備えている。
ゲート絶縁膜１６及びゲート電極１８は、ＳｉＣ層１０に設けられたトレンチ６０内に形成されている。
ソース領域３０は、ウェル領域２６内に設けられる。ソース領域３０は、チタン（Ｔｉ）と酸素（Ｏ）を含む。また、ソース領域３０は、ジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）を含む。また、ソース領域３０は、バナジウム（Ｖ）、ニオブ（Ｎｂ）及びタンタル（Ｔａ）から成る群から選ばれる少なくとも一つの不純物元素を含む。
ソース領域３０は、金属化した金属酸化物である。ソース領域３０は、例えば、酸化チタンである。ソース領域３０は、例えば、（Ｔｉ，Ｚｒ，Ｈｆ）Ｏ２である。ソース領域３０は、多結晶又は非晶質である。
本実施形態によれば、第１の実施形態同様、ソース領域３０に金属化した金属酸化物を適用することにより、微細で高性能なｎ型のＳｉＣショットキー接合ＭＯＳＦＥＴ３００が実現できる。更に、トレンチゲート構造とすることにより、オン電流の大きい、ＭＯＳＦＥＴ３００が実現される。
（第６の実施形態）
本実施形態の半導体装置は、ソース領域にカルシウム（Ｃａ）、ストロンチウム（Ｓｒ）及びバリウム（Ｂａ）から成る群から選ばれる少なくとも一つの金属元素が含まれる点、ソース領域に含まれ得る元素が異なる点、以外は、第５の実施形態と同様である。したがって、第５の実施形態と重複する内容については記述を省略する。また、ソース領域の構成、作用等で、第１又は第２の実施形態と重複する内容については記述を省略する。
本実施形態の半導体装置はＭＯＳＦＥＴである。本実施形態のＭＯＳＦＥＴについて図２１を参照しつつ説明する。
ソース領域３０は、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）及びバリウム（Ｂａ）から成る群から選ばれる少なくとも一つの金属元素を含む。また、ソース領域３０は、チタン（Ｔｉ）と酸素（Ｏ）を含む。また、ソース領域３０は、ジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）を含む。また、ソース領域３０は、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）及びランタノイドから成る群から選ばれる少なくとも一つの不純物元素と、を含む。
ソース領域３０は、金属化した金属酸化物である。ソース領域３０は、例えば、チタン酸カルシウム、チタン酸ストロンチウム、チタン酸バリウム、又は、それらの複合物である。ソース領域３０は、例えば、ぺロブスカイト構造を備える（Ｃａ,Ｓｒ，Ｂａ）（Ｔｉ，Ｚｒ，Ｈｆ）Ｏ３である。ソース領域３０は、多結晶又は非晶質である。
ソース領域３０は、ＰＴＣＲである。ソース領域３０は、鉛（Ｐｂ）を含むことが望ましい。チタン酸カルシウム、チタン酸ストロンチウム、チタン酸バリウム、及び、それらの複合物は、鉛（Ｐｂ）を含むことで、正の温度係数を備える領域を高温側にシフトさせることが可能となる。
以上、本実施形態によれば、第５の実施形態同様、ソース領域３０に金属化した金属酸化物を適用することにより、微細で高性能なｎ型のＳｉＣショットキー接合ＭＯＳＦＥＴが実現できる。また、第５の実施形態同様、トレンチゲート構造とすることにより、オン電流の大きい、ＭＯＳＦＥＴが実現される。更に、ソース領域３０がＰＴＣＲであることにより、ＭＯＳＦＥＴの過電流による破壊が抑制される。
（第７の実施形態）
本実施形態の半導体装置は、ＩＧＢＴ（Ｉｎｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である点で第１の実施形態と異なる。第１の実施形態と重複する内容については記述を省略する。
図２２は、本実施形態の半導体装置であるＩＧＢＴの構成を示す模式断面図である。
ＩＧＢＴ４００は、ＳｉＣ層１１０、エミッタ電極１１２、コレクタ電極１１４、ゲート絶縁膜１１６、ゲート電極１１８、層間絶縁膜１２０を備えている。ＳｉＣ層１１０内には、コレクタ領域１２２、ドリフト領域（ｎ型の第１のＳｉＣ領域）１２４、ベース領域（ｐ型の第２のＳｉＣ領域）１２６、エミッタ領域（導電領域）１３０、ベースコンタクト領域（ｐ型の第３のＳｉＣ領域）１３２を備えている。
ＳｉＣ層１１０は、結晶構造が４Ｈ−ＳｉＣのＳｉＣである。４Ｈ−ＳｉＣは六方晶系である。
ＳｉＣ層１１０は、第１の面と第２の面を有する。図１においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。以下、第１の面を表面、第２の面を裏面と称する。
第１の面が（０００１）面に対し０度以上８度以下傾斜した面、第２の面が（０００−１）面に対し０度以上８度以下傾斜した面である場合を例に説明する。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
コレクタ領域１２２は、ｐ型のＳｉＣである。コレクタ領域１２２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。コレクタ領域１２２のｐ型不純物の濃度は、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ドリフト領域１２４は、コレクタ領域１２２上に設けられる。ドリフト領域１２４は、例えば、コレクタ領域１２２上にエピタキシャル成長により形成されたｎ−型のＳｉＣである。ドリフト領域１２４の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ドリフト領域１２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２４のｎ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。
ベース領域１２６は、ドリフト領域１２４上に設けられる。ベース領域１２６は、ｐ型のＳｉＣである。ベース領域１２６は、エミッタ領域１３０とドリフト領域１２４との間に設けられる。ベース領域１２６は、ＩＧＢＴ４００のチャネル領域として機能する。
ベース領域１２６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ベース領域１２６のｐ型不純物の濃度は、５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下である。ベース領域１２６の深さは、例えば、０．４μｍ以上０．８μｍ以下である。
エミッタ領域１３０は、ベース領域１２６内に設けられる。エミッタ領域１３０は、チタン（Ｔｉ）と酸素（Ｏ）を含む。また、エミッタ領域１３０は、ジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）を含む。また、エミッタ領域１３０は、バナジウム（Ｖ）、ニオブ（Ｎｂ）及びタンタル（Ｔａ）から成る群から選ばれる少なくとも一つの不純物元素を含む。
エミッタ領域１３０は、金属化した金属酸化物である。エミッタ領域１３０は、例えば、酸化チタンである。エミッタ領域１３０は、例えば、（Ｔｉ，Ｚｒ，Ｈｆ）Ｏ２である。エミッタ領域１３０は、多結晶又は非晶質である。
エミッタ領域１３０のチタンとジルコニウムとハフニウムに対するチタンの原子比（Ｔｉ／（Ｔｉ＋Ｚｒ＋Ｈｆ））が、０．５以上０．８以下であることが望ましく、０．６以上０．７以下であることがより望ましい。
金属酸化物に不純物元素が添加されていることにより、金属酸化物は導電性を備える。例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）を置換し、ｎ型不純物となるバナジウム（Ｖ）、ニオブ（Ｎｂ）又はタンタル（Ｔａ）が金属酸化物に添加されることにより、金属酸化物は電子をキャリアとするｎ型の導電性を備える。
エミッタ領域１３０中の不純物元素の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。エミッタ領域１３０中の不純物元素の濃度は、エミッタ領域１３０を金属化させる観点から、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
エミッタ領域１３０中に含有される元素の種類、元素の量、元素の原子比は、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）により同定することが可能である。
エミッタ領域１３０の深さ（膜厚）は、ベース領域１２６の深さよりも浅く、例えば、０．０２μｍ以上０．１μｍ以下である。エミッタ領域１３０の深さ（膜厚）は、ベースコンタクト領域１３２の深さよりも浅い。
ベースコンタクト領域１３２は、ベース領域１２６内に設けられる。ベースコンタクト領域１３２は、エミッタ領域１３０の側方に設けられる。
ベースコンタクト領域１３２は、ｐ＋型のＳｉＣである。ベースコンタクト領域１３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ベースコンタクト領域１３２のｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ベースコンタクト領域１３２の深さは、ベース領域１２６の深さよりも浅く、例えば、０．２μｍ以上０．４μｍ以下である。ベーススコンタクト領域１３２の深さは、 エミッタ領域１３０の深さ（膜厚）よりも深い。
ゲート絶縁膜１１６は、エミッタ領域１３０、ベース領域１２６、及び、ドリフト領域２４上に形成される。ゲート絶縁膜１１６は、エミッタ領域１３０、ベース領域１２６、及び、ドリフト領域２４と、ゲート電極１１８との間に形成される。ゲート絶縁膜１１６には、例えばシリコン酸化膜やｈｉｇｈ−ｋ絶縁膜が適用可能である。
ゲート電極１１８は、ゲート絶縁膜１１６上に設けられる。ゲート電極１１８には、例えば、不純物がドープされた多結晶シリコンが適用可能である。ゲート電極１１８には、例えば、金属半導体化合物や金属等を適用することも可能である。
層間絶縁膜１２０は、ゲート電極１１８上に設けられる。層間絶縁膜１２０は、例えば、シリコン酸化膜である。
ゲート電極１１８下のエミッタ領域１３０とドリフト領域１２４とに挟まれるベース領域１２６が、ＩＧＢＴ４００のチャネル領域として機能する。
エミッタ電極１１２は、ＳｉＣ層１１０の表面に設けられる。エミッタ電極１１２は、エミッタ領域１３０とベースコンタクト領域１３２とに電気的に接続される。エミッタ電極１１２は、ベースコンタクト領域１３２とエミッタ領域１３０に接する。エミッタ電極１１２は、ベース領域１２６に電位を与える機能も備える。
エミッタ電極１１２は、金属である。エミッタ電極１１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。エミッタ電極１１２を形成する金属は、ＳｉＣ層１１０と反応して金属シリサイドや金属カーバイドを形成しても構わない。
コレクタ電極１１４は、ＳｉＣ層１１０の裏面に設けられる。コレクタ電極１１４は、コレクタ領域１２２と電気的に接続される。
コレクタ電極１１４は、金属である。コレクタ電極１１４を形成する金属は、例えば、ニッケルアルミ合金（ＮｉＡｌ）である。
本実施形態によれば、第１の実施形態同様の作用により、エミッタ領域１３０に金属化した金属酸化物を適用することにより、微細で高性能なｎ型のＳｉＣショットキー接合ＩＧＢＴ４００が実現できる。
（第８の実施形態）
本実施形態の半導体装置は、エミッタ領域にカルシウム（Ｃａ）、ストロンチウム（Ｓｒ）及びバリウム（Ｂａ）から成る群から選ばれる少なくとも一つの金属元素が含まれる点、エミッタ領域に含まれ得る不純物元素が異なる点、以外は、第７の実施形態と同様である。したがって、第７の実施形態と重複する内容については記述を省略する。また、エミッタ領域の構成、作用等で、第１又は第２の実施形態と重複する内容については記述を省略する。
本実施形態の半導体装置はＩＧＢＴである。本実施形態のＩＧＢＴについて図２２を参照しつつ説明する。
エミッタ領域１３０は、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）及びバリウム（Ｂａ）から成る群から選ばれる少なくとも一つの金属元素を含む。また、エミッタ領域１３０は、チタン（Ｔｉ）と酸素（Ｏ）を含む。また、エミッタ領域１３０は、ジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）を含む。また、エミッタ領域１３０は、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）及びランタノイドから成る群から選ばれる少なくとも一つの不純物元素と、を含む。
エミッタ領域１３０は、金属化した金属酸化物である。エミッタ領域１３０は、例えば、チタン酸カルシウム、チタン酸ストロンチウム、チタン酸バリウム、又は、それらの複合物である。エミッタ領域１３０は、例えば、ぺロブスカイト構造を備える（Ｃａ,Ｓｒ，Ｂａ）（Ｔｉ，Ｚｒ，Ｈｆ）Ｏ３である。エミッタ領域１３０は、多結晶又は非晶質である。
エミッタ領域１３０は、ＰＴＣＲである。エミッタ領域１３０は、鉛（Ｐｂ）を含むことが望ましい。チタン酸カルシウム、チタン酸ストロンチウム、チタン酸バリウム、及び、それらの複合物は、鉛（Ｐｂ）を含むことで、正の温度係数を備える領域を高温側にシフトさせることが可能となる。
以上、本実施形態によれば、第７の実施形態同様、エミッタ領域１３０に金属化した金属酸化物を適用することにより、微細で高性能なｎ型のＳｉＣショットキー接合ＩＧＢＴが実現できる。更に、エミッタ領域１３０がＰＴＣＲであることにより、ＩＧＢＴの過電流による破壊が抑制される。
以上説明した少なくとも一つの本実施形態の半導体装置によれば、酸化チタンにジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）を加えることにより電子親和力が低減した金属酸化物を用いることで、トランジスタの微細化を可能にする。
第１乃至第８の実施形態では、ｎ型不純物として窒素（Ｎ）を例示したが、窒素（Ｎ）にかえて、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。また、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、アルミニウム（Ａｌ）にかえて、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１６ ゲート絶縁膜
１８ ゲート電極
２４ ドリフト領域（ｎ型の第１のＳｉＣ領域）
２６ ウェル領域（ｐ型の第２のＳｉＣ領域）
３０ ソース領域（導電領域）
３２ ウェルコンタクト領域（ｐ型の第３のＳｉＣ領域）
１００ ＭＯＳＦＥＴ（半導体装置）
１１６ ゲート絶縁膜
１１８ ゲート電極
１２４ ドリフト領域（ｎ型の第１のＳｉＣ領域）
１２６ ベース領域（ｐ型の第２のＳｉＣ領域）
１３０ エミッタ領域（導電領域）
１３２ ベースコンタクト領域（ｐ型の第３のＳｉＣ領域）
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
４００ ＩＧＢＴ（半導体装置）

Claims (15)

  1. チタン（Ｔｉ）と、酸素（Ｏ）と、ジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）と、を含み、バナジウム（Ｖ）、ニオブ（Ｎｂ）及びタンタル（Ｔａ）から成る群から選ばれる少なくとも一つの元素を含む導電領域と、
    ｎ型の第１のＳｉＣ領域と、
    前記導電領域と前記ｎ型の第１のＳｉＣ領域との間に設けられたｐ型の第２のＳｉＣ領域と、
    ゲート電極と、
    前記導電領域、前記ｐ型の第２のＳｉＣ領域、及び、前記ｎ型の第１のＳｉＣ領域と、前記ゲート電極との間に設けられたゲート絶縁膜と、
    を備え、
    前記導電領域中の前記元素の濃度が１×１０ １９ ｃｍ −３ 以上である半導体装置。
  2. チタン（Ｔｉ）と、酸素（Ｏ）と、ジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）と、を含み、バナジウム（Ｖ）、ニオブ（Ｎｂ）及びタンタル（Ｔａ）から成る群から選ばれる少なくとも一つの元素を含む導電領域と、
    ｎ型の第１のＳｉＣ領域と、
    前記導電領域と前記ｎ型の第１のＳｉＣ領域との間に設けられたｐ型の第２のＳｉＣ領域と、
    ゲート電極と、
    前記導電領域、前記ｐ型の第２のＳｉＣ領域、及び、前記ｎ型の第１のＳｉＣ領域と、前記ゲート電極との間に設けられたゲート絶縁膜と、
    を備え、
    前記導電領域中のチタンとジルコニウムとハフニウムに対するチタンの原子比（Ｔｉ／（Ｔｉ＋Ｚｒ＋Ｈｆ））が０．８以下である半導体装置。
  3. 前記導電領域中のチタンとジルコニウムとハフニウムに対するチタンの原子比（Ｔｉ／（Ｔｉ＋Ｚｒ＋Ｈｆ））が０．５以上である請求項２記載の半導体装置。
  4. 前記導電領域が金属酸化物を含む請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 前記ｐ型の第２のＳｉＣ領域のｐ型不純物の濃度が１×１０１７ｃｍ−３以下である請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 前記ｐ型の第２のＳｉＣ領域内に、前記導電領域の側方に設けられ、前記ｐ型の第２のＳｉＣ領域のｐ型不純物の濃度よりも高いｐ型不純物の濃度を有し、前記導電領域よりも深いｐ型の第３のＳｉＣ領域と、を更に備える請求項１乃至請求項５いずれか一項記載の半導体装置。
  7. カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）及びバリウム（Ｂａ）から成る群から選ばれる少なくとも一つの金属元素と、チタン（Ｔｉ）と、酸素（Ｏ）と、ジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）と、を含み、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）及びランタノイドから成る群から選ばれる少なくとも一つの元素を含む導電領域と、
    ｎ型の第１のＳｉＣ領域と、
    前記導電領域と前記ｎ型の第１のＳｉＣ領域との間に設けられたｐ型の第２のＳｉＣ領域と、
    ゲート電極と、
    前記導電領域、前記ｐ型の第２のＳｉＣ領域、及び、前記ｎ型の第１のＳｉＣ領域と、前記ゲート電極との間に設けられたゲート絶縁膜と、
    を備え、
    前記導電領域中の前記元素の濃度が１×１０ １９ ｃｍ −３ 以上である半導体装置。
  8. カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）及びバリウム（Ｂａ）から成る群から選ばれる少なくとも一つの金属元素と、チタン（Ｔｉ）と、酸素（Ｏ）と、ジルコニウム（Ｚｒ）又はハフニウム（Ｈｆ）と、を含み、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）及びランタノイドから成る群から選ばれる少なくとも一つの元素を含む導電領域と、
    ｎ型の第１のＳｉＣ領域と、
    前記導電領域と前記ｎ型の第１のＳｉＣ領域との間に設けられたｐ型の第２のＳｉＣ領域と、
    ゲート電極と、
    前記導電領域、前記ｐ型の第２のＳｉＣ領域、及び、前記ｎ型の第１のＳｉＣ領域と、前記ゲート電極との間に設けられたゲート絶縁膜と、
    を備え、
    前記導電領域中のチタンとジルコニウムとハフニウムに対するチタンの原子比（Ｔｉ／（Ｔｉ＋Ｚｒ＋Ｈｆ））が０．８以下である半導体装置。
  9. 前記導電領域中のチタンとジルコニウムとハフニウムに対するチタンの原子比（Ｔｉ／（Ｔｉ＋Ｚｒ＋Ｈｆ））が０．５以上である請求項８記載の半導体装置。
  10. 前記導電領域が金属酸化物を含む請求項７乃至請求項９いずれか一項記載の半導体装置。
  11. 前記導電領域がチタン酸カルシウム、チタン酸ストロンチウム又はチタン酸バリウムを含む請求項７乃至請求項１０いずれか一項記載の半導体装置。
  12. 前記ｐ型の第２のＳｉＣ領域のｐ型不純物の濃度が１×１０１７ｃｍ−３以下である請求項７乃至請求項１１いずれか一項記載の半導体装置。
  13. 前記導電領域が鉛（Ｐｂ）を含む請求項７乃至請求項１２いずれか一項記載の半導体装置。
  14. 前記導電領域の電気抵抗の温度依存性が１５０℃以上２００℃以下の温度で負の依存性から正の依存性に転ずる請求項７乃至請求項１３いずれか一項記載の半導体装置。
  15. 前記ｐ型の第２のＳｉＣ領域内に、前記導電領域の側方に設けられ、前記ｐ型の第２のＳｉＣ領域のｐ型不純物の濃度よりも高いｐ型不純物の濃度を有し、前記導電領域よりも深いｐ型の第３のＳｉＣ領域と、を更に備える請求項７乃至請求項１４いずれか一項記載の半導体装置。
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