JP6356428B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
ＳｉＣ半導体デバイスの特性向上のために、ｎ型不純物層上に設けられる金属電極のコンタクト抵抗の低減が望まれる。例えば、縦型半導体デバイスの裏面電極のコンタクト抵抗の低減は、デバイスのオン抵抗を低減させる観点から重要である。
しかし、ＳｉＣはＳｉと比較して伝導帯下端のポテンシャルエネルギーが小さい。このため、ｎ型不純物層との間の障壁が低くなるような仕事関数を備え、かつ耐酸化性に優れる金属材料がなく、コンタクト抵抗の低い金属電極の形成がＳｉの場合と比較して困難である。
森根他、「４Ｈ−ＳｉＣへのＭｇのイオン注入と注入層の評価」、第６０回応用物理学会春季学術講演会 講演予稿集（２０１３）
本発明が解決しようとする課題は、ｎ型不純物層上の金属電極のコンタクト抵抗を低減した半導体装置およびその製造方法を提供することにある。
実施形態の半導体装置は、第１の電極と、ｎ型半導体のＳｉＣ半導体層と、前記ＳｉＣ半導体層の前記第１の電極と反対側に設けられ、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素を含有し、前記ＳｉＣ半導体層と接する金属化したＳｉＣ領域を有する第２の電極と、を備える。
第１の実施形態の半導体装置を示す模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。 第１の実施形態の作用を示す図である。 第２の実施形態の半導体装置を示す模式断面図である。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。 第３の実施形態の作用を示す図である。 第４の実施形態の半導体装置を示す模式断面図である。 第５の実施形態の半導体装置を示す模式断面図である。 第６の実施形態の半導体装置を示す模式断面図である。 第７の実施形態の半導体装置を示す模式断面図である。 第８の実施形態の半導体装置を示す模式断面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−および、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体装置は、ｎ型の半導体基板（ｎ型半導体のＳｉＣ半導体層）と、半導体基板上に設けられるｎ型半導体のＳｉＣ層と、ＳｉＣ層の表面に設けられるｐ型の第１のＳｉＣ領域と、第１のＳｉＣ領域の表面に設けられるｎ型の第２のＳｉＣ領域と、ＳｉＣ層、第１のＳｉＣ領域の表面に連続的に設けられるゲート絶縁膜と、ゲート絶縁膜上に設けられるゲート電極と、第２のＳｉＣ領域上に設けられるソース電極（第１の電極）と、半導体基板のＳｉＣ層と反対側に設けられ、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素を含有し、半導体基板と接する金属のＳｉＣ金属領域を有するドレイン電極（第２の電極）と、を備える。
図１は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。このＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１００は、例えば、ｐウェルとソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。
このＭＯＳＦＥＴ１００は、第１と第２の面を有するｎ＋型のＳｉＣ基板１２を備えている。ｎ＋型のＳｉＣ基板１２は、ｎ型の半導体基板またはｎ型半導体のＳｉＣ半導体層の一例となる。
図１においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。このＳｉＣ基板１２は、例えば、不純物濃度１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。
このＳｉＣ基板１２の第１の面上には、例えば、ｎ型不純物の不純物濃度５×１０１５以上２×１０１６ｃｍ−３以下のｎ−型のＳｉＣ層（ドリフト層）１４が形成されている。ドリフト層１４の膜厚は、例えば、５μｍ以上５０μｍ以下である。
ドリフト層１４の一部表面には、例えば、ｐ型不純物の不純物濃度５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下のｐ型の第１のＳｉＣ領域（ｐウェル領域）１６が形成されている。ｐウェル領域１６の深さは、例えば０．６μｍ程度である。ｐウェル領域１６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ｐウェル領域１６の一部表面には、例えばｎ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ−３以下のｎ＋型の第２のＳｉＣ領域（ソース領域）１８が形成されている。ソース領域１８の深さは、ｐウェル領域１６の深さよりも浅く、例えば０．３μｍ程度である。
また、ｐウェル領域１６の一部表面であって、ソース領域１８の側方に、例えば、ｐ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下のｐ＋型の第３のＳｉＣ領域（ｐウェルコンタクト領域）２０が形成されている。ｐウェルコンタクト領域２０の深さは、ｐウェル領域１６の深さよりも浅く、例えば０．３μｍ程度である。
ドリフト層１４およびｐウェル領域１６の表面に連続的に、これらの層および領域を跨ぐように形成されたゲート絶縁膜２８を有している。ゲート絶縁膜２８には、例えばＳｉＯ２膜やｈｉｇｈ−ｋ絶縁膜が適用可能である。
そして、ゲート絶縁膜２８上には、ゲート電極３０が形成されている。ゲート電極３０には、例えばポリシリコン等が適用可能である。ゲート電極３０上には、例えば、ＳｉＯ２膜で形成される層間絶縁膜３２が形成されている。
ゲート電極下の第２のＳｉＣ領域１８とドリフト層１４とに挟まれるｐウェル領域１６がＭＯＳＦＥＴ１００のチャネル領域として機能する。
そして、ソース領域１８とｐウェルコンタクト領域２０とに電気的に接続される導電性のソース電極（第１の電極）２４を備えている。ソース電極２４は、ｐウェル領域１６に電位を与えるｐウェル電極としても機能する。
ソース電極２４は、例えば、Ｎｉ（ニッケル）のバリアメタル層２４ａと、バリアメタル層２４ａ上のＡｌ（アルミニウム）のメタル層２４ｂとで構成される。Ｎｉのバリアメタル層２４ａとＡｌのメタル層２４ｂとは反応により合金を形成していてもよい。
層間絶縁膜３２は、例えば、シリコン酸化膜である。層間絶縁膜３２の形成時に多量の水素が供給されるため、ＳｉＣとゲート絶縁膜２８との界面の準位が水素終端されることにより、ＭＯＳＦＥＴ１００の閾値が安定する。
また、ＳｉＣ基板１２のドリフト層１４と反対側、すなわち、第２の面側には、導電性のドレイン電極（第２の電極）３６が形成されている。ドレイン電極３６は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素を含有する金属のＳｉＣ金属領域である。ドレイン電極３６はＳｉＣ基板１２に接している。
ドレイン電極３６の膜厚は、例えば、１μｍ以上１０μｍ以下である。
なお、本実施形態において、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）あるいはＳｂ（アンチモン）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。
次に、本実施形態の半導体装置の製造方法について説明する。
本実施形態の半導体装置の製造方法は、ｎ型半導体のＳｉＣ半導体層の一方の側に第１の電極を形成し、ｎ型半導体のＳｉＣ半導体層の第１の電極と反対側の表面に、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素をイオン注入し、上記元素をイオン注入した後に、熱処理を行い、上記元素が注入されたＳｉＣ半導体層を金属化して第２の電極を形成する。
図２、図３は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
例えば、公知の製造方法により、ｎ＋型のＳｉＣ基板（ｎ型半導体のＳｉＣ半導体層）１２の一方の側（第１の面側）にソース電極（第１の電極）２４までを形成する。その後、図示しないパッシベーション膜をソース電極２４上に形成する。パッシベーション膜は、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成されるシリコン酸化膜である。
その後、ｎ＋型のＳｉＣ基板１２をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、例えば、厚さを３５０μｍ程度から９０μｍ程度まで薄膜化する。この薄膜化は、基板抵抗を低減し、ＭＯＳＦＥＴのオン抵抗を低減するために行われる。このようにして、図２に示す構造が形成される。
その後、図３に示すように、ソース電極（第１の電極）２４と反対側（第２の面側）のｎ＋型のＳｉＣ基板（ｎ型半導体のＳｉＣ半導体層）１２の表面に、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素をイオン注入する。
イオン注入は、５００℃以上の環境下で行う、いわゆる高温イオン注入であることが望ましい。高温イオン注入を用いることにより、イオン注入時の結晶のアモルファス化を防止することができる。
上記元素のイオン注入後に、６００℃以上１６００℃未満の温度で熱処理（アニール）を行う。熱処理温度は、表面に形成されるＭＯＳの特性を安定させる観点から、１０００℃以下であることが望ましく、８００℃以下であることがより望ましい。熱処理は、窒素ガスやアルゴンガス等の不活性雰囲気で行われることが望ましい。
この熱処理により、上記元素がイオン注入されたＳｉＣ基板（ＳｉＣ半導体層）１２中の領域が金属化し、ドレイン電極（第２の電極）３６となるＳｉＣ金属領域が形成される。
熱処理方法は、特に限定されるものではない。ヒータ加熱、ランプアニール、レーザアニール等任意の方法を適用することが可能である。プロセスコストを低減する観点からはヒータ加熱やランプアニールが望ましい。表面のＭＯＳの特性を安定させる観点からはウェハ表面温度が上昇しにくいレーザアニールが望ましい。
以下、本実施形態の作用および効果について詳述する。
発明者らによる第１原理計算による検討の結果、ＳｉＣのＣ（炭素）のサイトに、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる一つの元素が入ることにより、ＳｉＣが金属化することが明らかになった。一方で、Ｃ（炭素）のサイトではなく、Ｓｉ（シリコン）のサイトに上記元素が入った場合、ＳｉＣは金属化せずｐ型の半導体となることも明らかになった。以下、上記元素がマグネシウム（Ｍｇ）である場合を例に説明する。
図４は、本実施形態の作用を示す図である。図４（ａ）が、上記元素を含まない場合のＳｉＣのバンド図である。図４（ｂ）が、上記元素がＣ（炭素）のサイトに入った場合のバンド図である。図４（ａ）、図４（ｂ）ともに、準位の密度と、電子による準位の充填状態を示す。図中斜線で示す領域が、準位が電子で充填された状態を示している。
第１原理計算によれば、マグネシウムが炭素のサイトに入ることによりＳｉＣが金属化し、その仕事関数が３．７電子ボルト（ｅＶ）となる。この仕事関数は、ＳｉＣの伝導帯下端のポテンシャルエネルギーである３．６０電子ボルトにほぼ等しくなる。
この状態は、図４（ｂ）に示すように、ＳｉＣの禁制帯中に新たに形成される準位に、マグネシウムから電子が供給されて、充填されることにより実現される。ＳｉＣのバンドギャップ中に形成される準位は、炭素欠陥が生ずることにより形成されるシリコンのダングリングボンドに起因すると考えられる。
炭素欠陥は、例えば、ＳｉＣ中に不純物を導入するイオン注入のダメージにより生成される。炭素欠陥が生ずると、ＳｉＣの禁制帯中のＳｉＣの伝導帯下端近傍に、空の準位が出現する。この空の準位に、炭素のサイトに入ったマグネシウム、または、結晶格子間に存在するマグネシウムから電子が供給されることで、空の準位が埋まり、ＳｉＣが金属化する。結晶格子間に存在するマグネシウムからも、電子が供給され得るため、ＳｉＣの金属化のためには、必ずしも、マグネシウムが炭素のサイトに入ることが必須ではないと考えられる。
マグネシウムが炭素のサイトに入ると、マグネシウムの電子がシリコンのダングリングボンドに受け渡されることで、マグネシウムのサイズが縮小し、結晶格子の歪が緩和される。
ＳｉＣ中のマグネシウムは、平衡状態では炭素のサイトよりもシリコンのサイトに入る方がより安定である。マグネシウムがシリコンのサイトに入った場合は、マグネシウムは深い準位を形成し、上述のようにＳｉＣは、ｐ型の半導体となる。
したがって、ＳｉＣをマグネシウムの導入により金属化させるためには、イオン注入によりマグネシウムを導入することで、イオン注入ダメージにより、炭素欠陥を大量に生成させることが望ましい。炭素欠陥を生成することにより、マグネシウムが炭素のサイトに入りやすくなり、マグネシウムがシリコンのサイトに入ることを抑制する。
イオン注入後の熱処理により、マグネシウムが炭素のサイトに入る。炭素のサイトにマグネシウムを入れる観点から、熱処理は６００℃以上であることが望ましく、７００℃以上であることがより望ましい。
また、マグネシウムがシリコンのサイトに入ることを抑制する観点から、イオン注入後の熱処理は低温であることが望ましい。したがって、熱処理は１０００℃以下であることが望ましく、８００℃以下であることがより望ましい。
以上、ＳｉＣを金属化させる元素としてマグネシウム（Ｍｇ）を例に説明したが、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）においても同様の作用が得られることが、第１原理計算により確認されている。
電子のダングリングボンドへの供給量を増やす観点からは、電子を放出しやすい、金属状態での仕事関数が小さい元素であることが望ましい。そして、ＳｉＣの伝導帯下端のポテンシャルエネルギーが３．６ｅＶでありため、伝導帯下端近傍に生成される空の準位に電子を供給するためには、仕事関数が３．６ｅＶ以下であることが望ましい。
したがって、Ｍｇの３．７ｅＶより小さい仕事関数を備えるＣａ、Ｂａ、Ｓｒが望ましい。それぞれの仕事関数は、２．８ｅＶ、２．６ｅＶ、２．６ｅＶである。この中でも、原子の大きさが小さく炭素のサイトに入りやすいＣａがより望ましい。ちなみに、Ｌａ、ランタノイド、Ｓｃの仕事関数は、いずれもおよそ３．５ｅＶである。
また、電子のダングリングボンドへの供給量を増やす観点からは、価数の大きな元素が望ましい。この観点からは、２価の元素よりも、３価の元素が望ましい。３価の元素の中でもＹは仕事関数が３．１ｅＶと小さく、かつ、原子の大きさも小さいことからも望ましい元素である。
本実施形態では、図１に示すように、金属化したＳｉＣを縦型ＭＯＳＦＥＴの裏面電極となるドレイン電極３６に適用している。
ｎ＋型のＳｉＣ基板上に、ドレイン電極を金属膜の堆積と熱処理により形成する場合、ｎ＋型のＳｉＣ基板のようなｎ型のＳｉＣ半導体層の伝導帯下端に相当する仕事関数を備える適当な金属材料が存在しない。このため、ドレイン電極の金属層と、ｎ＋型のＳｉＣ基板との間にエネルギー障壁が残り、ドレイン電極のコンタクト抵抗を十分低減できないおそれがある。
また、ドレイン電極を金属膜の堆積と熱処理により形成する場合、コンタクト抵抗を低減するためには１０００℃以上の温度で行うことが望ましい。しかしながら、１０００℃以上の熱処理を表面のＭＯＳ構造形成後に行うと、例えば、ＳｉＣとゲート絶縁膜との界面を終端していた水素が離脱して閾値変動が生じる等、デバイス特性への悪影響が懸念される。
閾値変動については、ドレイン電極の形成後に、例えば、１０００℃未満の水素含有雰囲気で熱処理をする方法も考えらえる。この方法によれば、ＳｉＣとゲート絶縁膜との界面を再度水素終端することが可能となる。しかし、この場合は、製造工程が増加するという問題が新たに発生する。
さらに、ドレイン電極を、例えば、ニッケルのようにシリサイド化する金属膜の堆積と熱処理により形成する場合、ドレイン電極とＳｉＣ基板との界面に、炭素クラスターが析出する。このような炭素クラスターは、ドレイン電極とＳｉＣ基板のコンタクト抵抗の上昇や、ドレイン電極の膜はがれの原因となり得る。
また、ＭＯＳＦＥＴのオン抵抗を低減するため、ドレイン電極形成前に、ＳｉＣ基板をＣＭＰ等により薄膜化する。この場合、ウェハのハンドリングや反り抑制の観点から、薄膜化には限界があり、オン抵抗を十分低減できない懸念がある。
本実施形態でドレイン電極３６に適用される、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素を含有するＳｉＣ金属領域は、ｎ型のＳｉＣ半導体層の伝導帯下端に相当する仕事関数を備える。したがって、ドレイン電極３６と、ｎ＋型のＳｉＣ基板１２との間のエネルギー障壁がなくなるか、又は、極めて小さくなる。よって、ドレイン電極３６とｎ＋型のＳｉＣ基板１２との間のコンタクト抵抗を低減することが可能となる。
また、本実施形態のＳｉＣ金属領域は、１０００℃未満の低温、例えば、８００℃以下の温度でも形成できる。このため、低温で低抵抗な界面を形成することが可能である。したがって、閾値変動等のデバイス特性への影響を生じさせることなくドレイン電極３６の形成が可能となる。よって、ドレイン電極３６形成後の水素含有雰囲気での熱処理等、追加の製造工程も不要となる。
さらに、ドレイン電極３６形成の際には、ＳｉＣ基板１２とＳｉＣ金属領域との境界は連続的な界面となり、炭素クラスターは形成されない。したがって、炭素クラスターの形成による、コンタクト抵抗の上昇や膜剥がれの問題を回避できる。
また、本実施形態のＳｉＣ金属領域は、ＳｉＣ基板１２に上記元素をイオン注入することで形成される。言い換えれば、ＳｉＣ基板１２をＳｉＣ金属領域に変換している。したがって、実質的にＳｉＣ基板１２を低抵抗化することになる。よって、ＳｉＣ基板１２の薄膜化に限界があったしても、ＭＯＳＦＥＴのオン抵抗の低減が可能となる。
なお、本実施形態の半導体装置においては、ＳｉＣ金属領域を十分金属化し抵抗を低減する観点から、上記元素のＳｉＣ金属領域中の濃度が１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下であることが望ましい。１×１０１８ｃｍ−３未満の場合、上記元素から十分な電子が供給されない恐れがある。また、１×１０２２ｃｍ−３以下より大きくなると、ＳｉＣの歪が大きくなりデバイス特性が劣化する恐れがある。
そして、上記元素のＳｉＣ金属領域中の濃度が３×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下であることがさらに望ましい。ＳｉＣ金属領域をイオン注入により形成する場合、十分な炭素欠陥を形成するためには、イオン注入のドーズ量を１×１０１３ｃｍ−２以上とすることが望ましい。一方、ドーズ量を上げすぎると、シリコン欠陥が増え、上記元素がシリコン欠陥に入りやすくなる恐れがある。したがって、イオン注入のドーズ量を１×１０１４ｃｍ−２以下とすることが望ましい。上記ドーズ量の範囲を、濃度に換算すると、およそ、３×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下となる。
また、ドレイン電極３６のＳｉＣ金属領域において、禁制帯中に形成される準位への電子供給を増やし、低抵抗化する観点から、ＳｉＣ金属領域が、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）またはＳｂ（アンチモン）を含有することが望ましい。
また、ＭＯＳＦＥＴのオン抵抗低減の観点から、ＳｉＣ金属領域のシート抵抗が、０．５Ω／□以下であることが望ましい。０．１Ω／□以下であることがより望ましく、０．０５Ω／□以下であることが更に望ましい。また、ＳｉＣ基板１２とドレイン電極３６のコンタクト抵抗を低減する観点から、ＳｉＣ金属領域の仕事関数が３．７電子ボルト以下であることが望ましい。３．６ｅＶ（電子ボルト）以下であることが更に望ましい。
以上、本実施形態の半導体装置およびその製造方法によれば、ＭＯＳＦＥＴの裏面電極のコンタクト抵抗を低減することが可能となる。また、簡易な製造方法で裏面電極形成におけるデバイス特性の変動を抑制することができる。また、裏面電極の膜剥がれ等が抑制されＭＯＳＦＥＴの信頼性が向上する。また、ＭＯＳＦＥＴのオン抵抗が低減し、高性能なＭＯＳＦＥＴが実現される。
ここでは、Ｍｇの場合に関する実施例を示したが、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）においても、同等以上の結果が得られる。先に示したように、金属の仕事関数が低い方が良く、原子半径が小さい方が良く、価数が大きい方が良い。以下の実施形態でも同様である。
（第２の実施形態）
本実施形態の半導体装置は、ドレイン電極（第２の電極）が、ＳｉＣ基板（ＳｉＣ半導体層）の反対側に、ＳｉＣ金属層と異なる金属の金属層を有すること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図５は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。ＭＯＳＦＥＴ２００のドレイン電極３６は、ＳｉＣ基板（ＳｉＣ半導体層）１２に接するＳｉＣ金属領域３６ａと、ＳｉＣ基板（ＳｉＣ半導体層）１２の反対側の金属層３６ｂとの積層構造を備える。
金属層３６ｂを形成する金属は、ＳｉＣ金属領域３６ａと異なる金属である。金属層３６ｂを形成する金属は、例えば、銅（Ｃｕ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、炭化タンタル（ＴａＣ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）等の金属である。
金属層３６ｂは、ドレイン電極３６を低抵抗化する。金属層３６ｂを形成する金属は、ＳｉＣ金属領域３６ａよりも低抵抗な金属であることが望ましい。
また、金属層３６ｂは、ウェハの膜厚を厚くする。したがって、ＭＯＳＦＥＴ製造時にウェハのハンドリングを容易にする。
本実施形態の半導体装置によれば、第１の実施形態同様の作用および効果を実現できる。さらに、ドレイン電極３６が低抵抗化し、ＭＯＳＦＥＴのオン抵抗が低減される。また、製造時のウェハのハンドリングが容易となる。
（第３の実施形態）
本実施形態の半導体装置の製造方法は、熱処理の前に、ＳｉＣ基板（ＳｉＣ半導体層）の表面にＳｉ（シリコン）をイオン注入すること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図６は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
第１の実施形態の製造方法では、ソース電極２４と反対側のｎ＋型のＳｉＣ基板（ｎ型半導体のＳｉＣ半導体層）１２の表面に、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素をイオン注入する（図３）。本実施形態では、例えば、その後に、図６に示すように、同一表面に、Ｓｉ（シリコン）をイオン注入する。
すなわち、ＳｉＣ基板１２に、上記元素とＳｉ（シリコン）を共ドープする。Ｓｉのイオン注入は、上記元素のイオン注入の前に行うことも可能である。
上記元素のイオン注入後に、６００℃以上１８００℃以下の温度で熱処理（アニール）を行う。
図７は、本実施形態の作用を示す図である。以下、上記元素がマグネシウム（Ｍｇ）である場合を例に説明する。
図７（ａ）が、第１の実施形態のＳｉＣのバンド図である。図７（ｂ）が、本実施形態のバンド図である。図７（ａ）、図７（ｂ）ともに、準位の密度と、電子による準位の充填状態を示す。図中斜線で示す領域が、準位が電子で充填された状態を示している。
第１原理計算によれば、図７（ｂ）に示すように、Ｓｉ（シリコン）が導入されることにより、ＳｉＣの禁制帯中に、さらに新たな準位が形成される。この新たに形成される準位は、マグネシウムが導入されることで形成される準位と、価電子帯との間を埋めるように形成される。したがって、ＳｉＣ金属領域の抵抗がより低減される。
また、ＭｇとＳｉとを共ドープすることにより、サイトコンペティションの効果により、ＭｇがＳｉＣのシリコンのサイトよりも炭素のサイトに、より入りやすくなる。したがって、ＳｉＣ金属領域の低抵抗化が容易となる。
また、Ｍｇが炭素のサイトに入りやすくなるためＳｉＣ金属領域の形成温度の低温化を図ることも可能となる。また、見方を変えれば、Ｍｇが炭素のサイトに入りやすくなるためＳｉＣ金属領域が１８００℃程度の高温まで安定となる。
ＭｇがＳｉＣのシリコンのサイトよりも炭素のサイトに入りやすくする観点から、Ｓｉのイオン注入ドーズ量は、Ｍｇのイオン注入のドーズ量の５倍以上が望ましく、１０倍以上がより望ましい。
本実施形態の半導体装置の製造方法によれば、第１の実施形態と同様の作用および効果に加え、さらにドレイン電極３６の低抵抗化と、ドレイン電極３６形成の低温化を実現できる。また、低コンタクト抵抗のドレイン電極３６を高温まで安定化させることが可能である。
（第４の実施形態）
本実施形態の半導体装置は、ＰｉＮダイオードである。裏面電極の構成およびその製造方法については、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図８は、本実施形態の半導体装置であるＰｉＮダイオードの構成を示す模式断面図である。
このＰｉＮダイオード４００は、第１と第２の面を備えるｎ＋型のＳｉＣ基板１２を備えている。ｎ＋型のＳｉＣ基板１２は、ｎ型の半導体基板またはｎ型半導体のＳｉＣ半導体層の一例となる。
ＳｉＣ基板１２は、例えば、不純物濃度１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。
このＳｉＣ基板１２の第１の面上には、例えば、ｎ型不純物の不純物濃度５×１０１５以上２×１０１６ｃｍ−３以下のｎ−型のＳｉＣ層（ドリフト層）１４が形成されている。ドリフト層１４の膜厚は、例えば５μｍ以上５０μｍ以下である。
ドリフト層１４の表面には、例えば、ｐ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下のｐ＋型のアノード層４０が形成されている。ｐ＋型のアノード層４０の深さは、例えば０．３μｍ程度である。
そして、ｐ＋型のアノード層４０上に導電性のアノード電極（第１の電極）４４を備えている。アノード電極４４は、例えば、バリアメタル層４４ａと、バリアメタル層４４ａ上のメタル層４４ｂとで構成される。バリアメタル層４４ａとメタル層４４ｂとは反応により合金を形成していてもよい。
ｐ＋型のアノード層４０とアノード電極４４との間のコンタクトはオーミックコンタクトである。バリアメタル層４４ａとメタル層４４ｂは、ｐ＋型のアノード層４０との間がオーミックコンタクトとなるような材料が適宜選択される。例えば、バリアメタル層４４ａはＰｔ（プラチナ）やＮｉ（ニッケル）であり、メタル層４４ｂはＡｌ（アルミニウム）である。
また、ＳｉＣ基板１２のドリフト層１４と反対側、すなわち、第２の面側には、導電性のカソード電極（第２の電極）４６が形成されている。カソード電極（第２の電極）４６は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素を含有する金属のＳｉＣ金属領域である。カソード電極（第２の電極）４６はＳｉＣ基板１２に接している。
カソード電極（第２の電極）４６の膜厚は、例えば、１μｍ以上１０μｍ以下である。
なお、本実施形態において、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）あるいはＳｂ（アンチモン）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。
次に、本実施形態の半導体装置の製造方法について説明する。
本実施形態の半導体装置の製造方法は、ｎ型半導体のＳｉＣ半導体層の一方の側に第１の電極を形成し、ｎ型半導体のＳｉＣ半導体層の第１の電極と反対側の表面に、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素をイオン注入し、上記元素をイオン注入した後に、熱処理を行い、上記元素が注入されたＳｉＣ半導体層を金属化して第２の電極を形成する。
例えば、公知の製造方法により、ＳｉＣ基板１２上に、アノード電極４４までを形成する。その後、ｎ＋型のＳｉＣ基板１２をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、例えば、厚さを３５０μｍ程度から９０μｍ程度まで薄膜化する。この薄膜化は、基板抵抗を低減し、ＰｉＮダイオードのオン抵抗を低減するために行われる。
その後、アノード電極４４と反対側のｎ＋型のＳｉＣ基板（ｎ型半導体のＳｉＣ半導体層）１２の表面に、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素をイオン注入する。
イオン注入は、５００℃以上の環境下で行う、いわゆる高温イオン注入であることが望ましい。高温イオン注入を用いることにより、イオン注入時の結晶のアモルファス化を防止することができる。
上記元素のイオン注入後に、６００℃以上１６００℃未満の温度で熱処理（アニール）を行う。熱処理温度は、表面に形成されるＭＯＳの特性を安定させる観点から、１０００℃以下であることが望ましく、８００℃以下であることがより望ましい。熱処理は、窒素ガスやアルゴンガス等の不活性雰囲気で行われることが望ましい。
この熱処理により、上記元素がイオン注入されたＳｉＣ基板（ＳｉＣ半導体層）１２中の領域が金属化し、カソード電極４６となるＳｉＣ金属領域が形成される。
以上、本実施形態の半導体装置およびその製造方法によれば、ＰｉＮダイオードの裏面電極のコンタクト抵抗を低減することが可能となる。また、簡易な製造方法で裏面電極形成におけるデバイス特性の変動を抑制することができる。また、裏面電極の膜剥がれ等が抑制されＰｉＮダイオードの信頼性が向上する。また、ＰｉＮダイオードのオン抵抗が低減し、高性能なＰｉＮダイオードが実現される。また、裏面コンタクト形成は同様に出来るので、メサ構造の裏面にも適用することが出来る。
（第５の実施形態）
本実施形態の半導体装置は、ショットキーバリアダイオードであること以外は、第４の実施形態と同様である。したがって、第４の実施形態と重複する内容については記述を省略する。
図９は、本実施形態の半導体装置であるショットキーバリアダイオードの構成を示す模式断面図である。
このショットキーバリアダイオード５００は、ｎ＋型のＳｉＣ基板１２、ｎ−型のＳｉＣ層（ドリフト層）１４を備える。
そして、ドリフト層１４上に導電性のアノード電極（第１の電極）４４を備えている。アノード電極４４は、例えば、バリアメタル層４４ａと、バリアメタル層４４ａ上のメタル層４４ｂとで構成される。バリアメタル層４４ａとメタル層４４ｂとは反応により合金を形成していてもよい。
ドリフト層１４とアノード電極４４との間のコンタクトはショットキーコンタクトである。バリアメタル層４４ａとメタル層４４ｂは、ドリフト層１４との間がショットキーコンタクトとなるような材料が適宜選択される。例えば、バリアメタル層４４ａはＰｔ（プラチナ）やＴｉ（チタン）であり、メタル層４４ｂはＡｌ（アルミニウム）である。
また、ＳｉＣ基板１２のドリフト層１４と反対側には、導電性のカソード電極（第２の電極）４６が形成されている。カソード電極４６は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素を含有する金属のＳｉＣ金属領域である。カソード電極（第２の電極）４６はＳｉＣ基板１２に接している。
カソード電極４６の膜厚は、例えば、１μｍ以上１０μｍ以下である。
本実施形態の半導体装置の製造方法は、ｐ＋型のアノード層を形成しないこと以外は、第４の実施形態と同様である。
以上、本実施形態の半導体装置およびその製造方法によれば、ショットキーバリアダイオードの裏面電極のコンタクト抵抗を低減することが可能となる。また、簡易な製造方法で裏面電極形成におけるデバイス特性の変動を抑制することができる。また、裏面電極の膜剥がれ等が抑制されショットキーバリアダイオードの信頼性が向上する。また、のショットキーバリアダイオードのオン抵抗が低減し、高性能なショットキーバリアダイオードが実現される。
（第６の実施形態）
本実施形態の半導体装置は、ＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｃｋｙ）ダイオードであること以外は、第４の実施形態と同様である。したがって、第４の実施形態と重複する内容については記述を省略する。
図１０は、本実施形態の半導体装置であるＪＢＳダイオードの構成を示す模式断面図である。
このＪＢＳダイオード６００は、ｎ＋型のＳｉＣ基板１２、ｎ−型のＳｉＣ層（ドリフト層）１４を備える。そして、ドリフト層１４の一部表面に、ｐ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下のｐ＋型の不純物層５０が形成されている。ｐ＋型の不純物層５０の深さは、例えば０．３μｍ程度である。
そして、ドリフト層１４とｐ＋型の不純物層５０上に導電性のアノード電極（第１の電極）４４を備えている。アノード電極４４は、例えば、バリアメタル層４４ａと、バリアメタル層４４ａ上のメタル層４４ｂとで構成される。バリアメタル層４４ａとメタル層４４ｂとは反応により合金を形成していてもよい。
ドリフト層１４とアノード電極４４との間のコンタクトはショットキーコンタクトである。ｐ＋型の不純物層５０とアノード電極４４との間のコンタクトはショットキーコンタクトである。バリアメタル層４４ａとメタル層４４ｂは、ドリフト層１４およびｐ＋型の不純物層５０との間がショットキーコンタクトとなるような材料が適宜選択される。例えば、バリアメタル層４４ａはＴｉ（チタン）やＭｏ（モリブデン）であり、メタル層４４ｂはＡｌ（アルミニウム）である。
また、ＳｉＣ基板１２のドリフト層１４と反対側には、導電性のカソード電極（第２の電極）４６が形成されている。カソード電極４６は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素を含有する金属のＳｉＣ金属領域である。カソード電極（第２の電極）４６はＳｉＣ基板１２に接している。
カソード電極４６の膜厚は、例えば、１μｍ以上１０μｍ以下である。
本実施形態の半導体装置の製造方法は、ｐ＋型のアノード層にかえて、ｐ＋型の不純物層５０を形成すること以外は、第４の実施形態と同様である。
以上、本実施形態の半導体装置およびその製造方法によれば、ＪＢＳダイオードの裏面電極のコンタクト抵抗を低減することが可能となる。また、簡易な製造方法で裏面電極形成におけるデバイス特性の変動を抑制することができる。また、裏面電極の膜剥がれ等が抑制されＪＢＳダイオードの信頼性が向上する。また、ＪＢＳダイオードのオン抵抗が低減し、高性能なのＪＢＳダイオードが実現される。
なお、ｐ＋型の不純物層５０とアノード電極４４との間のコンタクトがオーミックコンタクトとし、ＭＰＳ（Ｍｅｒｇｅｄ ＰｉＮ Ｓｃｈｏｔｔｃｋｙ）ダイオードとする構成としてもかまわない。
（第７の実施形態）
本実施形態の半導体装置は、トランスペアレント型のダイオードであること以外は、第４の実施形態と同様である。したがって、第４の実施形態と重複する内容については記述を省略する。
図１１は、本実施形態の半導体装置であるトランスペアレント型のダイオードの構成を示す模式断面図である。
このトランスペアレント型のダイオード７００は、ｎ＋型のＳｉＣ基板１２、ｎ−型のＳｉＣ層（ドリフト層）１４を備える。そして、ドリフト層１４の一部表面に、ｐ＋型の不純物層５０が形成されている。
さらに、ｐ＋型の不純物層５０の間の領域に、ドリフト層１４上にｐ−型の不純物層５２、ｎ＋型の不純物層５４が形成される。
そして、ｐ＋型の不純物層５０とｎ＋型の不純物層５４上に導電性のアノード電極（第１の電極）４４を備えている。アノード電極４４は、例えば、バリアメタル層４４ａと、バリアメタル層４４ａ上のメタル層４４ｂとで構成される。バリアメタル層４４ａとメタル層４４ｂとは反応により合金を形成していてもよい。
ｎ＋型の不純物層５４とアノード電極４４との間のコンタクトはオーミックコンタクトである。ｐ＋型の不純物層５０とアノード電極４４との間のコンタクトはオーミックコンタクトである。バリアメタル層４４ａとメタル層４４ｂは、ｎ＋型の不純物層５４およびｐ＋型の不純物層５０との間がオーミックコンタクトとなるような材料が適宜選択される。例えば、バリアメタル層４４ａはＰｔ（プラチナ）やＮｉ（ニッケル）やＴｉ（チタン）であり、メタル層４４ｂはＡｌ（アルミニウム）である。
また、ＳｉＣ基板１２のドリフト層１４と反対側には、導電性のカソード電極（第２の電極）４６が形成されている。カソード電極４６は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素を含有する金属のＳｉＣ金属領域である。カソード電極（第２の電極）４６はＳｉＣ基板１２に接している。
カソード電極４６の膜厚は、例えば、１μｍ以上１０μｍ以下である。
本実施形態の半導体装置の製造方法は、ｐ−型の不純物層５２、ｎ＋型の不純物層５４を形成すること以外は、第４の実施形態と同様である。また、ｎ＋不純物層５４の一部にＭｇなどをイオン注入して、金属化させても有効である。
以上、本実施形態の半導体装置およびその製造方法によれば、トランスペアレント型のダイオードの裏面電極のコンタクト抵抗を低減することが可能となる。また、簡易な製造方法で裏面電極形成におけるデバイス特性の変動を抑制することができる。また、裏面電極の膜剥がれ等が抑制されトランスペアレント型のダイオードの信頼性が向上する。また、トランスペアレント型のダイオードのオン抵抗が低減し、高性能なのトランスペアレント型のダイオードが実現される。
（第８の実施形態）
本実施形態の半導体装置は、裏面電極にかえて、ソース領域に接するソース電極にＳｉＣ金属領域を設ける点で第１の実施形態と異なっている。ＳｉＣ金属領域の構成、製造方法、作用および効果等、第１の実施形態と重複する内容については記述を省略する。
図１２は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。ＭＯＳＦＥＴ８００は、第１の実施形態同様、第１のＳｉＣ領域（ｐウェル領域）１６の一部表面に、例えばｎ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ−３以下のｎ＋型の第２のＳｉＣ領域（ソース領域）１８が形成されている。
本実施形態では、ソース領域１８が、ｎ型半導体のＳｉＣ半導体層の一具体例となっている。そして、ソース領域１８と、ｐウェルコンタクト領域２０と電気的に接続される導電性のソース電極２４を備えている。ソース電極２４は、ｐウェル領域１６に電位を与えるｐウェル電極としても機能する。
ソース電極２４は、バリアメタル層２４ａと、バリアメタル層２４ａ上のメタル層２４ｂと、ソース領域１８に接するＳｉＣ金属領域２４ｃで構成される。バリアメタル層２４ａは、例えば、チタン（Ｔｉ）である。メタル層２４ｂは、例えば、アルミニウム（Ｔｉ）である。
本実施形態では、ドレイン電極６６が第１の電極、ソース電極２４が第２の電極の一具体例となっている。ドレイン電極６６は、例えば、Ｎｉ（ニッケル）である。
本実施形態のＭＯＳＦＥＴ８００を製造する場合、まず、ソース領域１８をｎ型不純物のイオン注入で形成する。その後、ソース領域１８の表面に選択的に、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素をイオン注入する。上記元素をイオン注入した後に熱処理を行い、上記元素が注入されたＳｉＣ半導体層を金属化する。
本実施形態の半導体装置およびその製造方法によれば、ＭＯＳＦＥＴのソース電極のコンタクト抵抗を低減することが可能となる。また、ソース電極の膜剥がれ等が抑制されＭＯＳＦＥＴの信頼性が向上する。また、ＭＯＳＦＥＴのオン抵抗が低減し、高性能なのＭＯＳＦＥＴが実現される。
そして、ＳｉＣ金属領域２４ｃを設けることで、バリアメタル層２４ａの材料選択を、ソース領域１８とのコンタクトを考慮せずｐウェルコンタクト領域２０とのコンタクトのみを考慮して選択することができる。したがって、プロセスの自由度が向上するとともに、ｐウェル電極とｐウェルコンタクト領域２０との間のコントクト抵抗も低減することが可能となる。
以上、実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
また、ＭＯＳＦＥＴとダイオードを同一の基板上に混載する構成とすることも可能である。この場合、例えば、裏面電極を共通化し、ダイオードを還流ダイオードとして機能させることが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ ＳｉＣ基板（半導体基板、ＳｉＣ半導体層）
１４ ＳｉＣ層
１６ 第１のＳｉＣ領域（ｐウェル領域）
１８ 第２のＳｉＣ領域（ソース領域）
２４ ソース電極（第１の電極）
２８ ゲート絶縁膜
３０ ゲート電極
３６ ドレイン電極（第２の電極）
３６ａ ＳｉＣ金属領域
３６ｂ 金属層
４４ アノード電極（第１の電極）
４６ カソード電極（第２の電極）
１００ ＭＯＳＦＥＴ
２００ ＭＯＳＦＥＴ
４００ ＰｉＮダイオード
５００ ショットキーバリアダイオード
６００ ＪＢＳダイオード
７００ トランスペアレント型のダイオード
８００ ＭＯＳＦＥＴ

Claims (12)

  1. 第１の電極と、
    ｎ型半導体のＳｉＣ半導体層と、
    前記ＳｉＣ半導体層の前記第１の電極と反対側に設けられ、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素を含有し、前記ＳｉＣ半導体層と接する金属化したＳｉＣ領域を有する第２の電極と、
    を備える半導体装置。
  2. 前記元素の前記ＳｉＣ領域中の密度が１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である請求項１記載の半導体装置。
  3. 前記第２の電極が、前記ＳｉＣ半導体層の反対側に、前記ＳｉＣ領域と異なる金属の金属層を有する請求項１または請求項２記載の半導体装置。
  4. 前記ＳｉＣ領域が、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）またはＳｂ（アンチモン）を含有する請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記元素がＣａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）またはＹ（イットリウム）である請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記ＳｉＣ領域の仕事関数が３．７ｅＶ以下である請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記元素は、ＳｉＣの炭素サイトに位置する請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. ｎ型の半導体基板と、
    前記半導体基板の上に設けられるｎ型のＳｉＣ層と、
    前記ＳｉＣ層の表面に設けられるｐ型の第１のＳｉＣ領域と、
    前記第１のＳｉＣ領域の表面に設けられるｎ型の第２のＳｉＣ領域と、
    前記ＳｉＣ層、前記第１のＳｉＣ領域の表面に連続的に設けられるゲート絶縁膜と、
    前記ゲート絶縁膜の上に設けられるゲート電極と、
    前記第２のＳｉＣ領域の上に設けられるソース電極と、
    前記半導体基板の前記ＳｉＣ層と反対側に設けられ、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素を含有し、前記半導体基板と接する金属化したＳｉＣ領域を有するドレイン電極と、
    を備える半導体装置。
  9. 前記ＳｉＣ領域の仕事関数が３．７ｅＶ以下である請求項８記載の半導体装置。
  10. 前記元素は、ＳｉＣの炭素サイトに位置する請求項８又は請求項９記載の半導体装置。
  11. ｎ型半導体のＳｉＣ半導体層の一方の側に第１の電極を形成し、
    前記ｎ型半導体のＳｉＣ半導体層の前記第１の電極と反対側の表面に、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素をイオン注入し、
    前記元素をイオン注入した後に、熱処理を行い、前記元素が注入された前記ＳｉＣ半導体層を金属化して第２の電極を形成し、
    前記熱処理の前に、前記表面にＳｉ（シリコン）をイオン注入する半導体装置の製造方法。
  12. 前記熱処理は６００℃以上１０００℃以下である請求項１１記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6246613B2 (ja) 2014-02-17 2017-12-13 株式会社東芝 半導体装置およびその製造方法
US9673315B2 (en) * 2015-03-24 2017-06-06 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP6584880B2 (ja) * 2015-09-11 2019-10-02 株式会社東芝 半導体装置
JP6584881B2 (ja) * 2015-09-11 2019-10-02 株式会社東芝 半導体装置
JP6584879B2 (ja) * 2015-09-11 2019-10-02 株式会社東芝 半導体装置
JP6780414B2 (ja) * 2016-09-29 2020-11-04 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6728097B2 (ja) * 2017-04-24 2020-07-22 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6728096B2 (ja) * 2017-04-24 2020-07-22 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2022109466A (ja) * 2021-01-15 2022-07-28 株式会社デンソー 半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS582276A (ja) * 1981-06-24 1983-01-07 株式会社日立製作所 金属−セラミツクス接合体及びその製造法
JPH08316172A (ja) * 1995-05-15 1996-11-29 Fuji Electric Co Ltd 炭化珪素半導体装置
JP2995284B2 (ja) * 1995-08-25 1999-12-27 工業技術院長 電極作成方法
JP3361062B2 (ja) * 1998-09-17 2003-01-07 株式会社東芝 半導体装置
JP2000340520A (ja) * 1999-05-26 2000-12-08 Denso Corp 半導体装置及びその製造方法
JP4835117B2 (ja) 2005-11-15 2011-12-14 日産自動車株式会社 炭化珪素半導体装置の製造方法
US7589360B2 (en) * 2006-11-08 2009-09-15 General Electric Company Group III nitride semiconductor devices and methods of making
KR20120014017A (ko) * 2009-05-11 2012-02-15 스미토모덴키고교가부시키가이샤 탄화규소 기판, 반도체 장치 및 탄화규소 기판의 제조 방법
JP5002693B2 (ja) * 2010-09-06 2012-08-15 株式会社東芝 半導体装置
US8384151B2 (en) * 2011-01-17 2013-02-26 Infineon Technologies Austria Ag Semiconductor device and a reverse conducting IGBT
JP5284389B2 (ja) * 2011-03-07 2013-09-11 株式会社東芝 半導体装置
JP6222771B2 (ja) * 2013-11-22 2017-11-01 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置の製造方法
JP6246613B2 (ja) 2014-02-17 2017-12-13 株式会社東芝 半導体装置およびその製造方法

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