JP2017224700A - 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

Info

Publication number
JP2017224700A
JP2017224700A JP2016118566A JP2016118566A JP2017224700A JP 2017224700 A JP2017224700 A JP 2017224700A JP 2016118566 A JP2016118566 A JP 2016118566A JP 2016118566 A JP2016118566 A JP 2016118566A JP 2017224700 A JP2017224700 A JP 2017224700A
Authority
JP
Japan
Prior art keywords
region
sic
semiconductor device
silicon
silicon carbide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016118566A
Other languages
English (en)
Other versions
JP6606020B2 (ja
Inventor
良介 飯島
Ryosuke Iijima
良介 飯島
清水　達雄
Tatsuo Shimizu
達雄 清水
千春 太田
Chiharu Ota
千春 太田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2016118566A priority Critical patent/JP6606020B2/ja
Priority to US15/440,389 priority patent/US20170365664A1/en
Publication of JP2017224700A publication Critical patent/JP2017224700A/ja
Application granted granted Critical
Publication of JP6606020B2 publication Critical patent/JP6606020B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Inverter Devices (AREA)

Abstract

【課題】高い閾値電圧が実現可能な半導体装置を提供する。
【解決手段】実施形態の半導体装置は、炭化珪素層と、アルミニウムを含有するｐ型の炭化珪素領域を含むゲート電極と、酸化シリコン又は酸窒化シリコンを含む第１の領域と、第１の領域とゲート電極との間に位置しアルミニウムを含有する酸化物を含む第２の領域とを有し、炭化珪素層とゲート電極との間に位置するゲート絶縁層と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコン（Ｓｉ）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この物性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
炭化珪素を用いたトランジスタの、オフ状態でのリーク電流の低減、又は、誤動作の防止のため、高い閾値電圧の実現が望まれている。高い閾値電圧を実現する方法として、チャネル領域の不純物を高濃度にする方法がある。しかし、チャネル領域の不純物が高濃度になると、チャネル移動度が低下しオン抵抗が増大するため問題となる。
特開２０１１−１００９６７号公報
本発明が解決しようとする課題は、高い閾値電圧が実現可能な半導体装置を提供することにある。
実施形態の半導体装置は、炭化珪素層と、アルミニウムを含有するｐ型の炭化珪素領域を含むゲート電極と、酸化シリコン又は酸窒化シリコンを含む第１の領域と、前記第１の領域と前記ゲート電極との間に位置しアルミニウムを含有する酸化物を含む第２の領域とを有し、前記炭化珪素層と前記ゲート電極との間に位置するゲート絶縁層と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の製造途中の半導体装置を示す模式断面図。 第１の実施形態の製造途中の半導体装置を示す模式断面図。 第１の実施形態の製造途中の半導体装置を示す模式断面図。 第１の実施形態の製造途中の半導体装置を示す模式断面図。 第１の実施形態の製造途中の半導体装置を示す模式断面図。 第１の実施形態の製造途中の半導体装置を示す模式断面図。 第１の実施形態の製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第３の実施形態の半導体装置の作用及び効果の説明図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の作用及び効果の説明図。 第５の実施形態の半導体装置の模式断面図。 第６の実施形態の半導体装置の模式断面図。 第７の実施形態の駆動装置の模式図。 第８の実施形態の車両の模式図。 第９の実施形態の車両の模式図。 第１０の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体装置は、炭化珪素層と、アルミニウムを含有するｐ型の炭化珪素領域を含むゲート電極と、酸化シリコン又は酸窒化シリコンを含む第１の領域と、第１の領域とゲート電極との間に位置しアルミニウムを含有する酸化物を含む第２の領域とを有し、炭化珪素層とゲート電極との間に位置するゲート絶縁層と、を備える。
本実施形態の半導体装置は、ｐ型のＳｉＣのゲート電極と、ゲート絶縁層中の双極子の作用とにより、チャネル移動度を低下させることなることなく、高い閾値電圧を実現することが可能となる。
図１は、本実施形態の半導体装置の模式断面図である。ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１００は、例えば、ウェル領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。ＭＯＳＦＥＴ１００は、電子をキャリアとするｎ型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００は、ＳｉＣ層（炭化珪素層）１０、ソース電極１２、ドレイン電極１４、ゲート絶縁層１６、ゲート電極１８、層間絶縁膜２０を備えている。ＳｉＣ層１０は、ドレイン領域（ＳｉＣ基板）２２、ドリフト領域２４、ウェル領域２６、ソース領域３０、ウェルコンタクト領域３２を備えている。
ＳｉＣ層１０は、例えば、４Ｈ−ＳｉＣの単結晶である。
ＳｉＣは、複数の結晶形をとり得る。例えば、六方晶系の４Ｈ−ＳｉＣ、六方晶系の６Ｈ−ＳｉＣ、立方晶系の３Ｃ−ＳｉＣ等である。ＳｉＣの結晶形は、例えば、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で原子の配列を観察することにより同定することが可能である。また、ＳｉＣの結晶形は、例えば、ＸＲＤ（Ｘ−ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）により同定することが可能である。
ＳｉＣ層１０は、第１の面と第２の面を有する。図１においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。以下、第１の面を表面、第２の面を裏面とも称する。
第１の面が（０００１）面に対し０度以上８度以下傾斜した面、第２の面が（０００−１）面に対し０度以上８度以下傾斜した面である場合を例に説明する。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
ドレイン領域２２は、ｎ型のＳｉＣである。ドレイン領域２２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２２のｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ドレイン電極１４とドレイン領域２２との間のコンタクト抵抗を低減する観点から、ドレイン領域２２の第２の面におけるｎ型不純物の濃度は、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
ドリフト領域２４は、ドレイン領域２２上に設けられる。ドリフト領域２４は、例えば、ドレイン領域２２上にエピタキシャル成長により形成されたｎ−型のＳｉＣである。ドリフト領域２４の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ドリフト領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２４のｎ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。
ウェル領域２６は、ドリフト領域２４上に設けられる。ウェル領域２６は、ｐ型のＳｉＣである。ウェル領域２６は、ソース領域３０とドリフト領域２４との間に設けられる。ウェル領域２６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ウェル領域２６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ウェル領域２６のｐ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下である。ＭＯＳＦＥＴ１００のチャネル移動度の低下を抑制する観点から、ｐ型不純物の濃度は、５×１０１７ｃｍ−３以下であることが望ましく、１×１０１７ｃｍ−３以下であることがより望ましい。
ウェル領域２６の深さは、例えば、０．４μｍ以上０．８μｍ以下である。
ソース領域３０は、ウェル領域２６内に設けられる。ソース領域３０は、ｎ＋型のＳｉＣである。ソース領域３０は、例えば、窒素（Ｎ）をｎ型不純物として含む。ソース領域３０のｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ソース電極１２とソース領域３０との間のコンタクト抵抗を低減する観点から、ソース領域３０の第１の面におけるｎ型不純物の濃度は、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
ソース領域３０の深さは、ウェル領域２６の深さよりも浅く、例えば、０．２μｍ以上０．４μｍ以下である。
ウェルコンタクト領域３２は、ウェル領域２６内に設けられる。ウェルコンタクト領域３２は、ソース領域３０の側方に設けられる。
ウェルコンタクト領域３２は、ｐ＋型のＳｉＣである。ウェルコンタクト領域３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ウェルコンタクト領域３２のｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ウェルコンタクト領域３２の深さは、ウェル領域２６の深さよりも浅く、例えば、０．２μｍ以上０．４μｍ以下である。
ゲート絶縁層１６は、ＳｉＣ層１０とゲート電極１８との間に設けられる。ゲート絶縁層１６は、ソース領域３０、ウェル領域２６、及び、ドリフト領域２４上に形成される。ゲート絶縁層１６は、ソース領域３０、ウェル領域２６、及び、ドリフト領域２４と、ゲート電極１８との間に設けられる。
ゲート絶縁層１６の厚さは、例えば、５０ｎｍ以上１００ｎｍ以下である。
ゲート絶縁層１６は、第１の領域１６ａと、第２の領域１６ｂとを有する。第１の領域１６ａは、ＳｉＣ層１０上にＳｉＣ層１０に接して設けられる。第２の領域１６ｂは、第１の領域１６ａとゲート電極１８との間に設けられる。第２の領域１６ｂは、ゲート電極１８に接する。
第１の領域１６ａは、酸化シリコン又は酸窒化シリコンを含む。第２の領域１６ｂは、酸化アルミニウムを含む。以下、第１の領域１６ａが酸化シリコン膜、第２の領域１６ｂが酸化アルミニウム膜である場合を例に説明する。
第２の領域１６ｂが酸化アルミウム膜の場合、第２の領域１６ｂのアルミニウムとシリコンの原子数の和に対するアルミニウムの原子数（Ａｌ／（Ａｌ＋Ｓｉ））は、１である。第１の領域１６ａが酸化シリコン膜の場合、第１の領域１６ａのアルミニウムとシリコンの原子数の和に対するアルミニウムの原子数（Ａｌ／（Ａｌ＋Ｓｉ））は、０である。
ゲート電極１８は、ゲート絶縁層１６上に設けられる。ゲート電極１８は、ｐ型の炭化珪素領域１８ａと、ｎ型又はｐ型のシリコン領域１８ｂとを含む。炭化珪素領域１８ａは、ゲート絶縁層１６とシリコン領域１８ｂとの間に挟まれる。
炭化珪素領域１８ａは、ｐ型不純物としてアルミニウムを含有するｐ型の４Ｈ−ＳｉＣである。炭化珪素領域１８ａは、多結晶質の４Ｈ−ＳｉＣである。炭化珪素領域１８ａの厚さは、例えば、１０ｎｍ以上３０ｎｍ以下である。
炭化珪素領域１８ａ中のアルミニウムの濃度は、炭化珪素領域１８ａの４Ｈ−ＳｉＣを金属化させる観点から、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。１×１０２１ｃｍ−３以上であることが更に望ましい。
シリコン領域１８ｂは、ｎ型不純物又はｐ型不純物を含む。シリコン領域１８ｂは、例えば、ｎ型又はｐ型の多結晶質のシリコンである。ｎ型不純物は、例えば、リン（Ｐ）又は砒素（Ａｓ）である。ｐ型不純物は、例えば、ボロン（Ｂ）である。
シリコン領域１８ｂの厚さは、炭化珪素領域１８ａの厚さよりも厚い。シリコン領域１８ｂの厚さは、例えば、１００ｎｍ以上５００ｎｍ以下である。
シリコン領域１８ｂ中のｎ型不純物又はｐ型不純物の濃度は、シリコン領域１８ｂのシリコンを金属化させる観点から、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。１×１０２１ｃｍ−３以上であることが更に望ましい。
層間絶縁膜２０は、ゲート電極１８上に設けられる。層間絶縁膜２０は、例えば、酸化シリコン膜である。
ゲート電極１８下のソース領域３０とドリフト領域２４とに挟まれるウェル領域２６が、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ソース電極１２は、ＳｉＣ層１０の表面に設けられる。ソース電極１２は、ソース領域３０とウェルコンタクト領域３２とに電気的に接続される。ソース電極１２は、ウェルコンタクト領域３２とソース領域３０に接する。ソース電極１２は、ウェル領域２６に電位を与える機能も備える。
ソース電極１２は、金属である。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２を形成する金属は、ＳｉＣ層１０と反応して金属シリサイドや金属カーバイドを形成しても構わない。
ドレイン電極１４は、ＳｉＣ層１０の裏面に設けられる。ドレイン電極１４は、ドレイン領域２２と電気的に接続される。
ドレイン電極１４は、金属である。ドレイン電極１４を形成する金属は、例えば、ニッケルシリサイドである。
なお、ＳｉＣ層１０、ゲート絶縁層１６、ゲート電極１８に含有される元素の種類、及び、濃度は、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｒｏｓｃｏｐｙ：ＳＩＭＳ）により測定することが可能である。
次に、本実施形態の半導体装置の製造方法について説明する。図２−図８は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
最初に、シリコン面である第１の面と、カーボン面である第２の面を有するｎ型のＳｉＣ基板を準備する。ＳｉＣ基板はドレイン領域２２となる。ｎ型のＳｉＣ基板は、４Ｈ−ＳｉＣである。
次に、ｎ型のＳｉＣ基板の第１の面上に、エピタキシャル成長法により、ｎ−型のドリフト領域２４を形成する。ＳｉＣ基板とｎ−型のドリフト領域２４がＳｉＣ層１０を構成する。
次に、フォトリソグラフィーとイオン注入法により、ｐ型不純物であるアルミニウム（Ａｌ）をドリフト領域２４に選択的にイオン注入する。このイオン注入により、ウェル領域２６を形成する。
次に、フォトリソグラフィーとイオン注入法により、ｐ型不純物であるアルミニウム（Ａｌ）をウェル領域２６に選択的にイオン注入する。このイオン注入により、ウェルコンタクト領域３２を形成する。
次に、フォトリソグラフィーとイオン注入法により、ｎ型不純物である窒素（Ｎ）をウェル領域２６に選択的にイオン注入する。このイオン注入により、ソース領域３０を形成する（図２）。
次に、ｐ型不純物及びｎ型不純物の活性化のためのアニールを行う。活性化アニールは、例えば、不活性ガス雰囲気中、１７００℃以上１９００℃以下の温度で行う。
次に、ＳｉＣ層１０表面に、酸化シリコン膜５６ａを形成する（図３）。酸化シリコン膜５６ａは、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成される。
次に、酸化シリコン膜５６ａ上に酸化アルミニウム膜５６ｂを形成する（図４）。酸化アルミニウム膜５６ｂは、例えば、ＣＶＤ法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、又は、スパッタ法により形成される。
次に、酸化アルミニウム膜５６ｂ上に、多結晶質のＳｉＣ膜５８ａを形成する（図５）。ＳｉＣ膜５８ａは、例えば、ＣＶＤ法、又は、スパッタ法により形成される。
次に、ＳｉＣ膜５８ａにアルミニウムのイオン注入を行う（図６）。その後、アルミニウムの活性化アニールを行う。活性化アニールは、例えば、不活性ガス雰囲気中、１６００℃以上１９００℃以下の温度で行う。
次に、ＳｉＣ膜５８ａ上に、ｎ型又はｐ型のシリコン膜５８ｂを形成する（図７）。シリコン膜５８ｂは、例えば、ＣＶＤ法により形成される。
次に、シリコン膜５８ｂ、ＳｉＣ膜５８ａ、酸化アルミニウム膜５６ｂ、及び、酸化シリコン膜５６ａをパターニングする（図８）。シリコン膜５８ｂ、ＳｉＣ膜５８ａ、酸化アルミニウム膜５６ｂ、及び、酸化シリコン膜５６ａは、例えば、フォトリソグラフィーとドライエッチングによりパターニングする。
パターニングされたシリコン膜５８ｂ、及び、ＳｉＣ膜５８ａが、それぞれ、ゲート電極１８を構成するシリコン領域１８ｂ、及び、炭化珪素領域１８ａとなる。パターニングされた酸化アルミニウム膜５６ｂ、及び、酸化シリコン膜５６ａが、それぞれ、ゲート絶縁層１６を構成する第２の領域１６ｂ、及び、第１の領域１６ａとなる。
次に、ＳｉＣ層１０上、及び、ゲート電極１８上に、層間絶縁膜２０を形成する。層間絶縁膜２０は、例えば、ＣＶＤ法により酸化シリコン膜を堆積した後、パターニングすることで形成する。
次に、ソース領域３０、及び、ウェルコンタクト領域３２上にソース電極１２を形成する。ソース電極１２は、例えば、チタンとアルミニウムのスパッタにより形成する。
次に、ＳｉＣ層１０の裏面に、ドレイン電極１４を形成する。ドレイン電極１４は、例えば、ニッケルシリサイドであり、ニッケルのスパッタと熱処理により形成する。
以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。
以下、本実施形態の半導体装置の作用及び効果について説明する。
ＭＯＳＦＥＴのオフ状態でのリーク電流を抑制することが、低消費電力を実現する観点から要求される。また、ＭＯＳＦＥＴが誤動作によりオンすることを防止することが、ＭＯＳＦＥＴの動作を安定させる観点から要求される。オフ状態でのリーク電流を抑制し、誤動作を防止するには、ＭＯＳＦＥＴの閾値電圧を高くすれば良い。
ｎ型のＭＯＳＦＥＴの閾値電圧を上げるために、ｐ型のチャネル領域の半導体の価電子帯の上端のエネルギーレベルと、ゲート電極の仕事関数を近づけることが考えられる。ＭＯＳＦＥＴのオフ状態では、ｐ型のチャネル領域のフェルミレベルと、ゲート電極の仕事関数が一致するように半導体のエネルギーバンドが曲がる。ｐ型のチャネル領域のフェルミレベルは、ｐ型のチャネル領域の半導体の価電子帯の上端に近い位置にある。
このため、ｐ型のチャネル領域の半導体の価電子帯の上端のエネルギーレベルと、ゲート電極の仕事関数を近づけることにより、ＭＯＳＦＥＴのオフ状態での半導体のエネルギーバンドの曲りが抑制される。したがって、ＭＯＳＦＥＴの閾値電圧が高くなる。
ゲート電極の仕事関数が、ｐ型のチャネル領域の半導体の価電子帯の上端のエネルギーレベルよりも大きくなると、ＭＯＳＦＥＴの閾値電圧は更に、上昇する。
図９は、本実施形態の半導体装置の作用及び効果の説明図である。図９は、第１原理計算による半導体のエネルギーバンド構造の計算結果を示す。
図９は、シリコン（Ｓｉ）、４Ｈ−ＳｉＣのエネルギーバンド構造を示す図である。それぞれの材料の真空準位（真空のエネルギーレベル）と伝導帯下端（図中Ｅｃ）とのエネルギー差、真空準位と価電子帯上端（図中Ｅｖ）とのエネルギー差、バンドギャップエネルギーを示す。図中、括弧内の数値がバンドギャップエネルギーである。
例えば、シリコンの真空準位と伝導帯下端（Ｅｃ）とのエネルギー差は、４．０５ｅＶである。また、シリコンの真空準位と価電子帯上端（Ｅｖ）とのエネルギー差は、５．１７ｅＶである。
例えば、４Ｈ−ＳｉＣの真空準位と伝導帯下端（Ｅｃ）とのエネルギー差は、３．６０ｅＶである。また、４Ｈ−ＳｉＣの真空準位と価電子帯上端（Ｅｖ）とのエネルギー差は、６．８６ｅＶである。
なお、仕事関数とは、真空準位と、対象となる物質のフェルミ準位（フェルミレベル：図中Ｅｆ）とのエネルギー差である。図９中では、フェルミ準位がバンドギャップの中央にある場合を例示している。
半導体にｎ型不純物を導入して金属化させる場合、半導体のフェルミレベルが伝導帯下端（Ｅｃ）のエネルギーレベルに一致するとみなせる。このため、半導体の仕事関数が伝導帯下端（Ｅｃ）のエネルギーレベルに一致すると見なせる。また、半導体にｐ型不純物を導入して金属化させる場合、半導体のフェルミレベルが価電子帯上端（Ｅｖ）のエネルギーレベルに一致するとみなせる。このため、半導体の仕事関数が真空準位と価電子帯上端（Ｅｖ）とのエネルギー差と一致すると見なすことが可能である。
例えば、ｐ型のチャネル領域が４Ｈ−ＳｉＣの場合、ｎ型のシリコンをゲート電極に用いるよりも、ｐ型のシリコンをゲート電極に用いる方が、ＭＯＳＦＥＴの閾値電圧は高くなる。図９に示すように、ｐ型のシリコンの仕事関数（真空準位と価電子帯上端とのエネルギー差＝５．１７ｅＶ）が、ｎ型のシリコンの仕事関数（真空準位と伝導帯下端とのエネルギー差＝４．０５ｅＶ）よりも、４Ｈ−ＳｉＣの半導体の価電子帯上端（Ｅｖ）のエネルギーレベル（６．８６ｅＶ）に近いからである。ｎ型のシリコンをゲート電極にする場合と比較して、シリコンのバンドギャップエネルギーに相当する１．１２Ｖ、閾値電圧を高くすることが可能である。
ｐ型のチャネル領域が４Ｈ−ＳｉＣの場合、ゲート電極をｐ型の４Ｈ−ＳｉＣにすることにより、更に、閾値電圧を高くすることが可能である。ｐ型の４Ｈ−ＳｉＣの仕事関数が、４Ｈ−ＳｉＣの半導体の価電子帯（Ｅｖ）の上端のエネルギーレベルに一致するからである。ｎ型のシリコンをゲート電極にする場合と比較して、２．８１Ｖ閾値電圧を高くすることが可能である。
ＭＯＳＦＥＴ１００は、ゲート電極１８にｐ型の炭化珪素領域１８ａを有する。炭化珪素領域１８ａは、ｐ型不純物としてアルミニウムを含有する４Ｈ−ＳｉＣである。
したがって、ＭＯＳＦＥＴ１００は、例えば、ｎ型のシリコンをゲート電極にする場合と比較して、２．８１Ｖ閾値電圧を高くすることが可能である。
図１０は、本実施形態の半導体装置の作用及び効果の説明図である。図１０は、ＳｉＣ層、ゲート絶縁層、ゲート電極のバンド図である。
図１０（ａ）は、ゲート絶縁層が酸化シリコン（図中ＳｉＯ２）膜の単膜の場合である。図１０（ｂ）は、本実施形態のように、ゲート絶縁層が酸化シリコン膜と酸化アルミニウム（図中Ａｌ２Ｏ３）膜の積層膜の場合である。
図１０（ｂ）に示すように、酸化シリコン膜と酸化アルミニウム膜とが接すると、その間に、双極子が形成される。形成される双極子は、酸化シリコン膜側に負の電荷、酸化アルミニウム側に正の電荷を備える。
図１０（ｂ）に示すように、形成される双極子の作用により、ゲート電極の仕事関数（図中φｍ）が、見かけ上、ゲート絶縁層が酸化シリコン膜の単膜の場合に比較して大きくなる。具体的には、約１．２Ｖ大きくなる。このため、ＭＯＳＦＥＴ１００の閾値電圧が約１．２Ｖ高くなる。
ＭＯＳＦＥＴ１００によれば、ｐ型のＳｉＣのゲート電極と、ゲート絶縁層中の双極子の作用とにより、高い閾値電圧を実現することが出来る。例えば、ゲート絶縁層が酸化シリコン膜の単膜で、ゲート電極がｎ型のシリコンである場合に比べて、約４．０１Ｖ（＝２．８１Ｖ＋１．２Ｖ）高くなる。
したがって、チャネル領域へ高濃度の不純物を導入することなく、高い閾値電圧を実現することが出来る。よって、チャネル移動度を低下させることなることなく、高い閾値電圧を実現することが可能となる。
炭化珪素領域１８ａの厚さは、高い閾値電圧を実現させる観点から所定の厚さを有することが望ましい。この観点から、炭化珪素領域１８ａの厚さは２０ｎｍ以上であることが望ましい。
また、ＭＯＳＦＥＴ１００のゲート電極１８は、ｐ型の炭化珪素領域１８ａと、ｎ型又はｐ型のシリコン領域１８ｂを備える。不純物の活性化率は、一般に炭化珪素の方が、シリコンよりも低い。したがって、シリコンの方が炭化珪素に対して低抵抗化できる。
ＭＯＳＦＥＴ１００は、ｐ型の炭化珪素領域１８ａよりも低抵抗なｎ型又はｐ型のシリコン領域１８ｂを備えることにより、ゲート電極１８に起因する配線遅延を抑制できる。したがって、ＭＯＳＦＥＴ１００が高速化できる。
特に、シリコン領域１８ｂの厚さを、炭化珪素領域１８ａの厚さよりも厚くすることにより、ゲート電極１８を、更に低抵抗化に適した構造となる。
次に、ＭＯＳＦＥＴ１００の製造方法に関連する作用及び効果について説明する。
ＭＯＳＦＥＴ１００のｐ型の炭化珪素領域１８ａは、ＳｉＣ膜５８ａにアルミニウムのイオン注入を行うことで形成される。
図１１は、本実施形態の半導体装置の作用及び効果の説明図である。図１１は、ＳｉＯ２膜とＳｉＣ膜に対し、アルミニウムイオンを１０ｋｅＶ、３ｅ１４ｃｍ−２の条件でイオン注入した場合の、膜中のアルミニウム濃度のプロファイルである。イオン注入はＳｉＣ膜の表面から行っている。ＳｉＣ膜の厚さは２０ｎｍである。
図１１に示すように、イオン注入により、ＳｉＯ２膜側にアルミニウムが突き抜けることが分かる。仮に、ゲート絶縁層が酸化シリコン膜の単膜で形成される場合、酸化シリコン膜に分布するアルミニウムは、ゲート絶縁層の特性の変動要因となる恐れがある。例えば、ゲート絶縁層の耐圧、リーク特性、誘電率等が変動する恐れがある。
アルミニウムの突き抜け量を制御することは、困難である。このため、アルミニウムの突き抜け量のばらつきが、ＭＯＳＦＥＴの特性ばらつきの変動要因となる恐れがある。
本実施形態のＭＯＳＦＥＴ１００では、ゲート絶縁層１６が酸化シリコン膜と酸化アルミニウム膜の積層膜である。ゲート電極１８と接する側には、酸化アルミニウム膜がある。
このため、仮に、アルミニウムが突き抜けたとしても、元来、膜中に存在するアルミニウムの１％にも満たない量に留まり、ゲート絶縁層１６の特性の変動には寄与しない。したがって、ＭＯＳＦＥＴ１００によれば、製造時の特性ばらつきが抑制できる。
また、ＭＯＳＦＥＴ１００において、炭化珪素領域１８ａの厚さを、シリコン領域１８ｂの厚さよりも薄くすることにより、ゲート電極１８の加工が容易となる。一般に、炭化珪素はシリコンよりもエッチング耐性が高いからである。
なお、ゲート絶縁層１６の第１の領域１６ａが酸化シリコン膜に代えて、酸窒化シリコン膜である場合でも、同様の作用及び効果が得られる。
以上、本実施形態によれば、高い閾値電圧を有するＭＯＳＦＥＴ１００が実現される。また、高速なＭＯＳＦＥＴ１００が実現される。また、特性変動ばらつきの少ないＭＯＳＦＥＴ１００が実現される。また、製造時の加工が容易なＭＯＳＦＥＴ１００が実現される。
（第２の実施形態）
第２の領域がシリコンを含有し、アルミニウムの原子数とシリコンの原子数の和に対するアルミニウムの原子数が、０．０８以上１未満であること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
本実施形態のＭＯＳＦＥＴのゲート絶縁層１６は、第１の実施形態同様、第１の領域１６ａと、第２の領域１６ｂとを有する。
第１の領域１６ａが酸化シリコン膜、第２の領域１６ｂが酸化アルミニウム膜と酸化シリコン膜との化合物又は酸化アルミニウム膜と酸化シリコン膜との混合物である。第２の領域１６ｂのアルミニウムとシリコンの原子数の和に対するアルミニウムの原子数（以下、Ａｌ／（Ａｌ＋Ｓｉ）とも表記）は、０．０８以上１未満である。
なお、第２の領域１６ｂのＡｌ／（Ａｌ＋Ｓｉ）の値は、ＳＩＭＳによるアルミニウムとシリコンの濃度測定結果から計算により求めることが出来る。
第２の領域１６ｂは、例えば、酸化アルミニウムのターゲットと酸化シリコンのターゲットを用いたスパッタ法により形成される。
第１の領域１６ａと、第２の領域１６ｂとの間に形成される双極子による閾値の変化量は、第２の領域１６ｂのアルミニウムとシリコンの原子数の和に対するアルミニウムの原子数（Ａｌ／（Ａｌ＋Ｓｉ））に依存する。Ａｌ／（Ａｌ＋Ｓｉ）が小さいと、閾値の変化量は小さく、Ａｌ／（Ａｌ＋Ｓｉ）が大きいと閾値の変化量は大きい。
例えば、Ａｌ／（Ａｌ＋Ｓｉ）＝０．０８の場合、閾値電圧は約０．１Ｖ上昇する。Ａｌ／（Ａｌ＋Ｓｉ）＝１の場合は、上述のように、閾値電圧は約１．２Ｖ上昇する。本実施形態のＭＯＳＦＥＴによれば、第２の領域１６ｂのＡｌ／（Ａｌ＋Ｓｉ）を調整することで、ＭＯＳＦＥＴの閾値電圧を最適化することが可能である。
閾値電圧上昇の効果を得る観点から、Ａｌ／（Ａｌ＋Ｓｉ）は、０．０８以上であることが望ましい。
なお、第２の領域１６ｂ中のアルミニウムの濃度分布は、必ずしも、均一な分布でなくても良い。例えば、第２の領域１６ｂ内で、第１の領域１６ａ側からゲート電極１８側に向かってアルミニウムの濃度が上昇する分布であっても構わない。
以上、本実施形態によれば、第１の実施形態同様、高い閾値電圧を有するＭＯＳＦＥＴが実現される。また、第１の実施形態同様、高速なＭＯＳＦＥＴが実現される。また、第１の実施形態同様、特性変動ばらつきの少ないＭＯＳＦＥＴが実現される。また、第１の実施形態同様、製造時の加工が容易なＭＯＳＦＥＴが実現される。更に、ゲート絶縁層１６のＡｌ／（Ａｌ＋Ｓｉ）を調整することで、ＭＯＳＦＥＴの閾値電圧を最適化することが可能である。
（第３の実施形態）
本実施形態の半導体装置は、炭化珪素領域が３Ｃ−ＳｉＣを含む点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については記述を省略する。
本実施形態のＭＯＳＦＥＴのゲート電極１８は、第１の実施形態同様、ｐ型の炭化珪素領域１８ａと、ｎ型又はｐ型のシリコン領域１８ｂとを含む。炭化珪素領域１８ａは、３Ｃ−ＳｉＣを含む。
炭化珪素領域１８ａは、例えば、ｐ型不純物としてアルミニウムを含有するｐ型の３Ｃ−ＳｉＣである。炭化珪素領域１８ａは、多結晶質の３Ｃ−ＳｉＣである。
炭化珪素領域１８ａは、例えば、ＣＶＤ法により、アルミニウムを含む３Ｃ−ＳｉＣ膜を堆積することで形成される。３Ｃ−ＳｉＣ膜は、例えば、１０００℃以上１２００℃以下の温度で堆積する。
１２００℃以下の温度で３Ｃ−ＳｉＣ膜を堆積することにより、３Ｃ−ＳｉＣより高温で安定な３Ｃ−ＳｉＣ以外の結晶形のＳｉＣが出現することを抑制することが可能である。低温にてＳｉＣ膜を成膜すれば、３Ｃ構造が一番安定なポリタイプである。
図１２は、本実施形態の半導体装置の作用及び効果の説明図である。図１２は、第１原理計算による半導体のエネルギーバンド構造の計算結果を示す。
図１２は、シリコン（Ｓｉ）、４Ｈ−ＳｉＣ、３Ｃ−ＳｉＣのエネルギーバンド構造を示す図である。それぞれの材料の真空準位と伝導帯下端（図中Ｅｃ）とのエネルギー差、真空準位と価電子帯上端（図中Ｅｖ）とのエネルギー差、バンドギャップエネルギーを示す。図中、括弧内の数値がバンドギャップエネルギーである。
本実施形態は、炭化珪素領域１８ａにアルミニウムを含むｐ型の３Ｃ−ＳｉＣを適用する。図１２に示すように、第１原理計算により、３Ｃ−ＳｉＣと４Ｈ−ＳｉＣは、価電子帯上端（Ｅｖ）のエネルギーレベルがほぼ一致することが明らかになった。ゲート電極１８の炭化珪素領域１８ａにｐ型の３Ｃ−ＳｉＣを適用した場合も、例えば、ｎ型のシリコンをゲート電極にする場合と比較して、２．８３Ｖ閾値電圧を高くすることが可能である。
ＳｉＣのゲート電極にアルミニウムを含有させる場合、アルミニウムを活性化させる際の高温の熱処理によるゲート絶縁膜の特性劣化が懸念される。例えば、４Ｈ−ＳｉＣにアルミニウムを導入して活性化する場合、１６００℃以上の熱処理を行うことが望ましい。酸化シリコン膜などの絶縁膜は、１４００℃を超える熱処理を通すと、特性劣化の恐れがある。
３Ｃ−ＳｉＣは、４Ｈ−ＳｉＣや６Ｈ−ＳｉＣ等の結晶形よりも低温で安定な結晶形である。３Ｃ−ＳｉＣは、最高到達温度が１２００℃以下の低温で結晶形成、アルミニウムの活性化が可能である。
本実施形態では、低温形成可能な３Ｃ−ＳｉＣをゲート電極１８に適用する。これにより、ゲート電極１８の形成時のゲート絶縁層１６の特性劣化が抑制される。よって、信頼性の向上したＭＯＳＦＥＴが実現できる。
炭化珪素領域１８ａ中に存在するＳｉＣが、実質的に全て３Ｃ−ＳｉＣであることが望ましい。例えば、ＸＲＤ法により、３Ｃ−ＳｉＣ以外の結晶形の結晶面に起因する回折ピークがノイズレベル以下であれば、実質的に３Ｃ−ＳｉＣ以外の結晶形が存在しないと判定する。
炭化珪素領域１８ａ中に存在するＳｉＣのうち、３Ｃ−ＳｉＣの占める体積割合が、９０％以上であることが望ましい。例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）で取得された画像内で、３Ｃ−ＳｉＣである結晶粒の占有面積をカウントすることで、３Ｃ−ＳｉＣの占める体積割合が、９０％以上であるか否かを判定することが可能である。
炭化珪素領域１８ａ中に存在するＳｉＣのうち、３Ｃ−ＳｉＣの占める体積が、４Ｈ−ＳｉＣの占める体積よりも大きいことが望ましい。例えば、ＴＥＭで取得された画像内で、３Ｃ−ＳｉＣである結晶粒の占有面積と、４Ｈ−ＳｉＣである結晶粒の占有面積と、をカウントすることで、３Ｃ−ＳｉＣの占める体積が、４Ｈ−ＳｉＣの占める体積よりも大きいか否かを判定できる。
炭化珪素領域１８ａ中に存在するＳｉＣのうち、３Ｃ−ＳｉＣの占める体積割合が、９０％以上であることが望ましい。更に、ゲート電極１８中に存在するＳｉＣが、実質的に全て３Ｃ−ＳｉＣであることが望ましい。４Ｈ−ＳｉＣ等、その他の結晶形が混在すると、ゲート電極１８の抵抗が増大する恐れがある。抵抗の増大は、異なる結晶形の境界部が高抵抗になるためと考えられる。
炭化珪素領域１８ａ中のｐ型不純物の濃度は、炭化珪素領域１８ａの３Ｃ−ＳｉＣを金属化させる観点から、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。１×１０２１ｃｍ−３以上であることが更に望ましい。
以上、本実施形態によれば、第１の実施形態同様、高い閾値電圧を有するＭＯＳＦＥＴが実現される。また、第１の実施形態同様、高速なＭＯＳＦＥＴが実現される。また、第１の実施形態同様、特性変動ばらつきの少ないＭＯＳＦＥＴが実現される。また、第１の実施形態同様、製造時の加工が容易なＭＯＳＦＥＴが実現される。更に、ゲート絶縁層１６の形成後の熱処理温度を低減し、信頼性の向上したＭＯＳＦＥＴが実現できる。
（第４の実施形態）
本実施形態の半導体装置は、炭化珪素層とゲート絶縁層との間に位置し、バリウム（Ｂａ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、及び、イットリウム（Ｙ）から成る群の少なくとも一つの元素の酸化物を含む酸化物層を、更に備える点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については記述を省略する。
図１３は、本実施形態の半導体装置の模式断面図である。ＭＯＳＦＥＴ２００はＤＩＭＯＳＦＥＴである。ＭＯＳＦＥＴ２００は、電子をキャリアとするｎ型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ２００は、ＳｉＣ層（炭化珪素層）１０とゲート絶縁層１６との間に、酸化物層５０を備える。酸化物層５０は、バリウム、ストロンチウム、ランタン、及び、イットリウムから成る群の少なくとも一つの元素の酸化物を含む。以下、酸化物層５０が酸化バリウム膜である場合を例に説明する。
また、以下、ゲート絶縁層１６の第１の領域１６ａが酸化シリコン膜、第２の領域１６ｂが酸化アルミニウム膜である場合を例に説明する。
図１４は、本実施形態の半導体装置の作用及び効果の説明図である。図１０は、ＳｉＣ層、ゲート絶縁層、ゲート電極のバンド図である。
図１４（ａ）は、ゲート絶縁層が酸化シリコン（図中ＳｉＯ２）膜の単膜の場合である。図１４（ｂ）は、本実施形態のように、ゲート絶縁層１６が酸化シリコン膜と酸化アルミニウム膜の積層膜であり、ＳｉＣ層１０とゲート絶縁層１６の間に酸化バリウム膜（図中、ＢａＯ）がある場合である。
図１４（ｂ）に示すように、酸化シリコン膜と酸化アルミニウム膜とが接すると、その間に、双極子が形成される。形成される双極子は、酸化シリコン膜側に負の電荷、酸化アルミニウム側に正の電荷を備える。
また、図１４（ｂ）に示すように、酸化バリウム膜と酸化シリコン膜とが接すると、その間に、双極子が形成される。形成される双極子は、酸化バリウム膜側に負の電荷、酸化シリコン膜側に正の電荷を備える。
図１４（ｂ）に示すように、形成される２つの双極子の作用により、ゲート電極の仕事関数（図中φｍ）が、見かけ上、ゲート絶縁層が酸化シリコン膜の単膜の場合に比較して大きくなる。具体的には、酸化シリコン膜と酸化アルミニウム膜との間の双極子により約１．２Ｖ、酸化バリウム膜と酸化シリコン膜との間の双極子で約０．４Ｖ、大きくなる。
したがって、例えば、ゲート絶縁層が酸化シリコン膜の単膜の場合に比べて、ＭＯＳＦＥＴ２００の閾値電圧が約１．６Ｖ（１．２Ｖ＋０．４Ｖ）高くなる。また、例えば、ゲート絶縁層が酸化シリコン膜の単膜で、ゲート電極がｎ型のシリコンである場合に比べて、約４．４１Ｖ（＝２．８１Ｖ＋１．２Ｖ＋０．４Ｖ）高くなる。
なお、酸化物層５０は、バリウム以外の、ストロンチウム、ランタン、又は、イットリウムの酸化物を含む場合も、同様に双極子が形成され、ＭＯＳＦＥＴ２００の閾値電圧が高くなる。
以上、本実施形態によれば、第１の実施形態同様、高い閾値電圧を有するＭＯＳＦＥＴ２００が実現される。また、第１の実施形態同様、高速なＭＯＳＦＥＴ２００が実現される。また、第１の実施形態同様、特性変動ばらつきの少ないＭＯＳＦＥＴ２００が実現される。また、第１の実施形態同様、製造時の加工が容易なＭＯＳＦＥＴ２００が実現される。更に、酸化物層５０を備えることで、更に、高い閾値電圧を有するＭＯＳＦＥＴ２００が実現される。
（第５の実施形態）
本実施形態の半導体装置は、トレンチゲート構造のＭＯＳＦＥＴである点で第１の実施形態と異なる。第１の実施形態と重複する内容については記述を省略する。
図１５は、本実施形態の半導体装置の模式断面図である。このＭＯＳＦＥＴ３００は、ゲート電極がトレンチ内に設けられたトレンチゲート構造のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ３００は、ＳｉＣ層１０、ソース電極１２、ドレイン電極１４、ゲート絶縁層１６、ゲート電極１８、層間絶縁膜２０を備えている。ＳｉＣ層１０は、ドレイン領域２２、ドリフト領域２４、ウェル領域２６、ソース領域３０、ウェルコンタクト領域３２を備えている。
ゲート絶縁層１６及びゲート電極１８は、ＳｉＣ層１０に設けられたトレンチ６０内に形成されている。
本実施形態によれば、第１の実施形態同様、高い閾値電圧を有するＭＯＳＦＥＴ３００が実現される。また、第１の実施形態同様、高速なＭＯＳＦＥＴ３００が実現される。また、第１の実施形態同様、特性変動ばらつきの少ないＭＯＳＦＥＴ３００が実現される。また、第１の実施形態同様、製造時の加工が容易なＭＯＳＦＥＴ３００が実現される。更に、トレンチゲート構造とすることにより、オン電流の大きい、ＭＯＳＦＥＴ３００が実現される。
（第６の実施形態）
本実施形態の半導体装置は、ＩＧＢＴ（Ｉｎｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である点で第１の実施形態と異なる。第１の実施形態と重複する内容については記述を省略する。
図１６は、本実施形態の半導体装置の模式断面図である。
ＩＧＢＴ４００は、ＳｉＣ層１１０、エミッタ電極１１２、コレクタ電極１１４、ゲート絶縁層１６、ゲート電極１８、層間絶縁膜２０を備えている。ＳｉＣ層１１０は、コレクタ領域１２２、ドリフト領域１２４、ベース領域１２６、エミッタ領域１３０、ベースコンタクト領域１３２を備えている。
ＳｉＣ層１１０は、例えば、４Ｈ−ＳｉＣである。
ＳｉＣ層１１０は、第１の面と第２の面を有する。図１５においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。以下、第１の面を表面、第２の面を裏面と称する。
以下、第１の面が（０００１）面に対し０度以上８度以下傾斜した面、第２の面が（０００−１）面に対し０度以上８度以下傾斜した面である場合を例に説明する。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
コレクタ領域１２２は、ｐ型のＳｉＣである。コレクタ領域１２２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。コレクタ領域１２２のｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
コレクタ電極１１４とコレクタ領域１２２との間のコンタクト抵抗を低減する観点から、コレクタ領域１２２の第２の面におけるｐ型不純物の濃度は、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
ドリフト領域１２４は、コレクタ領域１２２上に設けられる。ドリフト領域１２４は、例えば、コレクタ領域１２２上にエピタキシャル成長により形成されたｎ−型のＳｉＣである。ドリフト領域１２４の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ドリフト領域１２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域１２４のｎ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。
ベース領域１２６は、ドリフト領域１２４上に設けられる。ベース領域１２６は、ｐ型のＳｉＣである。ベース領域１２６は、ＩＧＢＴ４００のチャネル領域として機能する。
ベース領域１２６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ベース領域１２６のｐ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下である。ベース領域１２６の深さは、例えば、０．４μｍ以上０．８μｍ以下である。
エミッタ領域１３０は、ベース領域１２６内に設けられる。エミッタ領域１３０は、ｎ＋型のＳｉＣである。エミッタ領域１３０は、例えば、窒素（Ｎ）をｎ型不純物として含む。エミッタ領域１３０のｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
エミッタ電極１１２とエミッタ領域１３０との間のコンタクト抵抗を低減する観点から、エミッタ領域１３０の第１の面におけるｎ型不純物の濃度は、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
エミッタ領域１３０の深さは、ベース領域１２６の深さよりも浅く、例えば、０．２μｍ以上０．４μｍ以下である。
ベースコンタクト領域１３２は、ベース領域１２６内に設けられる。ベースコンタクト領域１３２は、エミッタ領域１３０の側方に設けられる。
ベースコンタクト領域１３２は、ｐ＋型のＳｉＣである。ベースコンタクト領域１３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ベースコンタクト領域１３２のｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ベースコンタクト領域１３２の深さは、ベース領域１２６の深さよりも浅く、例えば、０．２μｍ以上０．４μｍ以下である。
ゲート絶縁層１６は、ＳｉＣ層１１０とゲート電極１８との間に設けられる。ゲート絶縁層１６は、ソース領域３０、ウェル領域２６、及び、ドリフト領域２４上に形成される。ゲート絶縁層１６は、ソース領域３０、ウェル領域２６、及び、ドリフト領域２４と、ゲート電極１８との間に設けられる。
ゲート絶縁層１６の厚さは、例えば、５０ｎｍ以上１００ｎｍ以下である。
ゲート絶縁層１６は、第１の領域１６ａと、第２の領域１６ｂとを有する。第１の領域１６ａは、ＳｉＣ層１１０上にＳｉＣ層１１０に接して設けられる。第２の領域１６ｂは、第１の領域１６ａとゲート電極１８との間に設けられる。第２の領域１６ｂは、ゲート電極１８に接する。
ゲート電極１８は、ゲート絶縁層１６上に設けられる。ゲート電極１８は、ｐ型の炭化珪素領域１８ａと、ｎ型又はｐ型のシリコン領域１８ｂとを含む。炭化珪素領域１８ａは、ゲート絶縁層１６とシリコン領域１８ｂとの間に挟まれる。
層間絶縁膜２０は、ゲート電極１８上に設けられる。層間絶縁膜２０は、例えば、酸化シリコン膜である。
ゲート電極１８下のエミッタ領域１３０とドリフト領域１２４とに挟まれるベース領域１２６が、ＩＧＢＴ４００のチャネル領域として機能する。
エミッタ電極１１２は、ＳｉＣ層１１０の表面に設けられる。エミッタ電極１１２は、エミッタ領域１３０とベースコンタクト領域１３２とに電気的に接続される。エミッタ電極１１２は、ベース領域１２６に電位を与える機能も備える。
エミッタ電極１１２は、金属である。エミッタ電極１１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。エミッタ電極１１２を形成する金属は、ＳｉＣ層１１０と反応して金属シリサイドや金属カーバイドを形成しても構わない。
コレクタ電極１１４は、ＳｉＣ層１１０の裏面に設けられる。コレクタ電極１１４は、コレクタ領域１２２と電気的に接続される。
コレクタ電極１１４は、金属である。コレクタ電極１１４を形成する金属は、例えば、チタンアルミ合金である。
本実施形態によれば、第１の実施形態同様の作用により、高い閾値電圧を有するＩＧＢＴ４００が実現される。また、第１の実施形態同様、高速なＩＧＢＴ４００が実現される。また、第１の実施形態同様、特性変動ばらつきの少ないＩＧＢＴ４００が実現される。また、第１の実施形態同様、製造時の加工が容易なＩＧＢＴ４００が実現される。
（第７の実施形態）
本実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備える駆動装置である。
図１７は、本実施形態の駆動装置の模式図である。駆動装置５００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置５００の特性が向上する。
（第８の実施形態）
本実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１８は、本実施形態の車両の模式図である。本実施形態の車両６００は、鉄道車両である。車両６００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両６００の車輪９０が回転する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両６００の特性が向上する。
（第９の実施形態）
本実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１９は、本実施形態の車両の模式図である。本実施形態の車両７００は、自動車である。車両７００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両７００の車輪９０が回転する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両７００の特性が向上する。
（第１０の実施形態）
本実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図２０は、本実施形態の昇降機（エレベータ）の模式図である。本実施形態の昇降機８００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機８００の特性が向上する。
第３の実施形態では、ゲート電極１８の炭化珪素領域１８ａの形成において、３Ｃ−ＳｉＣをＣＶＤ法で形成する方法を例示した。炭化珪素領域１８ａは、例えば、アルミニウムを含むＳｉＣのターゲットを用いたスパッタと、１２００℃以下での結晶化アニールで形成することも可能である。また、炭化珪素領域１８ａは、ＣＶＤ法で堆積した３Ｃ−ＳｉＣへのアルミニウムのイオン注入と、１２００℃以下の活性化アニールで形成することも可能である。
第１乃至第６の実施形態では、ＳｉＣ層として４Ｈ−ＳｉＣの場合を例示したが、３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣ等、その他の結晶形を用いることも可能である。高耐圧のデバイスを実現する観点からは、バンドギャップエネルギーの大きい４Ｈ−ＳｉＣをＳｉＣ層として適用することが望ましい。また、閾値電圧を高くする観点からは、バンドギャップエネルギーの大きい４Ｈ−ＳｉＣをＳｉＣ層として適用することが望ましい。
第１乃至第６の実施形態では、ＳｉＣのｎ型不純物として窒素（Ｎ）を例示したが、窒素（Ｎ）にかえて、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。
また、第８乃至第１０の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ＳｉＣ層（炭化珪素層）
１６ ゲート絶縁層
１６ａ 第１の領域
１６ｂ 第２の領域
１８ ゲート電極
１８ａ 炭化珪素領域
１８ｂ シリコン領域
５０ 酸化物層
１００ ＭＯＳＦＥＴ（半導体装置）
１５０ インバータ回路
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
４００ ＩＧＢＴ（半導体装置）
５００ 駆動装置
６００ 車両
７００ 車両
８００ 昇降機

Claims (14)

  1. 炭化珪素層と、
    アルミニウムを含有するｐ型の炭化珪素領域を含むゲート電極と、
    酸化シリコン又は酸窒化シリコンを含む第１の領域と、前記第１の領域と前記ゲート電極との間に位置しアルミニウムを含有する酸化物を含む第２の領域とを有し、前記炭化珪素層と前記ゲート電極との間に位置するゲート絶縁層と、
    を備える半導体装置。
  2. 前記炭化珪素領域のアルミニウム濃度が１×１０１９ｃｍ−３以上である請求項１記載の半導体装置。
  3. 前記炭化珪素領域の厚さが１０ｎｍ以上３０ｎｍ以下である請求項１又は請求項２記載の半導体装置。
  4. 前記第２の領域がシリコンを含有し、アルミニウムの原子数とシリコンの原子数の和に対するアルミニウムの原子数が、０．０８以上である請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 前記ゲート電極が、前記ゲート絶縁層との間に前記炭化珪素領域を挟み、前記炭化珪素領域よりも厚さの厚いｎ型又はｐ型のシリコン領域を有する請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 前記炭化珪素領域は３Ｃ−ＳｉＣを含む請求項１乃至請求項５いずれか一項記載の半導体装置。
  7. 前記炭化珪素領域中の３Ｃ−ＳｉＣの体積が、前記炭化珪素領域中の４Ｈ−ＳｉＣの体積よりも大きい請求項６記載の半導体装置。
  8. 前記炭化珪素層と前記ゲート絶縁層との間に位置し、バリウム、ストロンチウム、ランタン、及び、イットリウムから成る群の少なくとも一つの元素の酸化物を含む酸化物層を、更に備える請求項１乃至請求項７いずれか一項記載の半導体装置。
  9. 前記炭化珪素層は４Ｈ−ＳｉＣである請求項１乃至請求項８いずれか一項記載の半導体装置。
  10. 前記炭化珪素層がアルミニウムを含有するｐ型である請求項１乃至請求項９いずれか一項記載の半導体装置。
  11. 請求項１乃至請求項１０いずれか一項記載の半導体装置を備えるインバータ回路。
  12. 請求項１乃至請求項１０いずれか一項記載の半導体装置を備える駆動装置。
  13. 請求項１乃至請求項１０いずれか一項記載の半導体装置を備える車両。
  14. 請求項１乃至請求項１０いずれか一項記載の半導体装置を備える昇降機。


JP2016118566A 2016-06-15 2016-06-15 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 Active JP6606020B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016118566A JP6606020B2 (ja) 2016-06-15 2016-06-15 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US15/440,389 US20170365664A1 (en) 2016-06-15 2017-02-23 Semiconductor device, inverter circuit, driving device, vehicle, and elevator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016118566A JP6606020B2 (ja) 2016-06-15 2016-06-15 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Publications (2)

Publication Number Publication Date
JP2017224700A true JP2017224700A (ja) 2017-12-21
JP6606020B2 JP6606020B2 (ja) 2019-11-13

Family

ID=60659757

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016118566A Active JP6606020B2 (ja) 2016-06-15 2016-06-15 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Country Status (2)

Country Link
US (1) US20170365664A1 (ja)
JP (1) JP6606020B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6862384B2 (ja) * 2018-03-21 2021-04-21 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US11563101B2 (en) * 2020-07-07 2023-01-24 Wolfspeed, Inc. Power semiconductor devices having multilayer gate dielectric layers that include an etch stop/field control layer and methods of forming such devices

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007035736A (ja) * 2005-07-25 2007-02-08 Matsushita Electric Ind Co Ltd 半導体装置および電気機器
JP2009524239A (ja) * 2006-01-20 2009-06-25 インターナショナル・ビジネス・マシーンズ・コーポレーション 金属不純物の導入による導電性電極の仕事関数を変更する方法（およびその半導体構造体）
JP2011100967A (ja) * 2009-07-21 2011-05-19 Rohm Co Ltd 半導体装置
JP2011151366A (ja) * 2009-12-26 2011-08-04 Canon Anelva Corp 誘電体膜の製造方法
WO2012131898A1 (ja) * 2011-03-29 2012-10-04 株式会社日立製作所 炭化珪素半導体装置
JP2014067754A (ja) * 2012-09-24 2014-04-17 Toshiba Corp 半導体装置及びその製造方法
JP2014523131A (ja) * 2011-06-27 2014-09-08 クリー インコーポレイテッド チャンネル移動度を増加させた半導体デバイスを製造するためのウェット・ケミストリー・プロセス
WO2015008385A1 (ja) * 2013-07-19 2015-01-22 株式会社日立パワーデバイス パワーモジュール
JP2016048758A (ja) * 2014-08-28 2016-04-07 三菱電機株式会社 半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5279312B2 (ja) * 2008-03-28 2013-09-04 株式会社東芝 半導体装置、及び半導体装置の製造方法
CN102822479B (zh) * 2010-04-07 2015-07-01 丰田自动车株式会社 车辆的控制装置
US8901537B2 (en) * 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
JP6359401B2 (ja) * 2014-09-24 2018-07-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007035736A (ja) * 2005-07-25 2007-02-08 Matsushita Electric Ind Co Ltd 半導体装置および電気機器
JP2009524239A (ja) * 2006-01-20 2009-06-25 インターナショナル・ビジネス・マシーンズ・コーポレーション 金属不純物の導入による導電性電極の仕事関数を変更する方法（およびその半導体構造体）
JP2011100967A (ja) * 2009-07-21 2011-05-19 Rohm Co Ltd 半導体装置
JP2011151366A (ja) * 2009-12-26 2011-08-04 Canon Anelva Corp 誘電体膜の製造方法
WO2012131898A1 (ja) * 2011-03-29 2012-10-04 株式会社日立製作所 炭化珪素半導体装置
JP2014523131A (ja) * 2011-06-27 2014-09-08 クリー インコーポレイテッド チャンネル移動度を増加させた半導体デバイスを製造するためのウェット・ケミストリー・プロセス
JP2014067754A (ja) * 2012-09-24 2014-04-17 Toshiba Corp 半導体装置及びその製造方法
WO2015008385A1 (ja) * 2013-07-19 2015-01-22 株式会社日立パワーデバイス パワーモジュール
JP2016048758A (ja) * 2014-08-28 2016-04-07 三菱電機株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20170365664A1 (en) 2017-12-21
JP6606020B2 (ja) 2019-11-13

Similar Documents

Publication Publication Date Title
JP6478884B2 (ja) 半導体装置
JP6168945B2 (ja) 半導体装置およびその製造方法
JP5920684B2 (ja) 半導体装置
US9755064B2 (en) Semiconductor device and method for manufacturing the same
JP6689423B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US20190198634A1 (en) Semiconductor device
US9748343B2 (en) Semiconductor device
US9673315B2 (en) Semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP2016157762A (ja) 半導体装置及びその製造方法
US9685551B2 (en) Semiconductor device and inverter circuit
JP6552950B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US20140284623A1 (en) Semiconductor device and method of manufacturing the same
EP2908347A1 (en) Semiconductor device and method of manufacturing the same
US11276758B2 (en) Semiconductor device, inverter circuit, driving device, vehicle, and elevator having a reduced on-resistance with a silicon carbide layer
US20180286953A1 (en) Semiconductor device, inverter circuir, and vehicle
JP6526528B2 (ja) 半導体装置
US9679971B2 (en) Semiconductor device
JP2020109792A (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP6606020B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US11424327B2 (en) Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
CN108417633B (zh) 半导体装置、半导体装置的制造方法、逆变器电路、驱动装置、车辆以及升降机
JP6367434B2 (ja) 半導体装置およびその製造方法
JP6584881B2 (ja) 半導体装置
JP7005847B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US20230092391A1 (en) Semiconductor device and semiconductor device manufacturing method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180905

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190417

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190507

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190610

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190917

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191017

R151 Written notification of patent or utility model registration

Ref document number: 6606020

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151