JP2014067754A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】低いオン抵抗及び高いアバランシェ耐圧を図る半導体装置及びその製造方法を提供すること。
【解決手段】実施形態に係る半導体装置は、第１導電形第１半導体領域、第２導電形の第２半導体領域、第１導電形の第３半導体領域、第１電極、第１コンタクト領域及び第２コンタクト領域を含む。第２半導体領域は、第１半導体領域の上に設けられる。第３半導体領域は、第２半導体領域の上に設けられる。第１電極は、第１部分と、第２部分と、を有する。第１部分は、第１半導体領域から第２半導体領域に向かう第１方向に延在する。第２部分は、第１部分と接し第３半導体領域の上に設けられる。第１コンタクト領域は、第１部分と第２半導体領域との間に設けられ、第１電極と第２半導体領域とを電気的に接続する。
【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
低損失かつ高温動作可能な半導体装置として、例えば炭化珪素（ＳｉＣ）を用いたデバイスが注目されている。炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。このような半導体装置においては、電気回路等と接続するための電極をオーミック接触させることが望まれる。電極を良好にオーミック接触させることで、低いオン抵抗、優れたウェル電位制御による高いアバランシェ耐圧が得られる。
特開２０１０−１７１４１７号公報
本発明の実施形態は、低いオン抵抗及び高いアバランシェ耐圧を図る半導体装置及びその製造方法を提供する。
実施形態に係る半導体装置は、第１半導体領域、第２半導体領域、第３半導体領域、第１電極及び第１コンタクト領域を含む。
前記第１半導体領域の導電形は、第１導電形である。
前記第２半導体領域の導電形は、第２導電形である。前記第２半導体領域は、前記第１半導体領域の上に設けられる。
前記第３半導体領域の導電形は、第１導電形である。前記第３半導体領域は、前記第２半導体領域の上に設けられる。
前記第１電極は、第１部分と、第２部分と、を有する。前記第１部分は、前記第１半導体領域から前記第２半導体領域に向かう第１方向に延在する。前記第２部分は、前記第１部分と接し前記第３半導体領域の上に設けられる。
前記第１コンタクト領域は、前記第１部分と前記第２半導体領域との間に設けられる。前記第１コンタクト領域は、前記第１電極と前記第２半導体領域とを電気的に接続する。
第１の実施形態に係る半導体装置の構成を例示する模式図である。 半導体装置の製造方法の手順を例示するフローチャートである。 半導体装置の製造方法について例示する模式的断面図である。 半導体装置の製造方法について例示する模式的断面図である。 半導体装置の製造方法について例示する模式的断面図である。 半導体装置の製造方法について例示する模式的断面図である。 半導体装置の製造方法について例示する模式的断面図である。 第２の実施形態に係る半導体装置の構成を例示する模式図である。 第３の実施形態に係る半導体装置の構成を例示する模式図である。 第４の実施形態に係る半導体装置の構成を例示する模式図である。 半導体装置の製造方法の手順を例示するフローチャートである。 半導体装置の製造方法について例示する模式的断面図である。 半導体装置の製造方法について例示する模式的断面図である。 半導体装置の製造方法について例示する模式的断面図である。 半導体装置の製造方法について例示する模式的断面図である。 半導体装置の製造方法について例示する模式的断面図である。 第５の実施形態に係る半導体装置の構成を例示する模式図である。 第６の実施形態に係る半導体装置の構成を例示する模式図である。
以下、本発明の実施形態を図に基づき説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ−はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
以下の説明では、一例として、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式図である。
図１に表したように、第１の実施形態に係る半導体装置１１０は、第１半導体領域１と、第２半導体領域２と、第３半導体領域３と、第１電極Ｄ１と、第１コンタクト領域４と、第２コンタクト領域５と、を備える。半導体装置１１０は、例えばＤＩＭＯＳＦＥＴ（Double Implantation MOSFET）である。本実施形態では、第１半導体領域１、第２半導体領域２及び第３半導体領域３として、ＳｉＣを用いる場合を例として説明する。
第１半導体領域１は、第１導電形の半導体領域である。第１半導体領域１は、ＤＩＭＯＳＦＥＴのドリフト領域である。
第２半導体領域２は、第１半導体領域１の上に設けられる。第２半導体領域２は、第２導電形の半導体領域である。第２半導体領域２は、ＤＩＭＯＳＦＥＴのｐウェル領域である。
本実施形態では、第１半導体領域１から第２半導体領域２に向かう方向をＺ方向（第１方向）、Ｚ方向に直交する方向の１つをＸ方向（第２方向）、Ｚ方向及びＸ方向に直交する方向をＹ方向（第２方向）とする。また、Ｚ方向において第１半導体領域１から第２半導体領域２に向かう方向を上（上側）、その反対を下（下側）ということにする。
第３半導体領域３は、第２半導体領域２の上に設けられる。第３半導体領域３は、第１導電形の半導体領域である。第３半導体領域３は、ＤＩＭＯＳＦＥＴの例えばソース領域である。
構造体ＳＴは、第１半導体領域１、第２半導体領域２及び第３半導体領域３によって構成される領域である。
構造体ＳＴは、Ｚ方向に第１半導体領域１、第２半導体領域２及び第３半導体領域３がこの順で配置される部分を含む。構造体ＳＴの上側の部分では、Ｘ方向に第１半導体領域１、第２半導体領域２及び第３半導体領域３がこの順で配置される。構造体ＳＴの上側の部分では、第１半導体領域１と第３半導体領域３との間に第２半導体領域２が配置される。
第１電極Ｄ１は、第１部分１１と、第２部分１２と、を有する。第１部分１１は、Ｚ方向に延在した部分である。第２部分１２は、第１部分１１と接し第３半導体領域３の上に設けられる。第１部分１１は、構造体ＳＴの上面から下側に延在する。第２部分１２は、構造体ＳＴの上面から上側に設けられる。
第２部分１２のＸ方向の幅は、第１部分１１のＸ方向の幅よりも広い。第１部分１１は、第２部分１２の下面から下側に向けて突出する。第１部分１１の下端１１ｂは、第３半導体領域３の下端３ｂよりも下に位置する。第１部分１１の下端１１ｂは、第２半導体領域２の下端２ｂよりも上に位置する。
第１コンタクト領域４は、第１部分１１と第２半導体領域２との間に設けられる。第１コンタクト領域４は、第１電極Ｄ１と第２半導体領域２とを電気的に接続する。本実施形態では、構造体ＳＴに、上面から第２半導体領域２の途中まで第１コンタクト領域４が形成されている。
第１コンタクト領域４にはトレンチＴが設けられる。第１コンタクト領域４は、ＸＺ平面の断面においてＵ字型に設けられる。第１電極Ｄ１の第１部分１１は、トレンチＴに埋め込まれている。第１部分１１は、第１コンタクト領域４を介して第２半導体領域２とオーミック接触する。
半導体装置１１０は、第２コンタクト領域５をさらに備える。第２コンタクト領域５は、第２部分１２と第３半導体領域３との間に設けられる。第２コンタクト領域５は、第１電極Ｄ１と第３半導体領域３とを電気的に接続する。第２コンタクト領域５は、構造体ＳＴの上面側の一部と一体的に設けられていても、別体に設けられていてもよい。
第１電極Ｄ１の第２部分１２は、第２コンタクト領域５の上に設けられ、第２コンタクト領域５と接する。第２部分１２は、第２コンタクト領域５を介して第３半導体領域３とオーミック接触する。
半導体装置１１０は、絶縁膜８と、制御電極９と、第２電極Ｄ２と、をさらに備える。絶縁膜８は、第１半導体領域１、第２半導体領域２及び第３半導体領域３の上に設けられる。
絶縁膜８は、第１半導体領域１、第２半導体領域２及び第３半導体領域３の上に設けられる。絶縁膜８は、ＤＩＭＯＳＦＥＴの例えばゲート絶縁膜である。制御電極９は、絶縁膜８の上に設けられる。制御電極９は、ＤＩＭＯＳＦＥＴのゲート電極である。第２電極Ｄ２は、基板Ｓの下側に設けられる。第２電極Ｄ２は、ＤＩＭＯＳＦＥＴの例えばドレイン電極である。
ここで、半導体装置１１０の動作について説明する。
第２電極Ｄ２に、第１電極Ｄ１に対して正の電圧が印加された状態で、制御電極９に閾値以上の電圧が印加されると、第２半導体領域２における絶縁膜８との界面付近に反転層（チャネル）が形成される。これにより、半導体装置１１０はオン状態になり、第２電極Ｄ２から第１電極Ｄ１へ電流が流れる。
一方、制御電極９に印加される電圧が閾値よりも小さいと、チャネルが消失する。これにより、半導体装置１１０はオフ状態になって、第２電極Ｄ２から第１電極Ｄ１へ流れる電流が遮断される。また、半導体装置１１０がオフ状態のときに、第２半導体領域２内のホール（正孔）が第１コンタクト領域４から第１電極Ｄ１に流れる。これにより、半導体装置１１０のアバランシェ耐量が向上する。
本実施形態に係る半導体装置１１０において、第１コンタクト領域４は、第１電極Ｄ１と第２半導体領域２との良好なオーミック接触を得るための領域である。また、第２コンタクト領域５は、第１電極Ｄ１と第３半導体領域３との良好なオーミック接触を得るための領域である。第１コンタクト領域４及び第２コンタクト領域５によって、半導体装置１１０では、第１電極Ｄ１と第２半導体領域２との間、及び第１電極Ｄ１と第３半導体領域３との間、の良好なオーミック接触が得られる。
また、第１コンタクト領域４は、Ｘ方向、Ｙ方向及びＺ方向で第２半導体領域２と接する。したがって、第１電極Ｄ１が平面で第２半導体領域２と接する場合に比べて、第１電極Ｄ１と第２半導体領域２との接触面積が増加する。これにより、オフ状態のときに第２半導体領域２内で発生したホールが、第１コンタクト領域４から第１電極Ｄ１に効率良く排出される。半導体装置１１０では、第１コンタクト領域４を備えていない半導体装置に比べてアバランシェ耐量が向上する。
次に、半導体装置１１０の具体例について説明する。
第１半導体領域１は、ｎ形の４Ｈ−ＳｉＣを含む。第１半導体領域１は、例えば基板Ｓの上に設けられる。基板Ｓは、例えば六方晶４Ｈ−ＳｉＣを含む。基板Ｓは、不純物濃度１×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下程度のｎ形不純物を含む。
第１半導体領域１は、ｎ−形の４Ｈ−ＳｉＣを含む。第１半導体領域１は、不純物濃度１×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下程度のｎ形不純物を含む。ｎ形不純物には、例えば窒素（Ｎ）やリン（Ｐ）が用いられる。第１半導体領域１の厚さは、５マイクロメートル（μｍ）以上１５μｍ以下程度である。
基板Ｓの下面には、第２電極Ｄ２が設けられる。第２電極Ｄ２には、例えばニッケル（Ｎｉ）シリサイドが用いられる。
第２半導体領域２は、ｐ形の４Ｈ−ＳｉＣを含む。第２半導体領域２は、不純物濃度５×１０１６ｃｍ−３以上２×１０１８ｃｍ−３以下程度のｐ形不純物を含む。第２半導体領域２の厚さは、０．１μｍ以上１．５μｍ以下程度が好ましい。
第３半導体領域３は、ｎ＋形の４Ｈ−ＳｉＣを含む。第３半導体領域３に含まれる不純物は、例えば窒素（Ｎ）及び燐（Ｐ）の少なくともいずれかである。第３半導体領域３の不純物濃度は、５×１０１９ｃｍ−３以上３×１０２１ｃｍ−３以下が好ましい。
第１コンタクト領域４は、第３半導体領域３及び第２半導体領域２と接する。第１コンタクト領域４の下側部分は第２半導体領域２に覆われ、第２半導体領域２と接する。第１コンタクト領域４の上側部分は第３半導体領域３と接する。第１コンタクト領域４の厚さは、０．０５μｍ以上１．０μｍ以下である。第１コンタクト領域４の下端４ｂは、第２半導体領域２の下端よりも上である。
第１コンタクト領域４に含まれる不純物は、例えばボロン（Ｂ）及びアルミニウム（Ａｌ）の少なくともいずれかである。第１コンタクト領域４の不純物濃度は、第２半導体領域２の不純物濃度よりも高い。第１コンタクト領域４の不純物濃度は、１×１０１９ｃｍ−３以上３×１０２１ｃｍ−３以下が好ましい。
第２コンタクト領域５は、例えばＮｉシリサイドを含む。第２コンタクト領域５の厚さは、例えば、５ナノメートル（ｎｍ）以上２００ｎｍ以下程度である。第２コンタクト領域５の下端は、第３半導体領域３の下端よりも上である。
第２コンタクト領域５の厚さを厚くし、第３半導体領域３の厚さを薄くすると、第２コンタクト領域５の下方の第３半導体領域３のシート抵抗が増大し、デバイスの特性が劣化しやすい。第２コンタクト領域５の厚さが薄いと、熱的安定性の低下によって均一な膜構造を安定的に形成しにくくなる。したがって、第２コンタクト領域５の厚さは、１０ｎｍ以上が好ましく、より好ましくは２０ｎｍ以上である。
第２コンタクト領域５の厚さが１０ｎｍよりも薄いと、シリサイド化を行う際の６００℃以上の熱処理工程においてＮｉシリサイド膜の凝集が生じやすい。これによる歩留まりの低下、シート抵抗値の上昇に伴うデバイス性能の劣化が発生しやすい。
第２コンタクト領域５は、高濃度の炭素（Ｃ）を含む。第２コンタクト領域５の最表面のＣ組成は約２０パーセント（％）以下が好ましい。これにより、第２コンタクト領域５と第１電極Ｄ１との密着性が確保される。また、後工程及び高温でのデバイス動作中における膜剥がれが抑制される。また、良好なデバイス特性が確保される。
第２コンタクト領域５に含まれるＣの組成を調整するには、例えば、第２コンタクト領域５になる例えばＮｉシリサイドを形成する際、チタン（Ｔｉ）等のＣを吸収する層を積層する。その他の調整法としては、第２コンタクト領域５になる例えばＮｉシリサイドの層の表面に析出したＣの層をアルゴン（Ａｒ）エッチングなどの方法により物理的に除去してもよい。
第１コンタクト領域４及び第２コンタクト領域５にはＺ方向にトレンチＴが形成される。トレンチＴの下端Ｔｂは、第１コンタクト領域４の下端４ｂよりも上である。トレンチＴの下端Ｔｂ（第１部分１１の下端）と、第１コンタクト領域４の下端４ｂとのＺ方向の距離は、例えば５０ｎｍ以上である。トレンチＴが深くなると、第１電極Ｄ１の材料である例えばＡｌのスパイクが第２半導体領域２に達する可能性がある。Ａｌのスパイクが第２半導体領域２に達すると、第２半導体領域２と第１半導体領域１との短絡によって所望のデバイス動作が困難になる。
トレンチＴ内には第１電極Ｄ１の材料が埋め込まれている。第１電極Ｄ１のうちトレンチＴ内の部分は第１部分１１である。第１部分１１は、トレンチＴ内の下側で第１コンタクト領域４と接する。
第１部分１１は、トレンチＴ内の上側で第２コンタクト領域５と接する。第１部分１１と第１コンタクト領域４との間には第２コンタクト領域５は設けられていない。トレンチＴ内で第１部分１１と第１コンタクト領域４とが接することにより、第１電極Ｄ１は第２半導体領域２と良好なオーミック接触を得る。
第１電極Ｄ１は、例えばＡｌを含む。第１電極Ｄ１の第２部分は、第２コンタクト領域５の上面で第２コンタクト領域５と接する。第２部分と第２コンタクト領域５とが接することにより、第１電極Ｄ１は第３半導体領域３と良好なオーミック接触を得る。
第１電極Ｄ１と第２コンタクト領域５との間に中間層が設けられていてもよい。中間層には、ＴｉやＴｉＮが用いられる。中間層を設けることで、第１電極Ｄ１と第２コンタクト領域５との密着性が高まる。
中間層は、第１電極Ｄ１と第１コンタクト領域４との間に設けられていてもよい。この場合、中間層はトレンチＴの内壁に設けられる。トレンチＴ内には、例えばＴｉとＡｌとの積層構造、ＴｉＮとＡｌとの積層構造が設けられる。中間層を設けることで、第１電極Ｄ１と第１コンタクト領域４との密着性が高まる。
絶縁膜８は、第１半導体領域１、第２半導体領域２及び第３半導体領域３の上に設けられる。絶縁膜８は、例えば酸化シリコン（ＳｉＯ２）である。絶縁膜８の厚さは、１０ｎｍ以上１６０ｎｍ以下であることが好ましい。
制御電極９は、絶縁膜８の上に設けられる。制御電極９は、例えば不純物が高濃度に添加された多結晶シリコンを含む。不純物濃度は、例えば１×１０１９ｃｍ−３であることが好ましい。不純物は、ｎ形またはｐ形の不純物元素である。制御電極９には、半導体装置１１０の閾値電圧に応じてｎ形またはｐ形の不純物が添加される。制御電極９の厚さは、例えば１０μｍ以上５０μｍ以下である。制御電極９は、素子分離絶縁領域７で覆われる。
第１電極Ｄ１と素子分離絶縁領域７との間には、他の中間層が設けられていてもよい。他の中間層には、例えばＴｉＮやＴａＣが用いられる。ＴｉＮ及びＴａＣは、熱的に安定な金属的性質を有する。他の中間層を設けることで、第１電極Ｄ１の材料（例えば、ＡｌＩ）が第１電極Ｄ１から素子分離絶縁領域７へ拡散することが抑制される。これにより、デバイスの特に高温動作中の信頼性が向上する。
他の中間層の材料は、Ａｌや銅（Ｃｕ）の拡散を抑制する金属的性質を有する金属、または金属間化合物であればよい。他の中間層の厚さは、デバイス作製の後工程での熱処理やデバイスの実動作中のデバイス温度に鑑みて、第１電極Ｄ１の材料の拡散を十分に抑制する膜厚を確保すればよい。
他の中間層の材料は、シリコン窒化膜（ＳｉＮ）でもよい。ＳｉＮは、ＳｉＯ２と比較してフッ化水素に対する耐性を有する。他の中間層の材料としてＳｉＮを用いることで、製造工程中の処理でコンタクトホールの大きさがずれることを抑制する。例えば、製造工程中で希フッ酸等を用いた処理でコンタクトホールの大きさのずれが抑制される。
また、第１電極Ｄ１を形成する際に、第２コンタクト領域４である例えばＮｉシリサイドの表面に形成された酸化膜を除去する際に希フッ酸による処理が行われる。他の中間層の材料としてＳｉＮを用いることで、この処理の際に、コンタクトホールの大きさのずれが抑制される。
他の中間層の材料としてＳｉＮを用いる場合、他の中間層の厚さは、例えば５ｎｍ以上であることが好ましい。他の中間層の最大の厚さは、コンタクトホールの内径に対して十分に小さい厚さであればよい。また、製造方法の容易性の観点から、他の中間層の厚さは例えば５０ｎｍ以下であることが好ましい。
ＳｉＯ２以外の絶縁膜８の材料としては、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ５、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３等の高誘電体材料が用いられてもよい。絶縁膜８の材料としては、シリコン酸化物に金属イオンを混入した材料であるシリケートが用いられてもよい。また、絶縁膜８の材料は、ＬａＡｌ酸化物であってもよい。また、絶縁膜８は、上記の材料を組み合わせた積層構造を有していてもよい。
また、絶縁膜８を上記積層構造にした場合、上記積層構造の膜中及び界面に固定電荷及び界面双極子を形成してもよい。固定電荷及び界面双極子は、閾値調整のために用いられる。また、絶縁膜８の中や、絶縁膜８の上側及び下側の界面付近に窒素や水素等を導入してもよい。これにより、デバイスの特性を劣化させる原因となる固定電荷及び界面トラップ密度が低減する。絶縁膜８に窒素や水素等を導入するには、ＮＨ３、ＮＯ２ガス及びプラズマ化された窒素を、デバイスに要求される絶縁膜８の性能や膜厚に応じて、必要な位置に、適切な濃度で導入すればよい。
ここで、一般的に用いられる六方晶単結晶のＳｉＣ基板は、積層周期が４である４Ｈ−ＳｉＣ構造を有する。ＳｉＣのエネルギーバンドギャップは３．２６ｅＶ（Ｓｉの３倍）である。このため、ＳｉＣと電極金属との間でオーミックコンタクトを形成することが難しい。さらに、ｎチャネル型ＭＯＳＦＥＴの場合には、ソース電極及びドレイン電極のｎ＋形半導体領域に対するオーミック接触とともに、ｐ形ウェル領域に接続するｐ＋形半導体領域に対するオーミック接触を、ソースコンタクト領域に隣接して設ける必要がある。ソース領域に対する良好なオーミックコンタクト特性は、ＭＯＳＦＥＴの寄生抵抗を小さくし、特性オン抵抗の改善に繋がる。
オーミック接触によるコンタクト抵抗の低減には、金属と半導体との界面に形成されるショットキー障壁の高さ（以下、単に「ＳＢＨ」という。）を低減することが本質的である。電子に対するＳＢＨと、正孔に対するＳＢＨとは、二律背反の関係にある。したがって、単一の金属材料を用いて同時に低いコンタクト抵抗率を実現することは困難である。
また、電力用トランジスタなどのパワーデバイスにおいては、コンタクト面積は、パワー密度向上の観点から、素子特性に影響のない範囲において小さくすることが望まれる。このため、オーミック接触によるコンタクト抵抗の低減のために、むやみに大きくすることはできない。
本実施形態に係る半導体装置１１０では、第１コンタクト領域４によって第１電極Ｄ１と第２半導体領域２との良好なオーミック接触が得られ、第２コンタクト領域５によって第１電極Ｄ１と第３半導体領域３との良好なオーミック接触が得られる。したがって、半導体装置１１０の寄生抵抗が小さくなり、特性オン抵抗が改善される。
また、ｐ形ウェル領域に対する良好なオーミック接触は、ｐ形ウェル領域の電位の安定化に繋がる。さらに、このことは、アバランシェ破壊に対して、サージ電流を効果的に流し、破壊に対して強いデバイスの実現に寄与する。
本実施形態に係る半導体装置１１０では、第１コンタクト領域４が、Ｘ方向、Ｙ方向及びＺ方向の３次元的に第２半導体領域２と接する。したがって、オフ状態のときに第２半導体領域２内で発生したホールが、第１コンタクト領域４から第１電極Ｄ１に効率良く排出される。これにより、第１コンタクト領域４を備えていない半導体装置に比べて、半導体装置１１０のアバランシェ耐量が向上する。
なお、本実施形態では、第２コンタクト領域５の材料としてＮｉシリサイドを用いる例を説明したが、他の材料であってもよい。第２コンタクト領域５の材料としては、熱処理に伴いＳｉＣと固相反応によりシリサイドを形成する金属材料を用いればよい。
第２コンタクト領域５には、例えば、Ｎｉ及びＴｉの積層構造や、Ｎｉ及びＴｉの合金など、ＳｉＣとの反応でＣと優先的に反応する金属材料の積層構造及び合金を用いてもよい。
ここで、ＳｉＣと金属との反応温度は、Ｓｉと金属との反応温度よりも高い。これにより、デバイス特性の劣化を招く可能性がある。そこで、第２コンタクト領域５の材料として用いる金属に、Ｓｉやゲルマニウム（Ｇｅ）などを含有させて、反応温度を低下させるようにしてもよい。また、第２コンタクト領域５の材料として用いる金属と、この金属に含有させたＳｉ等との組成は、デバイスに必要とされる電極の仕事関数に併せて熱処理の温度や処理時間等を制御することで調整すればよい。第２コンタクト領域５の材料には、Ｎｉのほか、パラジウム（Ｐｄ）、白金（Ｐｔ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）が挙げられる。
次に、第１の実施形態に係る半導体装置１１０の製造方法について説明する。
図２は、第１の実施形態に係る半導体装置の製造方法の手順を例示するフローチャートである。
図３〜図７は、第１の実施形態に係る半導体装置の製造方法について例示する模式的断面図である。
図２に表したように、本実施形態に係る半導体装置の製造方法は、第１半導体領域を形成する工程（ステップＳ１０１）と、第２半導体領域を形成する工程（ステップＳ１０２）と、第３半導体領域を形成する工程（ステップＳ１０３）と、第１コンタクト領域を形成する工程（ステップＳ１０４）と、第２コンタクト領域を形成する工程（ステップＳ１０５）と、トレンチを形成する工程（ステップＳ１０６）と、第１電極を形成する工程（ステップＳ１０７）と、を備える。
次に、上記各工程での処理を図３〜図７に沿って説明する。
まず、図３に表したように、基板Ｓを用意する。基板Ｓは、例えばｎ＋形の４Ｈ−ＳｉＣ基板である。次に、基板Ｓの上面上に第１半導体領域１を形成する。第１半導体領域１は、例えばｎ−形の４Ｈ−ＳｉＣを含む。第１半導体領域の厚さは、１０μｍ程度である。第１半導体領域１は、例えばエピタキシャル成長によって形成される。
次に、第１半導体領域１にイオン注入及び不純物の活性化アニールを施すことで、第２半導体領域２、第３半導体領域３及び第１コンタクト領域４をそれぞれ形成する。
第２半導体領域２の導電形は、例えばｐ形である。第２半導体領域２を形成するには、第１半導体領域１の所定範囲にｐ形不純物（例えば、Ｂ及びＡｌの少なくともいずれか）をイオン注入した後、不純物の活性化アニールを行う。
第３半導体領域３の導電形は、例えばｎ＋形である。第３半導体領域３を形成するには、第２半導体領域２の所定範囲にｎ形不純物（例えば、Ｎ及びＰの少なくともいずれか）をイオン注入した後、不純物の活性化アニールを行う。
第１コンタクト領域４の導電形は、例えばｐ＋形である。第１コンタクト領域４を形成するには、構造体ＳＴの上面の所定範囲にｐ形不純物（例えば、Ｂ及びＡｌの少なくともいずれか）をイオン注入する。ｐ形不純物のイオンは、構造体ＳＴの上面から第２半導体領域２の途中まで注入される。イオン注入を行った後、不純物の活性化アニールを行う。
ここで、第２半導体領域２、第３半導体領域３及び第１コンタクト領域４のそれぞれの領域を定義するためには、フォトリソグラフィ及び等方性または異方性エッチングを組み合わせて、イオン注入のマスクパターンを形成すればよい。イオン注入時の物理的なダメージによるＳｉＣ結晶性劣化を抑制するために、イオン注入時に基板Ｓの温度を高温にすることが有効である。この場合、基板Ｓの温度は、４００℃以上６５０℃以下程度が好ましい。
次に、図４に表したように、絶縁膜材料８Ａ及び制御電極材料９Ａを成膜し、フォトリソグラフィーと異方性若しくは等方性エッチングを組み合わせて、絶縁膜８及び制御電極材料９Ａによるゲートスタック構造を形成する。絶縁膜材料８Ａには、例えばＳｉＯ２が用いられる。制御電極材料９Ａには、例えばｎ＋形の多結晶シリコンが用いられる。
その後、制御電極材料９Ａの上に絶縁材料７Ａを形成する。絶縁材料７Ａには、例えばＳｉＯ２が用いられる。絶縁材料７Ａは、例えばＣＶＤ（Chemical Vapor Deposition）によって形成される。次に、絶縁材料７Ａ、制御電極材料９Ａ及び絶縁膜材料８Ａの一部を除去し、コンタクトホールＨを形成する。
コンタクトホールＨは、第３半導体領域３の上に形成される。コンタクトホールＨは、例えば、絶縁材料７Ａ、制御電極材料９Ａ及び絶縁膜材料８Ａを、フォトリソグラフィ及び異方性エッチングすることによって形成される。コンタクトホールＨの中央部分には第１コンタクト領域４の上面４ａが露出する。コンタクトホールＨの形成によって、絶縁膜材料８Ａ及び制御電極材料９Ａは絶縁膜８及び制御電極９になる。
その後、図５に表したように、第２コンタクト領域５を形成する。第２コンタクト領域５は、コンタクトホールＨを介して自己整合的に形成される。例えば、第２コンタクト領域５がＮｉシリサイドの場合、コンタクトホールＨを介してＮｉ膜を形成する。Ｎｉ膜は、例えばスパッタ法によって成膜される。
次に、熱処理によってＮｉ膜と第３半導体領域３であるＳｉＣとの界面部分にＮｉシリサイド（第２コンタクト領域５）を形成する。その後、酸溶液処理によって素子分離絶縁領域７上の未反応のＮｉ膜を除去する。
次に、フォトレジスト工程により、第１コンタクト領域４の内側に開口を有するレジストを形成し、この開口を介して第２コンタクト領域５及び第１コンタクト領域４の一部をエッチングによって除去する。このエッチングによって、図６に表したように、トレンチＴが形成される。
このエッチングに際しては、第２コンタクト領域５と、その下の第１コンタクト領域４と、のそれぞれにおいて最適なエッチング方法やエッチング条件が選択される。
例えば、第２コンタクト領域５がＮｉシリサイドである場合、Ｎｉシリサイドが可溶な酸溶液による等方性エッチングを行う。例えば、第１コンタクト領域４がＳｉＣである場合、ＣＦ４及びＯ２ガスによる異方性エッチング（例えば、ＲＩＥ：Reactive Ion Etching）を行う。また、Ａｒイオンを照射するなどの方法によって、Ｎｉシリサイドの第２コンタクト領域５を物理的にエッチングしてもよい。
ここで、ＳｉＣのエッチングに際して、レジスト耐性が十分でない場合には、メタル層をマスク材として用いてもよい。ＳｉＣのエッチングに対して高い選択比を有する金属としては、Ｎｉ、Ｎｉシリサイド、Ｃｒ、ＩＴＯ（Indium Tin Oxide）、Ａｌなどが挙げられる。これらのうち、適宜最適なものを用いればよい。
ＳｉＣをＲＩＥによって除去する際に使用するガスとしては、ＣＦ４及びＯ２のほかに、例えば、ＳＦ６、ＣＨＦ３、ＮＦ３、Ｃｌ、ＩＢｒ、ＰＦ３、ＮＦ３、ＢＦ３のうち、最適なものを適宜選択すればよい。ＳｉＣに対して物理的なＡｒエッチングを行ってもよい。なお、トレンチＴの底部の平坦性の観点から、Ａｒエッチングに比べてＲＩＥを用いる方が好ましい。平坦性を高めると、Ａｌスパイクの形成が抑制される。
次に、図７に表したように、基板Ｓの下面に第２電極Ｄ２を形成する。本実施形態では、第２電極Ｄ２として、基板Ｓ側からＮｉ及びＴｉの順に積層された積層膜が用いられる。Ｎｉ膜の厚さは、シリサイド表面にＣが析出することを抑制する厚さであればよい。Ｎｉ膜の厚さは、例えば１００ｎｍ以上であることが好ましい。基板Ｓの表面に形成するシリサイドと同様の金属種を選べばよい。
また、Ｔｉ膜の厚さは、Ｔｉ膜の表面にＣが析出することを十分に抑制する厚さであればよい。
基板Ｓの下面のシリサイドの形成方法としては、その界面特性がオーミック抵抗となるような条件で行なうことが必要とされる。典型的には８００℃以上の熱処理が好ましいが、その他低温でオーミック特性の金属種を用いた場合や、不純物偏析技術等の低温オーミック電極技術を用いた場合には、上記に限定されるものではなく、それぞれの電極材料の特性に併せて、最適な熱処理条件を用いればよい。
なお、第２コンタクト領域５としてＮｉシリサイドを用いる場合、プロセス温度等の観点から、第２電極Ｄ２を第２コンタクト領域４よりも先に形成してもよい。
その後、上部の第１電極Ｄ１を形成する。第１電極Ｄ１の材料には、例えばＡｌが用いられる。先ず、第１電極Ｄ１の材料は、トレンチＴ内、コンタクトホールＨ内、及び素子分離絶縁領域７の上に形成される。その後、フォトリソグラフィ工程及びエッチング工程のよって第１電極Ｄ１の材料の不要な部分を除去する。これにより、第１電極Ｄ１が形成される。第１電極Ｄ１のトレンチＴ内の部分は第１部分１１であり、第１電極Ｄ１のコンタクトホールＨ内の部分は第２部分１２である。
これによって、半導体装置１１０が完成する。
（第２の実施形態）
次に、第２の実施形態に係る半導体装置について説明する。
図８は、第２の実施形態に係る半導体装置の構成を例示する模式図である。
図８に表したように、本実施形態に係る半導体装置１２０は、第１の実施形態に係る半導体装置１１０の構成に加え、第１中間層２１を備える。
第１中間層２１は、少なくとも、第１電極Ｄ１と、第２コンタクト領域５との間に設けられる。第１中間層２１は、第１電極Ｄ１と、第１コンタクト領域４との間に設けられていてもよい。第１中間層２１は、第１電極Ｄ１と、素子分離絶縁領域７との間に設けられていてもよい。第１中間層２１は、例えば白金（Ｐｔ）を含む。
半導体装置１２０を製造するには、図６に表したトレンチＴを形成する工程の後でって、図７に表した第１電極Ｄ１を形成する工程の前に、第１中間層２１になる材料を成膜すればよい。
第１中間層２１の厚さは、例えば３ｎｍ以上５０ｎｍ以下が好ましい。３ｎｍ以下の膜厚の場合には、連続した膜構造が得にくい。特に第１コンタクト領域４に形成されたトレンチＴの側壁部分において、第１中間層２１が不連続になる可能性がある。不連続部分では、第１電極Ｄ１とＳｉＣとの界面抵抗が十分に下がらない領域が形成される。これにより、ｐ形ウェル構造での電位が安定化し難い。
Ｐｔの仕事関数は、金属元素の中で最も大きい。したがって、第１コンタクト領域４と第１中間層２１との界面において、正孔に対するショットキーバリア障壁が低減される。その結果、第１部分１１と第１コンタクト領域４とのコンタクト抵抗が低減される。
また、第２部分１２と第２コンタクト領域４との間に第１中間層２１が設けられていることで、第２部分１２と第２コンタクト領域４とのコンタクト抵抗が低減される。
さらに、第１電極Ｄ１と素子分離絶縁領域７との間に第１中間層２１が設けられていることで、第１電極Ｄ１の材料の素子分離絶縁領域７への侵入が抑制される。例えば、第１電極Ｄ１の材料としてＡｌが用いられた場合、第１電極Ｄ１から素子分離絶縁領域７へスパイク状のＡｌが侵入する可能性がある。このスパイク状のＡｌは、第１電極Ｄ１と制御電極９との間の電気的な絶縁性に影響を与える。
第１中間層２１は、このようなスパイク状のＡｌに対するバリアとして機能する。したがって、半導体装置１２０の信頼性が向上する。
半導体装置１２０では、第１中間層２１を備えることで、低いオン抵抗を維持しつつ、第２半導体領域２に対して良好なオーミックコンタクト特性が実現される。これにより、第２半導体領域２（ｐ形ウェル領域）の電位が安定化する。また、半導体装置１２０では、サージ電流が効果的に流れてアバランシェ破壊の耐性が高まる。また、寄生ＰｉＮをインバータの並列ＰｉＮダイオードとして用いることで、モジュールサイズのスケーリング、高性能化が達成される。
なお、第１中間層２１の厚さは、３ｎｍ以上２０ｎｍ以下がより好ましい。この範囲で制御することで、第１部分１１と第１コンタクト領域４とのコンタクト抵抗は、さらに低下する。これは、第１電極Ｄ１のＡｌがＰｔの結晶粒界を介してＳｉＣの半導体領域との界面に拡散し、Ｐｔとの接触界面の近傍における第１コンタクト領域４のドーパント濃度が高くなるためである。その結果、第１中間層２１の高仕事関数、コンタクト電極及び高ＳｉＣアクセプタ濃度が両立され、さらなるコンタクト抵抗の低減が達成される。
本実施形態では、第１中間層２１の材料としてＰｔを用いる例を説明したが、Ｐｔ以外の金属であってもよい。第１中間層２１の材料は、第２コンタクト領域５の材料の仕事関数よりも大きな仕事関数を有する金属材料または金属合金材料を用いればよい。例えば、第１中間層２１の材料には、Ｒｅ、タングステン（Ｗ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）などの金属若しくは合金、またはこれらの窒化物若しくは炭化物を用いればよい。
（第３の実施形態）
次に、第３の実施形態に係る半導体装置について説明する。
図９は、第３の実施形態に係る半導体装置の構成を例示する模式図である。
図９に表したように、本実施形態に係る半導体装置１３０では、第１コンタクト領域４及び第１部分１１が第１の実施形態に係る半導体装置１１０とは相違する。
半導体装置１３０の第１コンタクト領域４の下端４ｂは、第２半導体領域２の下端２ｂよりも下である。第１コンタクト領域４は、構造体ＳＴの上面から第１半導体領域１の途中まで設けられる。
第１コンタクト領域４にはトレンチＴが設けられる。第１部分１１は、トレンチＴ内に埋め込まれる。半導体装置１３０では、半導体装置１１０に比べて、Ｚ方向における第１２コンタクト領域４と第２半導体領域２との接触面積が増加する。これにより、半導体装置１３０は、半導体装置１１０に比べてオフ動作時のホールの排出効果が高まり、より高いアバランシェ耐性が得られる。
（第４の実施形態）
次に、第４の実施形態に係る半導体装置について説明する。
図１０は、第４の実施形態に係る半導体装置の構成を例示する模式図である。
図１０に表したように、本実施形態に係る半導体装置１４０は、半導体装置１１０の第１コンタクト領域４とは異なる第１コンタクト領域４１を備える。
第１コンタクト領域４１は、第１部分１１と第２半導体領域２との間、及び第３半導体領域３と第２半導体領域２との間、に設けられる。第１コンタクト領域４１は、第３半導体領域３の下側に設けられる。第１コンタクト領域４１は、Ｚ方向において第２半導体領域２と第３半導体領域３との間に設けられる。
第１コンタクト領域４１は、第３半導体領域３の下面３ｄと接する。第１コンタクト領域４１は、ＸＹ面において第３半導体領域３と接する。第１コンタクト領域４１のＺ方向にみた面積は、第３半導体領域３のＺ方向にみた面積と実質的に等しい。
トレンチＴは、構造体ＳＴの上面から第１コンタクト領域４１の途中まで設けられる。第１電極Ｄ１の第１部分は、トレンチＴに埋め込まれた部分である。
半導体装置１４０では、半導体装置１１０に比べて第１コンタクト領域４１の下端４１ｂと第２半導体領域２との接触面積が増加する。したがって、第１コンタクト領域４１と第２半導体領域２とのオーミック接触の面積が増加し、特性オン抵抗がより改善される。これにより、半導体装置１４０では、アバランシェ耐性が向上する。
次に、第４の実施形態に係る半導体装置１４０の製造方法について説明する。
図１１は、第１の実施形態に係る半導体装置の製造方法の手順を例示するフローチャートである。
図１２〜図１６は、第４の実施形態に係る半導体装置の製造方法について例示する模式的断面図である。
図１１に表したように、本実施形態に係る半導体装置の製造方法は、第１半導体領域を形成する工程（ステップＳ２０１）と、第２半導体領域を形成する工程（ステップＳ２０２）と、第１コンタクト領域を形成する工程（ステップＳ２０３）と、第３半導体領域を形成する工程（ステップＳ２０４）と、第２コンタクト領域を形成する工程（ステップＳ２０５）と、トレンチを形成する工程（ステップＳ２０６）と、第１電極を形成する工程（ステップＳ２０７）と、を備える。
次に、上記各工程での処理を図１２〜図１６に沿って説明する。
まず、図１２に表したように、基板Ｓを用意する。基板Ｓは、例えばｎ＋形の４Ｈ−ＳｉＣ基板である。次に、基板Ｓの上面上に第１半導体領域１を形成する。第１半導体領域１は、例えばｎ−形の４Ｈ−ＳｉＣを含む。第１半導体領域の厚さは、１０μｍ程度である。第１半導体領域１は、例えばエピタキシャル成長によって形成される。
次に、第１半導体領域１にイオン注入及び不純物の活性化アニールを施すことで、第２半導体領域２及び第１コンタクト領域４をそれぞれ形成する。
第２半導体領域２の導電形は、例えばｐ形である。第２半導体領域２を形成するには、第１半導体領域１の所定範囲にｐ形不純物（例えば、Ｂ及びＡｌの少なくともいずれか）をイオン注入した後、不純物の活性化アニールを行う。
第１コンタクト領域４の導電形は、例えばｐ＋形である。第１コンタクト領域４を形成するには、第２半導体領域２の上面の所定範囲にｐ形不純物（例えば、Ｂ及びＡｌの少なくともいずれか）をイオン注入する。ｐ形不純物のイオンは、第２半導体領域２の上面から第２半導体領域２の途中まで注入される。イオン注入を行った後、不純物の活性化アニールを行う。
ここで、第２半導体領域２及び第１コンタクト領域４のそれぞれの領域を定義するには、フォトリソグラフィ及び等方性または異方性エッチングを組み合わせて、イオン注入のマスクパターンを形成すればよい。図１２には、第１コンタクト領域４を形成する際のマスクパターンＭが表されている。
次に、図１３に表したように、第１コンタクト領域４の上に第３半導体領域３を形成する。第３半導体領域３の導電形は、例えばｎ＋形である。第３半導体領域３を形成するには、第１コンタクト領域４の所定範囲にｎ形不純物（例えば、Ｎ及びＰの少なくともいずれか）をイオン注入した後、不純物の活性化アニールを行う。
第３半導体領域３のＺ方向にみた面積は、第１コンタクト領域４のＺ方向にみた面積と実質的に同じである。したがって、第３半導体領域３を形成する際のマスクパターンとしては、第１コンタクト領域４を形成する際に用いたマスクパターンＭと同じものを使用する。
次に、図１４に表したように、構造体ＳＴの上に絶縁膜８、制御電極９、コンタクトホールＨ及び素子分離絶縁領域７を形成する。さらに、コンタクトホールＨを介して構造体ＳＴの上に第２コンタクト領域５を形成する。これらの形成方法は、図４及び図５に表した半導体装置１１０の製造方法と同様である。
次に、図１５に表したように、トレンチＴを形成する。トレンチＴの形成方法は、図６に表した半導体装置１１０の製造方法と同様である。トレンチＴは、第２コンタクト領域５をＺ方向に貫通し、第１コンタクト領域４の途中まで形成される。
次に、図１６に表したように、第１電極Ｄ１及び第２電極Ｄ２を形成する。第１電極Ｄ１及び第２電極Ｄ２の形成方法は、図７に表したように半導体装置１１０の製造方法と同様である。
これによって、半導体装置１４０が完成する。
このような半導体装置１４０の製造方法では、第１コンタクト領域４と第３半導体領域３とが同じマスクパターンＭを用いて形成される。したがって、これらの領域を別々のマスクパターンで形成する場合に比べて製造工程が簡素化される。
（第５の実施形態）
次に、第５の実施形態に係る半導体装置について説明する。
図１７は、第５の実施形態に係る半導体装置の構成を例示する模式図である。
図１７に表したように、本実施形態に係る半導体装置１５０は、第４の実施形態に係る半導体装置１４０の構成に加え、第２中間層２２を備える。
第２中間層２２は、少なくとも、第１電極Ｄ１と、第１コンタクト領域４との間に設けられる。第２中間層２２は、第１電極Ｄ１と、第３半導体領域３との間に設けられていてもよい。第２中間層２２は、第１電極Ｄ１と、第２コンタクト領域５との間に設けられていてもよい。第２中間層２２は、第１電極Ｄ１と、素子分離絶縁領域７との間に設けられていてもよい。第２中間層２１は、例えば白金（Ｐｔ）を含む。
第１部分１１と第１コンタクト領域４との間に第２中間層２２が設けられることで、第１部分１１と第１コンタクト領域４とのコンタクト抵抗が低減される。また、第２部分１２と第２コンタクト領域４との間に第２中間層２２が設けられていることで、第２部分１２と第２コンタクト領域４とのコンタクト抵抗が低減される。さらに、第１電極Ｄ１と素子分離絶縁領域７との間に第２中間層２２が設けられていることで、第１電極Ｄ１の材料の素子分離絶縁領域７への侵入が抑制される。これにより、半導体装置１５０の信頼性が向上する。
第２中間層２２の材料は、第２コンタクト領域５の材料の仕事関数よりも大きな仕事関数を有する金属材料または金属合金材料を用いればよい。例えば、第２中間層２１の材料には、Ｒｅ、Ｗ、Ｍｏ、Ｒｕ、Ｉｒなどの金属若しくは合金、またはこれらの窒化物若しくは炭化物を用いればよい。
（第６の実施形態）
次に、第６の実施形態に係る半導体装置について説明する。
図１８は、第６の実施形態に係る半導体装置の構成を例示する模式図である。
図１８に表したように、本実施形態に係る半導体装置１６０は、トレンチゲート構造を有する。半導体装置１６０の制御電極９は、構造体ＳＴの上面から下方に向けて延在する。制御電極９と第２半導体領域２との間には絶縁膜８が設けられる。制御電極９及び絶縁膜８は、構造体ＳＴに設けられたゲートトレンチＧＴ内に設けられる。
ゲートトレンチＧＴは、構造体ＳＴの上面から第１半導体領域１の途中まで設けられる。絶縁膜８は、ゲートトレンチＧＴの内壁に沿って設けられる。制御電極９と絶縁膜８を介して対向する第２半導体領域２には、半導体装置１６０の動作時にチャネルが形成される。
半導体装置１６０のようなトレンチゲート構造であっても、第１コンタクト領域４及び第２コンタクト領域５を備えることで、第１電極Ｄ１と第２半導体領域２との良好なオーミック接触、及び第１電極Ｄ１と第３半導体領域３との良好なオーミック接触が得られる。
以上説明したように、実施形態に係る半導体装置及びその製造方法によれば、低いオン抵抗及び高いアバランシェ耐圧を図ることができる。
なお、上記に本実施形態及びその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、半導体としてＳｉＣを用いる例を説明したが、ＳｉＣのほか、Ｓｉを用いてもよい。また、半導体は、窒化ガリウム等の化合物半導体、またはダイヤモンド等の他のワイドバンドキャップ半導体を用いてもよい。
また、前述の各実施の形態および各変形例においては、ＭＯＳＦＥＴである例を示したが、ＭＯＳＦＥＴ以外の各種デバイスにも適用可能である。ＭＯＳＦＥＴ以外のデバイスとしては、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などが挙げられる。
さらにまた、前述の各実施形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…第１半導体領域、２…第２半導体領域、３…第３半導体領域、４…第１コンタクト領域、５…第２コンタクト領域、７…素子分離絶縁領域、８…絶縁膜、９…制御電極、１１…第１部分、１２…第２部分、２１…第１中間層、２２…第２中間層、４１…コンタクト領域、１１０，１２０，１３０，１４０，１５０，１６０…半導体装置、Ｄ１…第１電極、Ｄ２…第２電極

Claims (20)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
    前記第１半導体領域から前記第２半導体領域に向かう第１方向に設けられ前記第３半導体領域の下端よりも下に下端を有する第１部分と、前記第１部分と接し前記第３半導体領域の上に設けられた第２部分と、を有する第１電極と、
    前記第１部分と前記第２半導体領域との間に設けられ前記第１電極と前記第２半導体領域とを電気的に接続する第１コンタクト領域と、
    を備えた半導体装置。
  2. 前記第１コンタクト領域の下端は、前記第３半導体領域の下端よりも下である請求項１記載の半導体装置。
  3. 前記第１コンタクト領域の下端は、前記第２半導体領域の下端よりも上である請求項１または２に記載の半導体装置。
  4. 前記第１コンタクト領域の下端は、前記第２半導体領域の下端よりも下である請求項１記載の半導体装置。
  5. 前記第１部分の下端は、前記３半導体領域の下端よりも下である請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域は、それぞれ炭化珪素を含む請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記第１コンタクト領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高い請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第２コンタクト領域は、シリサイドを含む請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記第１電極と、前記第２コンタクト領域と、の間に、前記第２コンタクト領域の仕事関数よりも大きな仕事関数を有する中間層をさらに備えた請求項１〜８のいずれか１つに記載の半導体装置。
  10. 前記第１コンタクト領域は、前記第１方向において前記第２半導体領域と前記第３半導体領域との間に設けられた請求項１〜９のいずれか１つに記載の半導体装置。
  11. 前記第１コンタクト領域は、前記第３半導体領域の下面と接する請求項１０記載の半導体装置。
  12. 前記第２コンタクト領域の厚さは、５ナノメートル以上２００ナノメートル以下である請求項１〜１１のいずれか１つに記載の半導体装置。
  13. 基板の上に第１導電形の第１半導体領域を形成する工程と、
    前記第１半導体領域の上に第２導電形の第２半導体領域を形成する工程と、
    前記第２半導体領域の上に第１導電形の第３半導体領域を形成する工程と、
    前記第１半導体領域から前記第２半導体領域に向かう第１方向に、前記第３半導体領域の上面から前記第２半導体領域の途中まで第１コンタクト領域を形成する工程と、
    前記第３半導体領域の上に第２コンタクト領域を形成する工程と、
    前記１コンタクト領域の上面から第２コンタクト領域の途中までトレンチを形成する工程と、
    前記トレンチ内及び前記第２コンタクト領域の上に導電性材料を形成し、前記導電性材料のうち前記トレンチ内に設けられ前記第１コンタクト領域と電気的に接続された第１部分と、前記導電性材料のうち前記第１部分と接し前記第３半導体領域と電気的に接続された第２部分と、を有する第１電極を形成する工程と、
    を備えた半導体装置の製造方法。
  14. 基板の上に第１導電形の第１半導体領域を形成する工程と、
    前記第１半導体領域の上に第２導電形の第２半導体領域を形成する工程と、
    前記第２半導体領域の上に開口を有するマスクを形成し、前記マスクを介して前記第２半導体領域の上に第１コンタクト領域を形成する工程と、
    前記マスクを介して前記第１コンタクト領域の上に第１導電形の第３半導体領域を形成する工程と、
    前記第３半導体領域の上に第２コンタクト領域を形成する工程と、
    前記第２コンタクト領域の上面から前記第１コンタクト領域の途中までトレンチを形成する工程と、
    前記トレンチ内及び前記第２コンタクト領域の上に導電性材料を形成し、前記導電性材料のうち前記トレンチ内に設けられ前記第１コンタクト領域と電気的に接続された第１部分と、前記導電性材料のうち前記第１部分と接し前記第３半導体領域と電気的に接続された第２部分と、を有する第１電極を形成する工程と、
    を備えた半導体装置の製造方法。
  15. 前記第１コンタクト領域を形成する工程は、前記第１コンタクト領域の下端を、前記第３半導体領域の下端よりも下にすることを含む請求項１３または１４に記載の半導体装置の製造方法。
  16. 前記第１コンタクト領域を形成する工程は、前記第１コンタクト領域の下端を、前記第２半導体領域の下端よりも上にすることを含む請求項１３〜１５のいずれか１つに記載の半導体装置の製造方法。
  17. 前記トレンチを形成する工程は、前記トレンチの下端を、前記３半導体領域の下端よりも下にすることを含む請求項１３〜１６のいずれか１つに記載の半導体装置の製造方法。
  18. 前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域は、それぞれ炭化珪素を含む請求項１３〜１７のいずれか１つに記載の半導体装置の製造方法。
  19. 前記第１コンタクト領域を形成する工程は、前記第１コンタクト領域の不純物濃度を、前記第２半導体領域の不純物濃度よりも高くすることを含む請求項１３〜１８のいずれか１つに記載の半導体装置の製造方法。
  20. 前記第２コンタクト領域は、シリサイドを含む請求項１３〜１９のいずれか１つに記載の半導体装置の製造方法。
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