KR20120014017A - 탄화규소 기판, 반도체 장치 및 탄화규소 기판의 제조 방법 - Google Patents

탄화규소 기판, 반도체 장치 및 탄화규소 기판의 제조 방법 Download PDF

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KR20120014017A
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다로 니시구치
마코토 사사키
신 하라다
신스케 후지와라
야스오 나미카와
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스미토모덴키고교가부시키가이샤
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Abstract

탄화규소 기판을 이용한 반도체 장치의 제조 비용의 저감을 실현할 수 있는 탄화규소 기판(1)은 탄화규소로 이루어지는 베이스 기판(10)과, 베이스 기판(10)과는 다른 단결정 탄화규소로 이루어지며, 베이스 기판(10) 위에 접촉하여 배치된 SiC층(20)을 구비한다. 이것에 의해, 탄화규소 기판(1)은 탄화규소 단결정을 유효하게 이용하는 것이 가능한 탄화규소 기판이 된다.

Description

탄화규소 기판, 반도체 장치 및 탄화규소 기판의 제조 방법{SILICON CARBIDE SUBSTRATE, SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING SILICON CARBIDE SUBSTRATE}
본 발명은 탄화규소 기판, 반도체 장치 및 탄화규소 기판의 제조 방법에 관한 것이며, 보다 특정적으로는, 탄화규소 기판을 이용한 반도체 장치의 제조 비용의 저감을 실현할 수 있는 탄화규소 기판과 그 제조 방법, 및 제조 비용이 저감된 반도체 장치에 관한 것이다.
최근, 반도체 장치의 고내압화, 저손실화, 고온 환경 하에서의 사용 등을 가능하게 하기 위해, 반도체 장치를 구성하는 재료로서 탄화규소의 채용이 진행되고 있다. 탄화규소는, 종래부터 반도체 장치를 구성하는 재료로서 널리 사용되고 있는 규소에 비해 밴드갭이 큰 와이드 밴드갭 반도체이다. 이 때문에, 반도체 장치를 구성하는 재료로서 탄화규소를 채용함으로써, 반도체 장치의 고내압화, 온저항의 저감 등을 달성할 수 있다. 또한, 탄화규소를 재료로서 채용한 반도체 장치는 규소를 재료로서 채용한 반도체 장치에 비해, 고온 환경 하에서 사용된 경우의 특성의 저하가 작다고 하는 이점도 갖는다.
이러한 상황 하에, 반도체 장치의 제조에 이용되는 탄화규소 결정 및 탄화규소 기판의 제조 방법에 대해서는, 여러 가지 검토가 이루어져, 다양한 아이디어가 제안되어 있다[예컨대, M. Nakabayashi, et al., "Growth of Crack-free 100 ㎜-diameter 4H-SiC Crystals with Low Micropipe Densities", Mater. Sci. Forum, vols.600-603, 2009년, p.3-6(비특허문헌 1) 참조].
M. Nakabayashi, et al., "Growth of Crack-free 100 ㎜-diameter 4H-SiC Crystals with Low Micropipe Densities", Mater. Sci. Forum, vols.600-603, 2009년, p.3-6
그러나, 탄화규소는 상압에서 액상을 갖지 않는다. 또한, 결정 성장 온도가 2000℃ 이상으로 매우 높고, 성장 조건의 제어나, 그 안정화가 어렵다. 이 때문에, 탄화규소 단결정은 고품질을 유지하면서 대구경화하는 것이 어렵고, 대구경의 고품질 탄화규소 기판을 얻는 것은 용이하지 않다. 그리고, 대구경의 탄화규소 기판의 제작이 어려운 것에 기인하여, 탄화규소 기판의 제조 비용이 상승할 뿐만 아니라, 그 탄화규소 기판을 이용하여 반도체 장치를 제조함에 있어서는, 1 배치(batch)분 생산 개수가 적어지고, 반도체 장치의 제조 비용이 높아진다고 하는 문제가 있었다. 또한, 제조 비용이 높은 탄화규소 단결정을 기판으로서 유효하게 이용함으로써, 반도체 장치의 제조 비용을 저감할 수 있는 것으로 생각된다.
그래서, 본 발명의 목적은 탄화규소 기판을 이용한 반도체 장치의 제조 비용의 저감을 실현할 수 있는 탄화규소 기판과 그 제조 방법, 및 제조 비용이 저감된 반도체 장치를 제공하는 것이다.
본 발명에 따른 탄화규소 기판은, 탄화규소로 이루어지는 베이스 기판과, 베이스 기판과는 다른 단결정 탄화규소로 이루어지고, 베이스 기판 위에 접촉하여 배치된 SiC층을 구비하고 있다.
전술한 바와 같이, 고품질의 탄화규소 단결정은 대구경화가 어렵다. 한편, 탄화규소 기판을 이용한 반도체 장치의 제조 프로세스에 있어서 효율적으로 제조하기 위해서는, 정해진 형상 및 크기로 통일된 기판이 필요하다. 이 때문에, 고품질의 탄화규소 단결정(예컨대, 결함 밀도가 작은 탄화규소 단결정)이 얻어진 경우라도, 절단 등에 의해 정해진 형상 등으로 가공할 수 없는 영역은 유효하게 이용되지 못할 가능성이 있다.
반면, 본 발명의 탄화규소 기판에서는, 베이스 기판 위에, 그 베이스 기판과는 다른 단결정 탄화규소로 이루어지는 SiC층이 배치된다. 이 때문에, 예컨대 결함 밀도가 크고, 저품질의 탄화규소 결정으로 이루어지는 베이스 기판을 상기 정해진 형상 및 크기로 가공하며, 그 베이스 기판 위에 고품질이지만 원하는 형상 등이 실현되어 있지 않은 탄화규소 단결정을 SiC 기판으로서 배치할 수 있다. 이러한 탄화규소 기판은 정해진 형상 및 크기로 통일되어 있기 때문에 반도체 장치의 제조를 효율화할 수 있다. 또한, 이러한 탄화규소 기판의 고품질 SiC층을 사용하여 반도체 장치를 제조하는 것이 가능하기 때문에, 탄화규소 단결정을 유효하게 이용할 수 있다. 그 결과, 본 발명의 탄화규소 기판에 의하면, 탄화규소 기판을 이용한 반도체 장치의 제조 비용의 저감을 실현할 수 있는 탄화규소 기판을 제공할 수 있다. 여기서, 상기 SiC층이 베이스 기판과는 다른 단경절 탄화규소로 이루어지는 상태란, 베이스 기판이 탄화규소의 다결정, 비정질 등 단결정 이외의 탄화규소로 이루어지는 경우를 포함하고, 베이스 기판이 단결정 탄화규소로 이루어지는 경우로서 SiC층과는 다른 결정으로 이루어지는 경우를 포함한다. 베이스 기판과 SiC층이 다른 결정으로 이루어지는 상태란, 베이스 기판과 SiC층 사이에 경계가 존재하고, 예컨대 그 경계의 한쪽과 다른쪽에서 결함 밀도가 상이한 상태를 의미한다. 이 때, 결함 밀도가 그 경계에서 불연속적이어도 좋다.
상기 탄화규소 기판에 있어서 바람직하게는, 베이스 기판은 단결정 탄화규소로 이루어진다. 그리고, SiC층의 마이크로파이프 밀도는 베이스 기판의 마이크로파이프 밀도보다 작다.
또한, 상기 탄화규소 기판에 있어서 바람직하게는, 베이스 기판은 단결정 탄화규소로 이루어진다. 그리고, SiC층의 전위 밀도는 베이스 기판의 전위 밀도보다 작은 것이 바람직하다. 보다 구체적으로는, 상기 탄화규소 기판에 있어서 바람직하게는, 베이스 기판은 단결정 탄화규소로 이루어진다. 그리고, SiC층의 관통 나선 전위 밀도는 베이스 기판의 관통 나선 전위 밀도보다 작다.
또한, 상기 탄화규소 기판에 있어서 바람직하게는, 베이스 기판은 단결정 탄화규소로 이루어진다. 그리고, SiC층의 관통 칼날 전위 밀도는 베이스 기판의 관통 칼날 전위 밀도보다 작다.
또한, 상기 탄화규소 기판에 있어서 바람직하게는, 베이스 기판은 단결정 탄화규소로 이루어진다. 그리고, SiC층의 기저면 전위 밀도는 베이스 기판의 기저면 전위 밀도보다 작다.
또한, 상기 탄화규소 기판에 있어서 바람직하게는, 베이스 기판은 단결정 탄화규소로 이루어진다. 그리고, SiC층의 혼합 전위 밀도는 베이스 기판의 혼합 전위 밀도보다 작다.
또한, 상기 탄화규소 기판에 있어서 바람직하게는, 베이스 기판은 단결정 탄화규소로 이루어진다. 그리고, SiC층의 적층 결함 밀도는 베이스 기판의 적층 결함 밀도보다 작다.
또한, 상기 탄화규소 기판에 있어서 바람직하게는, 베이스 기판은 단결정 탄화규소로 이루어진다. 그리고, SiC층의 점 결함 밀도는 베이스 기판의 점 결함 밀도보다 작다.
전술한 바와 같이, 마이크로파이프 밀도, 전위 밀도(관통 나선 전위 밀도, 관통 칼날 전위 밀도, 기저면 전위 밀도, 혼합 전위 밀도, 적층 결함 밀도, 점 결함 밀도) 등의 결함 밀도를 베이스 기판에 비해 저감시킨 SiC층을 배치함으로써, 고품질의 반도체 장치를 제조할 수 있는 탄화규소 기판을 얻을 수 있다.
상기 탄화규소 기판에 있어서 바람직하게는, 베이스 기판은 단결정 탄화규소로 이루어진다. 그리고, SiC층의 X선 로킹 커브의 반치폭은 베이스 기판의 X선 로킹 커브의 반치폭보다 작다. 이와 같이, 베이스 기판에 비해 X선 로킹 커브의 반치폭이 작은, 즉 결정성이 높은 SiC층을 배치함으로써, 고품질의 반도체 장치를 제조할 수 있는 탄화규소 기판을 얻을 수 있다.
상기 탄화규소 기판에 있어서, 베이스 기판은 SiC층에 대향하는 측의 주면을 포함하도록 단결정 탄화규소로 이루어지는 단결정층을 포함하여도 좋다. 이와 같이 함으로써, 탄화규소 기판을 이용하여 반도체 장치를 제조함에 있어서, 제조 프로세스의 초기에서는 취급이 용이한 두께가 큰 상태를 유지하고, 제조 프로세스 도중에 단결정층 이외의 베이스 기판의 영역을 제거하여 베이스 기판 중 단결정층만을 반도체 장치의 내부에 잔존시킬 수 있다. 이것에 의해, 제조 프로세스에서의 탄화규소 기판의 취급을 용이하게 하면서 고품질의 반도체 장치를 제조할 수 있다.
상기 탄화규소 기판에 있어서 바람직하게는, SiC층의 마이크로파이프 밀도는 상기 단결정층의 마이크로파이프 밀도보다 작다.
또한, 상기 탄화규소 기판에 있어서 바람직하게는, SiC층의 전위 밀도는 상기 단결정층의 전위 밀도보다 작다. 보다 구체적으로는, 상기 탄화규소 기판에 있어서 바람직하게는, SiC층의 관통 나선 전위 밀도는 상기 단결정층의 관통 나선 전위 밀도보다 작다.
또한, 상기 탄화규소 기판에 있어서 바람직하게는, SiC층의 관통 칼날 전위 밀도는 상기 단결정층의 관통 칼날 전위 밀도보다 작다.
또한, 상기 탄화규소 기판에 있어서 바람직하게는, SiC층의 기저면 전위 밀도는 상기 단결정층의 기저면 전위 밀도보다 작다.
또한, 상기 탄화규소 기판에 있어서 바람직하게는, SiC층의 혼합 전위 밀도는 상기 단결정층의 혼합 전위 밀도보다 작다.
또한, 상기 탄화규소 기판에 있어서 바람직하게는, SiC층의 적층 결함 밀도는 상기 단결정층의 적층 결함 밀도보다 작다.
또한, 상기 탄화규소 기판에 있어서 바람직하게는, SiC층의 점 결함 밀도는 상기 단결정층의 점 결함 밀도보다 작다.
이와 같이, 마이크로파이프 밀도, 전위 밀도(관통 나선 전위 밀도, 관통 칼날 전위 밀도, 기저면 전위 밀도, 혼합 전위 밀도, 적층 결함 밀도, 점 결함 밀도) 등의 결함 밀도를 베이스 기판의 단결정층에 비해 저감시킨 SiC층을 배치함으로써, 고품질의 반도체 장치를 제조할 수 있는 탄화규소 기판을 얻을 수 있다.
상기 탄화규소 기판에 있어서 바람직하게는, SiC층의 X선 로킹 커브의 반치폭은 상기 단결정층의 X선 로킹 커브의 반치폭보다 작다. 이와 같이, 베이스 기판의 단결정층에 비해 X선 로킹 커브의 반치폭이 작은, 즉 결정성이 높은 SiC층을 배치함으로써, 고품질의 반도체 장치를 제조할 수 있는 탄화규소 기판을 얻을 수 있다.
상기 탄화규소 기판에 있어서, 베이스 기판의 불순물 밀도는 5×1018 ㎝-3 이상으로 할 수 있다. 이것에 의해, 베이스 기판의 캐리어 밀도가 상승하고, 예컨대 SiC층이 형성된 측과 반대측인 베이스 기판의 주면 위에 전극을 형성하여, 전류의 경로가 베이스 기판을 두께 방향으로 가로지르도록 한 종형의 반도체 장치의 제조에 적합한 탄화규소 기판을 얻을 수 있다.
상기 탄화규소 기판에 있어서, 베이스 기판의 저항률은 1×105 Ω?㎝ 이상으로 할 수 있다. 이것에 의해, 베이스 기판의 저항값이 상승하고, 예컨대 베이스 기판의 주면에 따른 방향으로 전류가 흐르는 횡형 반도체 장치로서, 고주파화가 요구되는 반도체 장치의 제조에 적합한 탄화규소 기판을 얻을 수 있다.
상기 탄화규소 기판에 있어서, 상기 SiC층은 복수층 적층되어도 좋다. 이것에 의해, 원하는 반도체 장치의 구조에 따른 SiC층을 구비한 탄화규소 기판을 얻을 수 있다.
상기 탄화규소 기판에 있어서 바람직하게는, SiC층은 평면적으로 봤을 때 복수개 나란히 배치된다. 다른 관점에서 설명하면, SiC층은 베이스 기판의 주면을 따라 복수개 나란히 배치되는 것이 바람직하다. 전술한 바와 같이, 고품질의 탄화규소 단결정은 대구경화가 어렵다. 이것에 대하여, 대구경의 베이스 기판 위에 고품질의 탄화규소 단결정으로부터 채취한 SiC층을 평면적으로 복수개 나란히 배치함으로써, 고품질의 SiC층을 갖는 대구경 기판으로서 취급하는 것이 가능한 탄화규소 기판을 얻을 수 있다. 그리고, 이 탄화규소 기판을 이용함으로써, 반도체 장치의 제조 프로세스를 효율화할 수 있다. 또한, 반도체 장치의 제조 프로세스를 효율화하기 위해서는, 상기 복수의 SiC층 중 서로 인접하는 SiC층은 서로 접촉하여 배치되는 것이 바람직하다. 보다 구체적으로는, 예컨대 상기 복수의 SiC층은 평면적으로 봤을 때 매트릭스 형태로 빈틈없이 배열되는 것이 바람직하다. 또한, 인접하는 SiC층의 단부면은 그 SiC층의 주면에 대하여 실질적으로 수직인 것이 바람직하다. 이것에 의해, 탄화규소 기판을 용이하게 제조할 수 있다. 여기서, 예컨대 상기 단부면과 주면이 이루는 각이 85˚ 이상 95˚ 이하이면, 상기 단부면과 주면은 실질적으로 수직인 것으로 판단할 수 있다.
상기 탄화규소 기판에 있어서, 베이스 기판과 반대측인 SiC층의 주면은 면방위 {0001}면에 대한 오프각이 50˚ 이상 65˚ 이하여도 좋다.
육방정의 탄화규소 단결정은, <0001> 방향으로 성장시킴으로써 고품질의 단결정을 효율적으로 제작할 수 있다. 그리고, <0001> 방향으로 성장시킨 탄화규소 단결정으로부터는 {0001}면을 주면으로 하는 탄화규소 기판을 효율적으로 채취할 수 있다. 한편, 면방위 {0001}에 대한 오프각이 50˚ 이상 65˚ 이하인 주면, 예컨대 면방위 {03-38}의 주면을 갖는 탄화규소 기판을 이용함으로써, 고성능의 반도체 장치를 제조할 수 있는 경우가 있다. 그러나, <0001> 방향으로 성장시킨 탄화규소 단결정으로부터 면방위 {0001}에 대한 오프각이 50˚ 이상 65˚ 이하인 주면을 갖는 탄화규소 기판을 채취한 경우, 탄화규소 단결정에 있어서, 유효하게 이용되지 않는 부분이 많이 발생한다.
이것에 대하여, 상기 본 발명의 탄화규소 기판에서는, SiC층으로서 부정형인 탄화규소 단결정을 사용할 수 있기 때문에, SiC층의 주면을 면방위 {0001}에 대하여 50˚ 이상 65˚ 이하의 오프각을 갖는 것으로 한 경우라도, 탄화규소 단결정을 유효하게 이용할 수 있다. 또한, 그 SiC층을 평면적으로 봤을 때 복수개 나란히 배치함으로써, 대구경화가 어려운 면방위 {0001}에 대한 오프각이 50˚ 이상 65˚ 이하인 주면, 예컨대 면방위 {03-38}의 주면을 갖는 대구경의 탄화규소 기판을 용이하게 얻을 수 있다.
상기 탄화규소 기판에 있어서, 상기 주면의 오프 방위와 <1-100> 방향이 이루는 각은 5˚ 이하여도 좋다. <1-100> 방향은 탄화규소 기판에서의 대표적인 오프 방위이다. 그리고, 기판의 제조 공정에서의 슬라이스 가공의 변동 등에 기인한 오프 방위의 변동을 5˚ 이하로 함으로써, 탄화규소 기판 위에의 에피택셜 성장층의 형성 등을 용이하게 할 수 있다.
상기 탄화규소 기판에 있어서, 상기 주면의 <1-100> 방향에서의 {03-38}면에 대한 오프각은 -3˚ 이상 5˚ 이하로 할 수 있다. 이것에 의해, 탄화규소 기판을 이용하여 MOSFET 등을 제작한 경우에서의 채널 이동도를 한층 더 향상시킬 수 있다. 여기서, 면방위 {03-38}에 대한 오프각을 -3˚ 이상 +5˚ 이하로 한 것은, 채널 이동도와 그 오프각과의 관계를 조사한 결과, 이 범위 내에서 특히 높은 채널 이동도가 얻어진 것에 기초한다.
또한, 「<1-100> 방향에서의 {03-38}면에 대한 오프각」이란, <1-100> 방향 및 <0001> 방향이 규정하는 평면에 대한 상기 주면의 법선의 정사영과, {03-38}면의 법선이 이루는 각도이며, 그 부호에 있어서, 상기 정사영이 <1-100> 방향에 대하여 평행하게 근접하는 경우는 플러스이며, 상기 정사영이 <0001> 방향에 대하여 평행하게 근접하는 경우는 마이너스이다.
또한, 상기 주면의 면방위는 실질적으로 {03-38}인 것이 보다 바람직하고, 상기 주면의 면방위는 {03-38}인 것이 더 바람직하다. 여기서, 주면의 면방위가 실질적으로 {03-38}이라는 것은, 기판의 가공 정밀도 등을 고려하여 실질적으로 면방위를 {03-38}로 간주할 수 있는 오프각의 범위에 기판의 주면의 면방위가 포함되는 것을 의미하고, 이 경우의 오프각의 범위로서는 예컨대 {03-38}에 대하여 오프각이 ±2˚인 범위이다. 이것에 의해, 전술한 채널 이동도를 한층 더 향상시킬 수 있다.
상기 탄화규소 기판에 있어서, 상기 주면의 오프 방위와 <11-20> 방향이 이루는 각은 5˚ 이하여도 좋다. <11-20> 방향은 상기 <1-100> 방향과 마찬가지로, 탄화규소 기판에서의 대표적인 오프 방위이다. 그리고, 기판의 제조 공정에서의 슬라이스 가공의 변동 등에 기인한 오프 방위의 변동을 ±5˚로 함으로써, 탄화규소 기판 위에의 에피택셜 성장층의 형성 등을 용이하게 할 수 있다.
상기 탄화규소 기판에 있어서 바람직하게는, 베이스층과 반대측인 SiC층의 주면은 연마된다. 이것에 의해, 베이스층과 반대측인 SiC층의 주면 위에 고품질의 에피택셜 성장층을 형성할 수 있다. 그 결과, 그 고품질 에피택셜 성장층을 예컨대 활성층으로서 포함하는 반도체 장치를 제조할 수 있다. 즉, 이러한 구조를 채용함으로써, SiC층 위에 형성된 에피택셜 성장층을 포함하는 고품질의 반도체 장치를 제조하는 것이 가능한 탄화규소 기판을 얻을 수 있다.
본 발명에 따른 반도체 장치는 탄화규소 기판과, 탄화규소 기판 위에 형성된 에피택셜 성장층과, 에피택셜 성장층 위에 형성된 전극을 구비한다. 그리고, 그 탄화규소 기판은 상기 본 발명의 탄화규소 기판이다. 본 발명의 반도체 장치에 의하면, 상기 본 발명의 탄화규소 기판을 구비함으로써, 제조 비용이 저감된 반도체 장치를 제공할 수 있다.
본 발명에 따른 탄화규소 기판의 제조 방법은 탄화규소로 이루어지는 베이스 기판 및 단결정 탄화규소로 이루어지는 SiC 기판을 준비하는 공정과, 베이스 기판의 주면 위에 접촉하도록 SiC 기판을 배치하여, 적층 기판을 제작하는 공정과, 적층 기판을 가열함으로써, 베이스 기판과 SiC 기판을 접합하는 공정을 포함한다. 이것에 의해, 상기 본 발명의 탄화규소 기판을 용이하게 제조할 수 있다.
상기 탄화규소 기판의 제조 방법에 있어서 바람직하게는, 상기 적층 기판에서는, 베이스 기판과 SiC 기판 사이에 형성되는 간극이 100 ㎛ 이하이다.
베이스 기판 및 SiC 기판에는, 그 평탄성이 높은 경우라도, 근소한 휘어짐, 굴곡 등이 존재한다. 이 때문에, 적층 기판에서는, 베이스 기판과 SiC 기판 사이에 간극이 형성된다. 그리고, 이 간극이 100 ㎛를 초과하면, 베이스 기판과 SiC 기판의 접합 상태가 불균일하게 되는 것이 본 발명자의 검토에 의해 밝혀졌다. 따라서, 베이스 기판과 SiC 기판 사이에 형성되는 간극을 100 ㎛ 이하로 함으로써, 베이스 기판과 SiC 기판의 균일한 접합을 달성할 수 있다.
상기 탄화규소 기판의 제조 방법에 있어서 바람직하게는, 베이스 기판과 SiC 기판을 접합하는 공정에서는, 탄화규소의 승화 온도 이상의 온도역에서 적층 기판이 가열된다. 이것에 의해, 베이스 기판과 SiC 기판을 보다 확실하게 접합할 수 있다. 여기서, 「탄화규소의 승화 온도 이상의 온도역」이란, 반드시 탄화규소의 승화점 온도 이상의 온도역일 필요는 없고, 탄화규소의 승화 현상이 발생하는 온도역, 예컨대 1800℃ 이상의 온도역이면 된다.
상기 탄화규소 기판의 제조 방법에 있어서 바람직하게는, 적층 기판을 제작하는 공정에 앞서, 적층 기판을 제작하는 공정에서 서로 접촉해야 하는 베이스 기판 및 SiC 기판의 주면을 평탄화하는 공정을 더 포함한다. 베이스 기판과 SiC 기판의 접합면이 되어야 하는 면을 미리 평탄화해 둠으로써, 베이스 기판과 SiC 기판을 보다 확실하게 접합할 수 있다.
상기 탄화규소 기판의 제조 방법에 있어서, 적층 기판을 제작하는 공정은, 적층 기판을 제작하는 공정에 앞서, 적층 기판을 제작하는 공정에서 서로 접촉해야 하는 베이스 기판 및 SiC 기판의 주면을 연마하지 않고 실시되어도 좋다. 이것에 의해, 탄화규소 기판의 제조 비용을 저감할 수 있다. 특히, 베이스 기판과 SiC 기판을 접합하는 공정에서, 탄화규소의 승화 온도 이상의 온도역에서 적층 기판이 가열됨으로써, 베이스 기판 및 SiC 기판의 연마를 생략하여도 베이스 기판과 SiC 기판을 용이하게 접합할 수 있다. 여기서, 적층 기판을 제작하는 공정에서 서로 접촉해야 하는 베이스 기판 및 SiC 기판의 주면은 전술한 바와 같이 연마되지 않아도 좋다. 그러나, 기판 제작 시의 슬라이스 등에 의해 형성된 표면 부근의 손상층을 제거하는 관점에서, 예컨대 에칭으로 그 손상층을 제거하는 공정을 실시한 후에 상기 적층 기판을 제작하는 공정을 실시하는 것이 바람직하다.
상기 탄화규소 기판의 제조 방법에 있어서, 적층 기판을 제작하는 공정에서는, 베이스 기판 위에 복수의 SiC 기판이 적층되어도 좋다. 이것에 의해, 복수의 SiC층이 적층된 탄화규소 기판을 제조할 수 있다.
상기 탄화규소 기판의 제조 방법에 있어서, 적층 기판을 제작하는 공정에서, SiC 기판은 평면적으로 봤을 때 복수개 나란히 배치되어도 좋다. 다른 관점에서 설명하면, SiC 기판은 베이스 기판의 주면을 따라 복수개 나란히 배치되어도 좋다. 이것에 의해, 고품질의 SiC층을 갖는 대구경 기판으로서 취급하는 것이 가능한 탄화규소 기판을 제조할 수 있다.
상기 탄화규소 기판의 제조 방법에서는, 베이스 기판과 SiC 기판을 접합하는 공정 이후에, SiC 기판 위에 다른 SiC 기판을 적층함으로써, 제2 적층 기판을 제작하는 공정과, 제2 적층 기판을 가열함으로써, 적층 기판과 상기 다른 SiC 기판을 접합하는 공정을 더 포함하여도 좋다. 이와 같이 SiC 기판을 배치하는 공정과, 그 SiC 기판을 접합하는 공정을 반복하여 실시함으로써, SiC층이 복수층 적층된 탄화규소 기판을 용이하게 제조할 수 있다.
상기 탄화규소 기판의 제조 방법에 있어서, 제2 적층 기판을 제작하는 공정에서는, 상기 다른 SiC 기판은 평면적으로 봤을 때 복수개 나란히 배치되어도 좋다. 다른 관점에서 설명하면, 상기 다른 SiC 기판은 베이스 기판의 주면을 따라 복수개 나란히 배치되어도 좋다. 이것에 의해, 고품질의 SiC층을 복수개 갖는 대구경의 기판으로서 취급하는 것이 가능한 탄화규소 기판을 제조할 수 있다.
상기 탄화규소 기판의 제조 방법에 있어서, 상기 제2 적층 기판을 제작하는 공정은, 제2 적층 기판을 제작하는 공정에 앞서, 제2 적층 기판을 제작하는 공정에서 서로 접촉해야 하는 SiC 기판 및 다른 SiC 기판의 주면을 연마하지 않고 실시되어도 좋다. 이것에 의해, 탄화규소 기판의 제조 비용을 저감할 수 있다.
상기 탄화규소 기판의 제조 방법에 있어서, 적층 기판을 제작하는 공정에서, 베이스 기판과 반대측인 SiC 기판의 주면은 {0001}면에 대한 오프각이 50˚ 이상 65˚ 이하여도 좋다. 이것에 의해, 베이스 기판과 반대측인 SiC층의 주면에 있어서 {0001}면에 대한 오프각이 50˚ 이상 65˚ 이하인 탄화규소 기판을 용이하게 제조할 수 있다.
상기 탄화규소 기판의 제조 방법에 있어서, 적층 기판을 제작하는 공정에서, 베이스 기판과 반대측인 SiC 기판의 주면은 오프 방위와 <1-100> 방향이 이루는 각이 5˚ 이하여도 좋다. 이것에 의해, 제작되는 탄화규소 기판 위에의 에피택셜 성장층의 형성 등을 용이하게 할 수 있다.
상기 탄화규소 기판의 제조 방법에 있어서, 적층 기판을 제작하는 공정에서, 베이스 기판과 반대측인 SiC 기판의 주면은 <1-100> 방향에서의 {03-38}면에 대한 오프각이 -3˚ 이상 5˚ 이하여도 좋다. 이것에 의해, 제조되는 탄화규소 기판을 이용하여 MOSFET 등을 제작한 경우에서의 채널 이동도를 한층 더 향상시킬 수 있다.
상기 탄화규소 기판의 제조 방법에 있어서, 적층 기판을 제작하는 공정에서, 베이스 기판과 반대측인 SiC 기판의 주면은 오프 방위와 <11-20> 방향이 이루는 각이 5˚ 이하여도 좋다. 이것에 의해, 제작되는 탄화규소 기판 위에의 에피택셜 성장층의 형성 등을 용이하게 할 수 있다.
상기 탄화규소 기판의 제조 방법에 있어서, 베이스 기판과 SiC 기판을 접합하는 공정에서는, 대기 분위기를 감압함으로써 얻어진 분위기 속에서 적층 기판이 가열되어도 좋다. 이것에 의해, 탄화규소 기판의 제조 비용을 저감할 수 있다.
상기 탄화규소 기판의 제조 방법에 있어서, 베이스 기판과 SiC 기판을 접합하는 공정에서는, 10-1 Pa보다 높고 104 Pa보다 낮은 압력 하에서 상기 적층 기판이 가열되어도 좋다. 이것에 의해, 간소한 장치에 의해 상기 접합을 실시하는 것이 가능해지고 비교적 단시간에 접합을 실시하기 위한 분위기를 얻는 것이 가능해져, 탄화규소 기판의 제조 비용을 저감할 수 있다.
상기 탄화규소 기판의 제조 방법에 있어서, 적층 기판에서의 베이스 기판과 반대측인 SiC 기판의 주면에 대응하는 SiC 기판의 주면을 연마하는 공정을 더 포함하여도 좋다. 이것에 의해, 베이스 기판과 반대측인 SiC층(SiC 기판)의 주면 위에 고품질의 에피택셜 성장층을 형성할 수 있다. 그 결과, 그 고품질 에피택셜 성장층을 예컨대 활성층으로서 포함하는 반도체 장치를 제조할 수 있다. 즉, 이러한 공정을 채용함으로써, 상기 SiC층 위에 형성된 에피택셜층을 포함하는 고품질의 반도체 장치를 제조하는 것이 가능한 탄화규소 기판을 얻을 수 있다. 여기서, 그 SiC 기판의 주면의 연마는 베이스 기판과 SiC 기판의 접합 후에 실시되어도 좋고, 상기 적층 기판에서 베이스 기판과 반대측의 주면이 되어야 하는 SiC 기판의 주면을 미리 연마함으로써, 적층 기판을 제작하는 공정에 앞서 실시되어도 좋다.
이상의 설명으로부터 명백한 바와 같이, 본 발명의 탄화규소 기판 및 그 제방법에 의하면, 탄화규소 기판을 이용한 반도체 장치의 제조 비용의 저감을 실현할 수 있는 탄화규소 기판 및 그 제조 방법을 제공할 수 있다. 또한, 본 발명의 반도체 장치에 의하면, 제조 비용이 저감된 반도체 장치를 제공할 수 있다.
도 1은 탄화규소 기판의 구조를 도시하는 개략 단면도이다.
도 2는 탄화규소 기판의 제조 방법을 개략적으로 나타내는 흐름도이다.
도 3은 탄화규소 기판의 구조를 도시하는 개략 단면도이다.
도 4는 탄화규소 기판의 제조 방법을 개략적으로 나타내는 흐름도이다.
도 5는 탄화규소 기판의 구조를 도시하는 개략 단면도이다.
도 6은 탄화규소 기판의 구조를 도시하는 개략 평면도이다.
도 7은 종형 MOSFET의 구조를 도시하는 개략 단면도이다.
도 8은 종형 MOSFET의 제조 방법을 개략적으로 나타내는 흐름도이다.
도 9는 종형 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 10은 종형 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 11은 종형 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 12는 종형 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 13은 EBSD의 분석 위치를 도시하는 개략 단면도이다.
도 14는 도 13의 위치 A에서의 EBSD 패턴이다.
도 15는 도 13의 위치 B에서의 EBSD 패턴이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다. 또한, 이하의 도면에서 동일 또는 상당하는 부분에는 동일한 참조 번호를 붙이고, 그 설명은 반복하지 않는다.
(제1 실시형태)
우선, 본 발명의 일 실시형태인 제1 실시형태에서의 탄화규소 기판의 구조에 대해서 설명한다. 도 1을 참조하면, 본 실시형태에서의 탄화규소 기판(1)은 탄화규소로 이루어지는 베이스 기판(10)과, 베이스 기판(10)과는 다른 단결정 탄화규소로 이루어지며, 베이스 기판(10) 위에 접촉하여 배치된 SiC층(20)을 구비한다.
이러한 구조를 가짐으로써, 탄화규소 기판(1)은, 예컨대 결함 밀도가 크고, 저품질 탄화규소 결정으로 이루어지는 베이스 기판(10)을 정해진 형상 및 크기로 가공하며, 베이스 기판(10) 위에 고품질이지만 원하는 형상 등이 실현되어 있지 않은 탄화규소 단결정을 SiC층(20)으로서 배치할 수 있다. 이 탄화규소 기판(1)은 정해진 형상 및 크기로 통일되어 있기 때문에 반도체 장치의 제조를 효율화할 수 있다. 또한, 탄화규소 기판(1)의 고품질 SiC층(20)을 사용하여 반도체 장치를 제조하는 것이 가능하기 때문에, 탄화규소 단결정을 유효하게 이용할 수 있다. 그 결과, 본 실시형태에서의 탄화규소 기판(1)은 반도체 장치의 제조 비용의 저감을 실현할 수 있는 탄화규소 기판이다.
여기서, 탄화규소 기판(1)에서는, 베이스 기판(10)이 단결정 탄화규소로 이루어지는 것이 바람직하다. 이것에 의해, 단결정 탄화규소로 이루어지는 SiC층(20)과의 여러 가지 물성값의 차가 작아지고, 여러 가지 환경 하, 특히 반도체 장치의 제조 프로세스에 있어서 안정적인 탄화규소 기판이 된다.
그리고, 탄화규소 기판(1)에서는, SiC층(20)의 마이크로파이프 밀도가 베이스 기판(10)의 마이크로파이프 밀도보다 작은 것이 바람직하다. 또한, 탄화규소 기판(1)에서는, SiC층(20)의 관통 나선 전위 밀도가 베이스 기판(10)의 관통 나선 전위 밀도보다 작은 것이 바람직하다. 또한, 탄화규소 기판(1)에서는, SiC층(20)의 관통 칼날 전위 밀도가 베이스 기판(10)의 관통 칼날 전위 밀도보다 작은 것이 바람직하다. 또한, 탄화규소 기판(1)에서는, SiC층(20)의 기저면 전위 밀도가 베이스 기판(10)의 기저면 전위 밀도보다 작은 것이 바람직하다. 또한, 탄화규소 기판(1)에서는, SiC층(20)의 혼합 전위 밀도가 베이스 기판(10)의 혼합 전위 밀도보다 작은 것이 바람직하다. 또한, 탄화규소 기판(1)에서는, SiC층(20)의 적층 결함 밀도가 베이스 기판(10)의 적층 결함 밀도보다 작은 것이 바람직하다. 또한, 탄화규소 기판(1)에서는, SiC층(20)의 점 결함 밀도가 베이스 기판(10)의 점 결함 밀도보다 작은 것이 바람직하다. 이와 같이, 결함 밀도를 베이스 기판(10)에 비해 저감시킨 SiC층(20)을 배치함으로써, 고품질의 반도체 장치를 제조할 수 있는 탄화규소 기판(1)을 얻을 수 있다. 또한, 탄화규소 기판(1)에서는, SiC층(20)의 X선 로킹 커브의 반치폭은 베이스 기판(10)의 X선 로킹 커브의 반치폭보다 작은 것이 바람직하다. 이와 같이, 베이스 기판(10)에 비해 X선 로킹 커브의 반치폭이 작은, 즉 결정성이 높은 SiC층(20)을 배치함으로써, 고품질의 반도체 장치를 제조할 수 있는 탄화규소 기판(1)을 얻을 수 있다.
또한, 도 1을 참조하면, 탄화규소 기판(1)에 있어서, 베이스 기판(10)은 SiC층(20)에 대향하는 측의 주면(10A)을 포함하도록 단결정 탄화규소로 이루어지는 단결정층(10B)을 포함하여도 좋다. 이와 같이 함으로써, 탄화규소 기판(1)을 이용하여 반도체 장치를 제조함에 있어서, 제조 프로세스의 초기에서는 취급이 용이한 두께가 큰 상태를 유지하고, 제조 프로세스의 도중에 단결정층(10B) 이외의 베이스 기판의 영역(10C)을 제거하여 베이스 기판(10) 중 단결정층(10B)만을 반도체 장치의 내부에 잔존시킬 수 있다. 이것에 의해, 제조 프로세스에서의 탄화규소 기판(1)의 취급을 용이하게 하면서 고품질의 반도체 장치를 제조할 수 있다.
또한, 탄화규소 기판(1)에서는, SiC층(20)의 마이크로파이프 밀도가 단결정층(10B)의 마이크로파이프 밀도보다 작은 것이 바람직하다. 또한, 탄화규소 기판(1)에서는, SiC층(20)의 관통 나선 전위 밀도가 단결정층(10B)의 관통 나선 전위 밀도보다 작은 것이 바람직하다. 또한, 탄화규소 기판(1)에서는, SiC층(20)의 관통 칼날 전위 밀도가 단결정층(10B)의 관통 칼날 전위 밀도보다 작은 것이 바람직하다. 또한, 탄화규소 기판(1)에서는, SiC층(20)의 기저면 전위 밀도가 상기 단결정층(10B)의 기저면 전위 밀도보다 작은 것이 바람직하다. 또한, 상기 탄화규소 기판(1)에서는, SiC층(20)의 혼합 전위 밀도가 단결정층(10B)의 혼합 전위 밀도보다 작은 것이 바람직하다. 또한 탄화규소 기판(1)에서는, SiC층(20)의 적층 결함 밀도가 단결정층(10B)의 적층 결함 밀도보다 작은 것이 바람직하다. 또한, 탄화규소 기판(1)에서는, SiC층(20)의 점 결함 밀도가 단결정층(10B)의 점 결함 밀도보다 작은 것이 바람직하다. 이와 같이, 결함 밀도를 베이스 기판(10)의 단결정층(10B)에 비해 저감시킨 SiC층(20)을 배치함으로써, 고품질의 반도체 장치를 제조할 수 있는 탄화규소 기판(1)을 얻을 수 있다.
또한, 탄화규소 기판(1)에서는, SiC층(20)의 X선 로킹 커브의 반치폭이 단결정층(10B)의 X선 로킹 커브의 반치폭보다 작은 것이 바람직하다. 이와 같이, 베이스 기판(10)의 단결정층(10B)에 비해 X선 로킹 커브의 반치폭이 작은, 즉 결정성이 높은 SiC층(20)을 배치함으로써, 고품질의 반도체 장치를 제조할 수 있는 탄화규소 기판(1)을 얻을 수 있다.
또한, 본 실시형태에서의 탄화규소 기판(1)에서는, 베이스 기판(10)의 불순물 밀도를 5×1018 ㎝-3 이상으로 할 수 있다. 이것에 의해, 베이스 기판(10)의 캐리어 밀도가 상승하고, 종형의 반도체 장치의 제조에 적합한 탄화규소 기판(1)을 얻을 수 있다. 또한, 베이스 기판(10)의 불순물 농도는 2×1019 ㎝-3보다 크게 할 수 있다. 그리고, SiC층(20)의 불순물 농도는 5×1018 ㎝-3보다 크고 2×1019 ㎝-3보다 작게 할 수 있다. 이것에 의해, 열처리에 의한 적층 결함의 발생을 억제하면서, 두께 방향의 저항률을 저감할 수 있다.
또한, 본 실시형태에서의 탄화규소 기판(1)에서는, 베이스 기판(10)의 저항률을 1×105 Ω?㎝ 이상으로 할 수 있다. 이것에 의해, 베이스 기판(10)의 저항값이 상승하고, 고주파화가 요구되는 횡형 반도체 장치의 제조에 적합한 탄화규소 기판(1)을 얻을 수 있다.
또한, 본 실시형태에서의 탄화규소 기판(1)에 있어서, 베이스 기판(10)과 반대측인 SiC층(20)의 주면(20A)은 면방위 {0001}에 대한 오프각이 50˚ 이상 65˚ 이하여도 좋다. 이것에 의해, 탄화규소 단결정을 유효하게 이용하면서, 고성능의 반도체 장치를 제조할 수 있는 탄화규소 기판(1)을 얻을 수 있다.
그리고, 탄화규소 기판(1)에서는, 주면(20A)의 오프 방위와 <1-100> 방향이 이루는 각이 5˚ 이하여도 좋다. <1-100> 방향은 탄화규소 기판에서의 대표적인 오프 방위이다. 그리고, 탄화규소 기판(1)의 제조 공정에서의 슬라이스 가공의 변동 등에 기인한 오프 방위의 변동을 5˚ 이하로 함으로써, 탄화규소 기판(1) 위[주면(20A) 위]에의 에피택셜 성장층의 형성 등을 용이하게 할 수 있다. 또한, 탄화규소 기판(1)에서는, <1-100> 방향에서의 {03-38}면에 대한 주면(20A)의 오프각을 -3˚ 이상 5˚ 이하로 할 수 있다. 이것에 의해, 탄화규소 기판(1)을 이용하여 MOSFET 등을 제작한 경우에서의 채널 이동도를 한층 더 향상시킬 수 있다.
한편, 탄화규소 기판(1)에서는, 주면(20A)의 오프 방위와 <11-20> 방향이 이루는 각이 5˚ 이하여도 좋다. <11-20> 방향은 상기 <1-100> 방향과 마찬가지로, 탄화규소 기판에서의 대표적인 오프 방위이다. 그리고, 탄화규소 기판(1)의 제조 공정에서의 슬라이스 가공의 변동 등에 기인한 오프 방위의 변동을 ±5˚로 함으로써, SiC층(20) 위에의 에피택셜 성장층의 형성 등을 용이하게 할 수 있다.
또한, 본 실시형태에서의 탄화규소 기판(1)에 있어서, 베이스 기판(10)과 반대측인 SiC층(20)의 주면(20A)은 연마되는 것이 바람직하다. 이것에 의해, 주면(20A) 위에 고품질의 에피택셜 성장층을 형성하는 것이 가능해진다. 그 결과, 그 고품질 에피택셜 성장층을 예컨대 활성층으로서 포함하는 반도체 장치를 제조할 수 있다. 즉, 이러한 구조를 채용함으로써, SiC층(20) 위에 형성된 에피택셜층을 포함하는 고품질의 반도체 장치를 제조하는 것이 가능한 탄화규소 기판(1)을 얻을 수 있다.
다음에, 상기 탄화규소 기판(1)의 제조 방법에 대해서 설명한다. 도 2를 참조하면, 본 실시형태에서의 탄화규소 기판의 제조 방법에서는, 먼저, 공정 (S10)으로서 기판 준비 공정이 실시된다. 이 공정 (S10)에서는, 탄화규소로 이루어지는 베이스 기판(10) 및 단결정 탄화규소로 이루어지는 SiC 기판(20)이 준비된다.
다음에, 공정 (S20)으로서 기판 평탄화 공정이 실시된다. 이 공정 (S20)에서는, 후술하는 공정 (S30)에서 서로 접촉해야 하는 베이스 기판(10) 및 SiC 기판(20)의 주면(접합면)이, 예컨대 연마에 의해 평탄화된다. 또한, 이 공정 (S20)은 필수적인 공정이 아니지만, 이것을 실시해 둠으로써, 서로 대향하는 베이스 기판(10)과 SiC 기판(20) 사이의 간극의 크기가 균일해지기 때문에, 후술하는 공정 (S40)에서 접합면 내에서의 반응(접합)의 균일성이 향상한다. 그 결과, 베이스 기판(10)과 SiC 기판(20)을 보다 확실하게 접합할 수 있다. 또한, 한층 더 확실하게 베이스 기판(10)과 SiC 기판을 접합하기 위해서는, 상기 접합면의 면 거칠기(Ra)는 100 ㎚ 미만인 것이 바람직하고, 50 ㎚ 미만인 것이 바람직하다. 또한, 접합면의 면 거칠기(Ra)를 10 ㎚ 미만으로 함으로써, 더 확실한 접합을 달성할 수 있다.
한편, 공정 (S20)을 생략하여, 서로 접촉해야 하는 베이스 기판(10) 및 SiC 기판(20)의 주면을 연마하지 않고 공정 (S30)이 실시되어도 좋다. 이것에 의해, 탄화규소 기판(1)의 제조 비용을 저감할 수 있다. 또한, 베이스 기판(10) 및 SiC 기판(20)의 제작 시의 슬라이스 등에 의해 형성된 표면 부근의 손상층을 제거하는 관점에서, 예컨대 에칭으로 그 손상층을 제거하는 공정을 상기 공정 (S20) 대신에, 또는 상기 공정 (S20) 후에 실시한 다음에, 후술하는 공정 (S30)을 실시하여도 좋다.
다음에, 공정 (S30)으로서, 적층 공정이 실시된다. 이 공정 (S30)에서는, 베이스 기판(10)의 주면 위에 접촉하도록 SiC 기판(20)이 배치되어, 적층 기판이 제작된다. 여기서, 이 공정 (S30)에 있어서, 베이스 기판(10)과 반대측인 SiC 기판(20)의 주면(20A)은 {0001}면에 대한 오프각이 50˚ 이상 65˚ 이하여도 좋다. 이것에 의해, {0001}면에 대한 SiC층(20)의 주면(20A)의 오프각이 50˚ 이상 65˚ 이하인 탄화규소 기판(1)을 용이하게 제조할 수 있다. 또한, 공정 (S30)에서는, 상기 주면(20A)의 오프 방위와 <1-100> 방향이 이루는 각은 5˚ 이하여도 좋다. 이것에 의해, 제작되는 탄화규소 기판(1) 위[주면(20A) 위]에의 에피택셜 성장층의 형성 등을 용이하게 할 수 있다. 또한, 공정 (S30)에서는, <1-100> 방향에서의 {03-38}면에 대한 주면(20A)의 오프각이 -3˚ 이상 5˚ 이하여도 좋다. 이것에 의해, 제조되는 탄화규소 기판(1)을 이용하여 MOSFET 등을 제작한 경우에서의 채널 이동도를 한층 더 향상시킬 수 있다.
한편, 공정 (S30)에서는, 주면(20A)의 오프 방위와 <11-20> 방향이 이루는 각은 5˚ 이하여도 좋다. 이것에 의해, 제작되는 탄화규소 기판(1) 위에의 에피택셜 성장층의 형성 등을 용이하게 할 수 있다.
다음에, 공정 (S40)으로서, 접합 공정이 실시된다. 이 공정 (S40)에서는, 상기 적층 기판이 가열됨으로써, 베이스 기판(10)과 SiC 기판(20)이 접합된다. 이상의 프로세스에 의해, 접합된 SiC 기판(20)을 SiC층으로서 구비한 제1 실시형태에서의 탄화규소 기판(1)을 용이하게 제조할 수 있다. 또한, 이 공정 (S40)에서는, 대기 분위기를 감압함으로써 얻어진 분위기 속에서 상기 적층 기판이 가열되어도 좋다. 이것에 의해, 탄화규소 기판(1)의 제조 비용을 저감할 수 있다.
여기서, 공정 (S30)에서 제작된 적층 기판에서는, 베이스 기판(10)과 SiC 기판(20) 사이에 형성되는 간극이 100 ㎛ 이하인 것이 바람직하다. 이것에 의해, 공정 (S40)에서, 베이스 기판(10)과 SiC 기판(20)의 균일한 접합을 달성할 수 있다.
또한, 상기 공정 (S40)에서는, 탄화규소의 승화 온도 이상의 온도역에서 상기 적층 기판이 가열되는 것이 바람직하다. 이것에 의해, 베이스 기판(10)과 SiC 기판(20)을 보다 확실하게 접합할 수 있다. 특히, 적층 기판에서의 베이스 기판(10)과 SiC 기판(20) 사이에 형성되는 간극을 100 ㎛ 이하로 해 둠으로써, SiC의 승화에 의한 균질한 접합을 달성할 수 있다.
공정 (S40)에서의 적층 기판의 가열 온도는 1800℃ 이상 2500℃ 이하인 것이 바람직하다. 가열 온도가 1800℃보다 낮은 경우, 베이스 기판(10)과 SiC 기판(20)의 접합에 장시간을 요하고, 탄화규소 기판(1)의 제조 효율이 저하된다. 한편, 가열 온도가 2500℃를 초과하면, 베이스 기판(10) 및 SiC 기판(20)의 표면이 거칠어져, 제작되는 탄화규소 기판(1)에 결정 결함이 많이 발생할 우려가 있다. 탄화규소 기판(1)에서의 결함 발생을 한층 더 억제하면서 제조 효율을 향상시키기 위해서는, 공정 (S40)에서의 적층 기판의 가열 온도는 1900℃ 이상 2100℃ 이하인 것이 바람직하다. 또한, 이 공정 (S40)에서의 가열 시의 분위기의 압력을 10-5 Pa 이상 106 Pa 이하로 함으로써, 간소한 장치에 의해 상기 접합을 실시할 수 있다. 또한, 공정 (S40)에서는, 10-1 Pa보다 높고 104 Pa보다 낮은 압력 하에서 상기 적층 기판이 가열되어도 좋다. 이것에 의해, 간소한 장치에 의해 상기 접합을 실시하는 것이 가능해지고 비교적 단시간에 접합을 실시하기 위한 분위기를 얻는 것이 가능해져, 탄화규소 기판(1)의 제조 비용을 저감할 수 있다. 또한, 공정 (S40)에서의 가열 시의 분위기는 비활성 가스 분위기여도 좋다. 그리고, 그 분위기로서 비활성 가스 분위기를 채용하는 경우, 아르곤, 헬륨 및 질소를 포함하는 군에서 선택되는 적어도 하나를 포함하는 비활성 가스 분위기인 것이 바람직하다.
또한, 본 실시형태에서의 탄화규소 기판(1)의 제조 방법에서는, 적층 기판에서의 베이스 기판(10)과 반대측인 SiC 기판(20)의 주면(20A)에 대응하는 SiC 기판(20)의 주면을 연마하는 공정을 더 포함하여도 좋다. 이것에 의해, 베이스 기판(10)과 반대측인 SiC층(20)의 주면(20A)이 연마된 탄화규소 기판(1)을 제조할 수 있다. 여기서, 그 연마를 수행하는 공정은 공정 (S10) 이후라면 베이스 기판(10)과 SiC 기판(20)과의 접합 전에 실시되어도 좋고, 접합 후에 실시되어도 좋다.
(제2 실시형태)
다음에, 본 발명의 다른 실시형태인 제2 실시형태에 대해서 설명한다. 도 3을 참조하면, 제2 실시형태에서의 탄화규소 기판(1)은, 기본적으로는 제1 실시형태에서의 탄화규소 기판(1)과 같은 구성을 가지며, 동일한 효과를 발휘하고, 마찬가지로 제조할 수 있다. 그러나, 제2 실시형태에서의 탄화규소 기판(1)은 SiC층(20)이 복수층 적층되는 점에서, 제1 실시형태와 상이하다.
즉, 도 3을 참조하면, 제2 실시형태의 탄화규소 기판(1)에서는, 베이스 기판(10) 위에 복수층(본 실시형태에서는 2층)의 SiC층(20)을 구비한다. 이것에 의해, 본 실시형태에서의 탄화규소 기판(1)은 원하는 반도체 장치의 구조에 따른 SiC층(20)을 구비한 탄화규소 기판이 된다. 보다 구체적으로는, 예컨대 탄화규소 기판(1)이 종형 파워 디바이스(종형 MOSFET; Metal Oxide Semiconductor Field Effect Transistor 등)의 제조에 사용되는 경우, 탄화규소 기판(1)의 적층 방향(두께 방향)에서의 저항률을 될 수 있는 한 저감하기 위해, 베이스 기판(10)에서의 불순물 밀도를 높게 하는 것이 바람직하다. 한편, 베이스 기판(10)의 불순물 밀도를 크게 함에 따라 베이스 기판(10)을 구성하는 SiC의 격자 상수가 변화한다. 이 때문에 불순물 밀도가 높은 베이스 기판(10) 위에 불순물 밀도가 베이스 기판(10)에 비해 대폭 작은 SiC 기판(20)을 직접 접합하면, 베이스 기판(10)과 SiC 기판(20)의 격자 상수의 차이에 기인하여, 얻어지는 탄화규소 기판(1)의 왜곡이나 휘어짐이 커질 우려가 있고, 또한 결정 결함의 밀도가 커질 우려가 있다. 이것에 대하여, 불순물 밀도가 큰 베이스 기판(10)과 불순물 밀도가 작은 SiC 기판(20) 사이에, 불순물 밀도가 양자의 중간인 다른 SiC 기판(20)을 사이에 두고 탄화규소 기판(1)의 두께 방향으로 격자 상수를 서서히 변화시킴으로써, 이러한 문제의 발생을 억제할 수 있다.
다음에, 제2 실시형태에서의 탄화규소 기판(1)의 제조 방법에 대해서 설명한다. 제2 실시형태에서의 탄화규소 기판(1)은, 상기 제1 실시형태에서의 탄화규소 기판(1)의 제조 방법의 공정 (S30)에 있어서, 베이스 기판(10) 위에 복수(2장)의 SiC 기판(20)을 적층함으로써, 제1 실시형태와 마찬가지로 실시될 수 있다. 한편, 이하와 같은 제조 프로세스를 채용함으로써, 보다 강고히 접합된 복수층의 SiC 기판(20)을 구비한 탄화규소 기판(1)을 제조할 수 있다.
즉, 도 4를 참조하면, 먼저, 제1 실시형태의 경우와 마찬가지로 공정 (S10)?(S40)까지 실시한다. 그 후, 공정 (S50)으로서, 제2 적층 공정이 실시된다. 이 공정 (S50)에서는, 공정 (S30)에서 베이스 기판(10) 위에 적층되고, 공정 (S40)에서 베이스 기판(10)에 접합된 SiC 기판(20) 위에 다른 SiC 기판(20)을 더 적층함으로써, 제2 적층 기판이 제작된다.
다음에, 공정 (S60)으로서, 제2 접합 공정이 실시된다. 이 공정 (S60)에서는, 상기 공정 (S40)과 마찬가지로 상기 제2 적층 기판을 가열함으로써, 다른 SiC 기판(20)과 적층 기판이 접합된다. 이와 같이, SiC 기판(20)을 배치(적층)하는 공정과, 상기 SiC 기판(20)을 접합하는 공정을 반복하여 실시함으로써, SiC층(20)이 복수층 적층된 탄화규소 기판(1)을 용이하게 제조할 수 있다.
또한, 상기 제조 방법에서는, 공정 (S50)에서 서로 접촉해야 하는 SiC 기판(20)의 주면(접합면)이 평탄화되어도 좋다. 이 때, 보다 확실하게 SiC 기판(20)들을 서로 접합하기 위해서는, 상기 접합면의 면 거칠기(Ra)가 100 ㎚ 미만인 것이 바람직하고, 50 ㎚ 미만인 것이 바람직하다. 또한, 접합면의 면 거칠기(Ra)를 10 ㎚ 미만으로 함으로써, 더 확실한 접합을 달성할 수 있다. 한편, 상기 평탄화로서의 연마를 생략하여, 서로 접촉해야 하는 SiC 기판(20)의 주면을 연마하지 않고 공정 (S50)이 실시되어도 좋다. 이것에 의해, 탄화규소 기판(1)의 제조 비용을 저감할 수 있다. 또한, SiC 기판(20) 제작 시의 슬라이스 등에 의해 형성된 표면 부근의 손상층을 제거하는 관점에서, 예컨대 에칭으로 그 손상층을 제거하는 공정을 상기 평탄화 대신에, 또는 상기 평탄화가 실시된 후에 실시하고, 그 후 공정 (S50)을 실시하여도 좋다.
(실시형태 3)
다음에, 본 발명의 또 다른 실시형태인 실시형태 3에 대해서 설명한다. 도 5 및 도 6을 참조하면, 제3 실시형태에서의 탄화규소 기판(1)은 기본적으로는 제1 실시형태에서의 탄화규소 기판(1)과 같은 구성을 가지며, 동일한 효과를 발휘하고, 마찬가지로 제조할 수 있다. 그러나, 제3 실시형태에서의 탄화규소 기판(1)은 평면적으로 봤을 때 SiC층(20)이 복수개 나란히 배치되는 점에서, 제1 실시형태의 경우와 상이하다.
즉, 도 5 및 도 6을 참조하면, 제3 실시형태의 탄화규소 기판(1)에서는, SiC층(20)은 평면적으로 봤을 때 복수개(본 실시형태에서는 9개) 나란히 배치된다. 즉, SiC층(20)은 베이스 기판(10)의 주면(10A)을 따라 복수개 나란히 배치된다. 보다 구체적으로는, 9개의 SiC층(20)은 베이스 기판(10) 위에서 인접하는 SiC층(20)들이 서로 접촉하도록 매트릭스 형태로 배치된다. 이것에 의해, 본 실시형태에서의 탄화규소 기판(1)은 고품질의 SiC층(20)을 갖는 대구경의 기판으로서 취급하는 것이 가능한 탄화규소 기판(1)이 된다. 그리고, 이 탄화규소 기판(1)을 이용함으로써, 반도체 장치의 제조 프로세스를 효율화할 수 있다. 또한, 도 5를 참조하면, 인접하는 SiC층(20)의 단부면(20B)은 그 SiC층(20)의 주면(20A)에 대하여 실질적으로 수직이다. 이것에 의해, 본실시형태의 탄화규소 기판(1)은 용이하게 제조 가능하게 된다. 또한, 제3 실시형태에서의 탄화규소 기판(1)은 공정 (S30)에서 단부면(20B)이 주면(20A)에 대하여 실질적으로 수직인 복수개의 SiC 기판(20)을 평면적으로 나란히 배치함으로써, 제1 실시형태의 경우와 마찬가지로 제조될 수 있다.
또한, 상기 제2 실시형태 및 제3 실시형태에서의 탄화규소 기판의 구조는 조합되어도 좋다. 구체적으로는, 예컨대 베이스 기판(10) 위에 SiC층(20)이 배치되고, 그 SiC층(20) 위에, 평면적으로 봤을 때 복수개의 SiC층(20)이 나란히 배치되어도 좋다. 이러한 탄화규소 기판(1)은 상기 제2 실시형태에서 도 4에 기초하여 설명한 제조 방법의 공정 (S50)에서, 단부면(20B)이 주면(20A)에 대하여 실질적으로 수직인 SiC 기판(20)을 평면적으로 봤을 때 복수개 나란히 배치함으로써, 제조될 수 있다.
또한, 상기 실시형태의 탄화규소 기판(1)에서는, SiC층(20)을 구성하는 탄화규소의 결정 구조가 육방정계인 것이 바람직하고, 4H-SiC인 것이 보다 바람직하다. 또한, 베이스층(10)과 SiC층(20)[복수의 SiC층(20)을 갖는 경우, 인접하는 SiC층(20)들에 대해서도]은 동일한 결정 구조를 갖는 탄화규소 단결정으로 이루어지는 것이 바람직하다. 이와 같이, 동일한 결정 구조의 탄화규소 단결정을 베이스층(10) 및 SiC층(20)에 채용함으로써, 열팽창 계수 등의 물리적 성질이 통일되고, 탄화규소 기판(1) 및 상기 탄화규소 기판(1)을 이용한 반도체 장치의 제조 프로세스에 있어서, 탄화규소 기판(1)의 휘어짐이나, 베이스층(10)과 SiC층(20)의 분리, 또는 SiC층(20)들 간의 분리의 발생을 억제할 수 있다.
또한, SiC층(20)과 베이스층(10)[복수의 SiC층(20)을 갖는 경우, 인접하는 SiC층(20)들에 대해서도]은 각각을 구성하는 탄화규소 단결정의 c축이 이루는 각이 1˚ 미만인 것이 바람직하고, 0.1˚ 미만인 것이 보다 바람직하다. 또한, 그 탄화규소 단결정의 c면이 면내에서 회전하지 않는 것이 바람직하다.
또한, 베이스 기판(10)의 구경은 2인치 이상인 것이 바람직하고, 6인치 이상인 것이 보다 바람직하다. 또한, 탄화규소 기판(1)의 두께는 200 ㎛ 이상 1000 ㎛ 이하인 것이 바람직하며, 300 ㎛ 이상 700 ㎛ 이하인 것이 보다 바람직하다. 또한, SiC층(20)의 저항률은 50 mΩ㎝ 이하인 것이 바람직하고, 20 mΩ㎝ 이하인 것이 보다 바람직하다.
(제4 실시형태)
다음에, 상기 본 발명의 탄화규소 기판을 이용하여 제작되는 반도체 장치의 일례를 제4 실시형태로서 설명한다. 도 7을 참조하면, 본 발명에 의한 반도체 장치(101)는 종형 DiMOSFET(Double Implanted MOSFET)로서, 기판(102), 버퍼층(121), 내압 유지층(122), p 영역(123), n+ 영역(124), p+ 영역(125), 산화막(126), 소스 전극(111) 및 상부 소스 전극(127), 게이트 전극(110) 및 기판(102)의 이면측에 형성된 드레인 전극(112)을 구비한다. 구체적으로는, 도전형이 n형인 탄화규소로 이루어지는 기판(102)의 표면 위에, 탄화규소로 이루어지는 버퍼층(121)이 형성된다. 기판(102)으로서는, 상기 제1 실시형태?제3 실시형태에서 설명한 탄화규소 기판(1)을 포함하는 본 발명의 탄화규소 기판이 채용된다. 그리고, 상기 제1 실시형태?제3 실시형태의 탄화규소 기판(1)이 채용되는 경우, 버퍼층(121)은 탄화규소 기판(1)의 SiC층(20) 위에 형성된다. 버퍼층(121)은 도전형이 n형이며, 그 두께는 예컨대 0.5 ㎛이다. 또한, 버퍼층(121)에서의 n형의 도전성 불순물의 밀도는 예컨대 5×1017 ㎝-3로 할 수 있다. 이 버퍼층(121) 위에는 내압 유지층(122)이 형성된다. 이 내압 유지층(122)은 도전형이 n형인 탄화규소로 이루어지고, 예컨대 그 두께는 10 ㎛이다. 또한, 내압 유지층(122)에서의 n형의 도전성 불순물의 밀도로서는, 예컨대 5×1015 ㎝-3와 같은 값을 이용할 수 있다.
이 내압 유지층(122)의 표면에는, 도전형이 p형인 p 영역(123)이 서로 간격을 두고 형성된다. p 영역(123)의 내부에서는, p 영역(123)의 표면층에 n+ 영역(124)이 형성된다. 또한, 이 n+ 영역(124)에 인접하는 위치에는, p+ 영역(125)이 형성된다. 한쪽 p 영역(123)에서의 n+ 영역(124) 위로부터, p 영역(123), 2개의 p 영역(123) 사이에서 노출되는 내압 유지층(122), 다른쪽 p 영역(123) 및 그 다른쪽 p 영역(123)에서의 n+ 영역(124) 위에까지 연장되도록, 산화막(126)이 형성된다. 산화막(126) 위에는 게이트 전극(110)이 형성된다. 또한, n+ 영역(124) 및 p+ 영역(125) 위에는 소스 전극(111)이 형성된다. 이 소스 전극(111) 위에는 상부 소스 전극(127)이 형성된다. 그리고, 기판(102)에서, 버퍼층(121)이 형성된 측의 표면과 반대측의 면인 이면에 드레인 전극(112)이 형성된다.
본 실시형태에서의 반도체 장치(101)에서는, 기판(102)으로서 상기 제1 실시형태?제3 실시형태에서 설명한 탄화규소 기판(1) 등의 본 발명의 탄화규소 기판이 채용된다. 즉, 반도체 장치(101)는 탄화규소 기판으로서의 기판(102)과, 기판(102) 위에 형성되며 에피택셜 성장된 것인 버퍼층(121) 및 내압 유지층(122)과, 내압 유지층(122) 위에 형성된 소스 전극(111)을 구비한다. 그리고, 그 기판(102)은 탄화규소 기판(1) 등의 본 발명의 탄화규소 기판이다. 여기서, 전술한 바와 같이, 본 발명의 탄화규소 기판은 반도체 장치의 제조 비용의 저감을 실현할 수 있는 탄화규소 기판이다. 이 때문에, 반도체 장치(101)는 제조 비용이 저감된 반도체 장치이다.
다음에, 도 8?도 12를 참조하여, 도 7에 도시한 반도체 장치(101)의 제조 방법을 설명한다. 도 8을 참조하면, 먼저, 기판 준비 공정(S110)을 실시한다. 여기서는, 예컨대 (03-38)면이 주면이 된 탄화규소로 이루어지는 기판(102)(도 9 참조)을 준비한다. 이 기판(102)으로서는, 상기 제1 실시형태?제3 실시형태에서 설명한 제조 방법에 의해 제조된 탄화규소 기판(1)을 포함하는 상기 본 발명의 탄화규소 기판이 준비된다.
또한, 이 기판(102)(도 9 참조)으로서는, 예컨대 도전형이 n형이며, 기판 저항이 0.02 Ω㎝인 기판을 이용하여도 좋다.
다음에, 도 8에 나타내는 바와 같이, 에피택셜층 형성 공정(S120)을 실시한다. 구체적으로는, 기판(102)의 표면 위에 버퍼층(121)을 형성한다. 이 버퍼층(121)은 기판(102)으로서 채용되는 탄화규소 기판(1)의 SiC층(20) 위(도 1, 도 3, 도 5 참조)에 형성된다. 버퍼층(121)으로서는, 도전형이 n형인 탄화규소로 이루어지고, 예컨대 그 두께가 0.5 ㎛인 에피택셜층을 형성한다. 버퍼층(121)에서의 도전형 불순물의 밀도는 예컨대 5×1017 ㎝-3와 같은 값을 이용할 수 있다. 그리고, 이 버퍼층(121) 위에, 도 9에 도시하는 바와 같이 내압 유지층(122)을 형성한다. 이 내압 유지층(122)으로서는, 도전형이 n형인 탄화규소로 이루어지는 층을 에피택셜 성장법에 의해 형성한다. 이 내압 유지층(122)의 두께로서는, 예컨대 10 ㎛와 같은 값을 이용할 수 있다. 또한, 이 내압 유지층(122)에서의 n형의 도전성 불순물의 밀도로서는, 예컨대 5×1015 ㎝-3와 같은 값을 이용할 수 있다.
다음에, 도 8에 나타내는 바와 같이 주입 공정(S130)을 실시한다. 구체적으로는, 포토리소그래피 및 에칭을 이용하여 형성된 산화막을 마스크로서 이용하여, 도전형이 p형인 불순물을 내압 유지층(122)에 주입함으로써, 도 10에 도시하는 바와 같이 p 영역(123)을 형성한다. 또한, 이용한 산화막을 제거한 후, 재차 새로운 패턴을 갖는 산화막을, 포토리소그래피 및 에칭을 이용하여 형성한다. 그리고, 그 산화막을 마스크로 하여, n형의 도전성 불순물을 정해진 영역에 주입함으로써, n+ 영역(124)을 형성한다. 또한, 같은 방법에 의해, 도전형이 p형인 도전성 불순물을 주입함으로써, p+ 영역(125)을 형성한다. 그 결과, 도 10에 도시하는 바와 같은 구조를 얻는다.
이러한 주입 공정 후, 활성화 어닐링 처리를 실시한다. 이 활성화 어닐링 처리로서는, 예컨대 아르곤 가스를 분위기 가스로서 이용하여, 가열 온도 1700℃, 가열 시간 30분으로 하는 조건을 이용할 수 있다.
다음에, 도 8에 나타내는 바와 같이, 게이트 절연막 형성 공정(S140)을 실시한다. 구체적으로는, 도 11에 도시하는 바와 같이, 내압 유지층(122), p 영역(123), n+ 영역(124), p+ 영역(125) 위를 덮도록 산화막(126)을 형성한다. 이 산화막(126)을 형성하기 위한 조건으로서는, 예컨대 드라이 산화(열 산화)를 실시하여도 좋다. 이 드라이 산화의 조건으로서는, 가열 온도를 1200℃, 가열 시간을 30분으로 하는 조건을 이용할 수 있다.
그 후, 도 8에 나타내는 바와 같이 질소 어닐링 공정(S150)을 실시한다. 구체적으로는, 분위기 가스를 일산화질소(NO)로서, 어닐링 처리를 실시한다. 어닐링 처리의 온도 조건으로서는, 예컨대 가열 온도를 1100℃, 가열 시간을 120분으로 한다. 이 결과, 산화막(126)과 하층의 내압 유지층(122), p 영역(123), n+ 영역(124), p+ 영역(125) 사이의 계면 근방에 질소 원자가 도입된다. 또한, 이 일산화질소를 분위기 가스로서 이용한 어닐링 공정 후, 비활성 가스인 아르곤(Ar) 가스를 이용한 어닐링을 더 실시하여도 좋다. 구체적으로는, 아르곤 가스를 분위기 가스로서 이용하고, 가열 온도를 1100℃, 가열 시간을 60분으로 하는 조건을 이용하여도 좋다.
다음에, 도 8에 나타내는 바와 같이, 전극 형성 공정(S160)을 실시한다. 구체적으로는, 산화막(126) 위에 포토리소그래피법을 이용하여 패턴을 갖는 레지스트막을 형성한다. 그 레지스트막을 마스크로서 이용하여, n+ 영역(124) 및 p+ 영역(125) 위에 위치하는 산화막의 부분을 에칭에 의해 제거한다. 이 후, 레지스트막 위 및 그 산화막(126)에 형성된 개구부 내부에서 n+ 영역(124) 및 p+ 영역(125)과 접촉하도록, 금속 등의 도전체막을 형성한다. 그 후, 레지스트막을 제거함으로써, 그 레지스트막 위에 위치한 도전체막을 제거(리프트 오프)한다. 여기서, 도전체로서는, 예컨대 니켈(Ni)을 이용할 수 있다. 이 결과, 도 12에 도시하는 바와 같이, 소스 전극(111) 및 드레인 전극(112)을 얻을 수 있다. 또한, 여기서 얼로이화를 위한 열처리를 실시하는 것이 바람직하다. 구체적으로는, 예컨대 분위기 가스로서 비활성 가스인 아르곤(Ar) 가스를 이용하고, 가열 온도를 950℃, 가열 시간을 2분으로 하는 열처리(얼로이화 처리)를 실시한다.
그 후, 소스 전극(111) 위에 상부 소스 전극(127)(도 7 참조)을 형성한다. 또한, 산화막(126) 위에 게이트 전극(110)(도 7 참조)을 형성한다. 이와 같이 하여, 도 7에 도시하는 반도체 장치(101)를 얻을 수 있다.
또한, 상기 제4 실시형태에서는, 본 발명의 탄화규소 기판을 이용하여 제작할 수 있는 반도체 장치의 일례로서, 종형 MOSFET에 관해서 설명했지만, 제작 가능한 반도체 장치는 이것에 한정되지 않는다. 예컨대 JFET(Junction Field Effect Transistor; 접합형 전계 효과 트랜지스터), IGBT(Insulated Gate Bipolar Transistor; 절연 게이트 바이폴라 트랜지스터), 쇼트키 배리어 다이오드 등, 여러 가지 반도체 장치가 본 발명의 탄화규소 기판을 이용하여 제작 가능하다. 또한, 상기 제4 실시형태에서는, (03-38)면을 주면으로 하는 탄화규소 기판 위에 동작층으로서 기능하는 에피택셜층을 형성하여 반도체 장치가 제작되는 경우에 대해서 설명했지만, 상기 주면으로서 채용 가능한 결정면은 이것에 한정되지 않고, (0001)면을 포함하여 용도에 따른 임의의 결정면을 상기 주면으로서 채용할 수 있다.
실시예
(실시예 1)
이하, 본 발명의 실시예 1에 대해서 설명한다. 탄화규소 단결정으로 이루어지는 여러 가지의 기판을 준비하고, 가열 온도를 변화시킨 경우의 기판들 간의 접합 여부를 조사하는 실험을 하였다. 실험의 수순은 이하와 같다.
먼저, 실험 방법에 대해서 설명한다. 이하의 표 1에 나타내는 바와 같은 특성을 갖는 기판을 준비하고, 연마된 면들을 서로 접촉시킨 상태로, 가열로 안에서 온도 1950℃, 압력 1 Pa의 비활성 가스 분위기 속에 3시간 유지하였다. 그 후, 시료를 가열로로부터 취출하여, 접합되어 있는지의 여부를 확인하고, 인접하는 기판을 구성하는 탄화규소 단결정의 c축들이 서로 이루는 각을 측정하였다. 시료 A에서는, 마이크로파이프 밀도, 관통 나선 전위 밀도, 관통 칼날 전위 밀도, 기저면 전위 밀도, 혼합 전위 밀도 및 적층 결함 밀도가 서로 상이한 도전성 기판들(기판 1 및 기판 2) 간의 접합을 시도하였다. 또한, 시료 B에서는, 폴리 타입이 서로 상이한 도전성 기판(기판 1)과 반(半)절연성 기판(기판 2)의 접합을 시도하였다. 또한, 시료 C에서는, 3장의 기판(기판 1? 기판 3)의 접합을 시도하였다. 또한, 표 1에서, 표면 거칠기(Ra)는 서로 접촉하는 접합면에서의 거칠기를 나타낸다. 여기서, 면 거칠기(Ra)로는, 한 변이 10 ㎛인 정방형 영역 내에서의 면 거칠기를 측정하였다. 또한, 오프각은 면방위 (0001)에 대한 <11-20> 방향에의 주면의 오프각을 나타낸다. 또한 「-」는 측정이 이루어지지 않은 것을 나타낸다.
또한, 비교를 위해, 상기 시료 A?C에 대해서, 가열로 안에서 온도 1800℃, 압력 133 Pa의 비활성 가스 분위기 속에 3시간 유지하여, 접합 여부를 확인하는 실험도 하였다.
Figure pct00001
다음에, 실험 결과에 대해서 설명한다. 온도 1950℃, 압력 1 Pa의 비활성 가스 분위기 속에 3시간 유지하는 조건으로 접합한 시료 A?C에 대해서는, 모두 강고한 접합이 달성되었다. 또한, 시료 A에서의 기판을 구성하는 탄화규소 단결정의 c축들이 서로 이루는 각은 0.1˚, 시료 B에서의 c축들이 서로 이루는 각은 8˚였다. 또한, 시료 C의 기판 1과 기판 2에서의 c축끼리가 이루는 각은 0.3˚, 기판 2와 기판 3에서의 c축들이 서로 이루는 각은 0.1˚였다. 이것으로부터, 결함 밀도, 도전성(불순물 밀도), 폴리 타입이 상이한 기판들을 서로 접합하여 탄화규소 기판을 제조 가능한 것, 및 3장의 기판을 적층한 상태로, 이들을 접합하여 탄화규소 기판을 제조할 수 있는 것이 확인되었다.
한편, 온도 1800℃, 압력 133 Pa의 비활성 가스 분위기 속에 3시간 유지하는 조건으로 접합한 시료 A?C에 대해서는, 모두 접합할 수 없었다. 이것으로부터, 탄화규소 단결정으로 이루어지는 기판들 간의 접합에서는 가열 온도가 중요하고, 효율적으로 접합을 달성하기 위해서는, 가열 온도를 SiC가 승화하는 온도 이상인 1950℃ 이상으로 하는 것이 바람직한 것이 확인되었다.
또한, n형 불순물의 불순물 밀도가 각각 9×1018 ㎝-3, 3×1019 ㎝-3, 1×1020 ㎝-3인 기판 1, 기판 2 및 기판 3을 이 순으로 접합한 시료 C에서의 휘어짐은 10 ㎛였다. 이것에 대하여, 기판 1과 기판 3을 직접 접합한 시료도 제작한 바, 휘어짐은 50 ㎛이였다. 이것으로부터, 불순물 밀도가 큰 기판과 불순물 밀도가 작은 기판 사이에, 불순물 밀도가 양자의 중간인 다른 기판을 개재해 접합하여, 얻어지는 접합 기판의 두께 방향으로 격자 상수를 서서히 변화시킴으로써, 접합 기판의 휘어짐을 저감할 수 있는 것이 확인되었다.
(실시예 2)
이하, 본 발명의 실시예 2에 대해서 설명한다. 주면이 (0001)면으로부터 크게 기운 기판(면방위 {0001}에 대한 오프각이 50˚ 이상 65˚ 이하인 주면을 갖는 기판)들 간, 그리고 주면이 (0001)면으로부터 크게 기운 기판과 주면이 (0001)면인 기판 간의 접합 여부에 대해서 검토하는 실험을 하였다. 실험 수순은 이하와 같다.
우선, 실험 방법에 대해서 설명한다. 이하의 표 2에 나타내는 바와 같은 특성을 갖는 기판을 준비하여, 주면들을 서로 접촉시킨 상태로, 가열로 안에서 온도 1950℃, 압력 1 Pa의 비활성 가스 분위기 속에 3시간 유지하였다. 그 후, 시료를 가열로로부터 취출하여, 접합되어 있는지의 여부를 확인하였다.
Figure pct00002
다음에, 실험 결과에 대해서 설명한다. 온도 1950℃, 압력 1 Pa의 비활성 가스 분위기 속에 3시간 유지하는 조건으로 접합한 시료 D 및 E에서는, 모두 강고한 접합이 달성되었다. 이것으로부터, 주면이 (0001)면으로부터 크게 기운 기판은 마찬가지로 주면이 (0001)면으로부터 크게 기운 기판과도, 주면이 (0001)면인 기판과도 용이하게 접합 가능한 것이 확인되었다.
(실시예 3)
본 발명의 탄화규소 기판의 제조 방법에 의해 얻어지는 탄화규소 기판에서의 베이스 기판과 SiC층과의 결정 방위의 관계를 확인하는 실험을 하였다. 실험의 수순은 이하와 같다.
우선, SiC로 이루어지며, 주면이 (03-38)면인 2장의 기판[베이스 기판(10)및 SiC 기판(20)]을 준비하였다. 다음에, 그 주면들이 서로 접촉하도록 2장의 기판을 중첩하여 적층 기판을 제작하고, SiC의 승화 온도 이상인 2100℃로 가열하여, 압력 1 Pa의 질소 가스 분위기 속에 30시간 유지하는 조건으로 2장의 기판을 접합함으로써, 탄화규소 기판을 제작하였다. 이 때, 베이스 기판(10)의 온도는 SiC 기판(20)보다 약간 높은 온도로 유지되었다. 그리고, 얻어진 탄화규소 기판의 접합면에 수직인 단면에서의 결정 방위를 후방 산란 전자선 회절(Electron Back Scatter Diffraction; EBSD)법에 의해 조사하였다.
다음에, 실험 결과에 대해서 설명한다. 도 13을 참조하면, 경계(30)를 사이에 두고 배치되는 SiC층(20)의 위치 A에서의 EBSD 패턴(도 14)과 베이스 기판(10)의 위치 B에서의 EBSD 패턴(도 15)을 비교하면, 양자가 일치하는 것을 알 수 있다. 따라서, 베이스 기판(10)을 구성하는 SiC 결정과 SiC층(20)을 구성하는 SiC 결정은 c축 방향이 일치하고, c면 내에서의 회전이 없는 것을 알 수 있다. 이것은, SiC 기판(20)보다 약간 높은 온도로 유지된 베이스 기판(10)이 승화함으로써 베이스 기판(10)과 SiC 기판(20)의 접합이 달성된 결과, 베이스 기판(10)을 구성하는 SiC 결정과 SiC층(20)을 구성하는 SiC 결정과의 결정 방위가 일치하기 때문인 것으로 생각된다.
(실시예 4)
적층 기판의 접합에 있어서, 베이스 기판과 SiC 기판 사이에 형성되는 간극의 크기와, 적층 기판의 접합 상태와의 관계를 조사하는 실험을 하였다. 먼저, 상기 실시예 3의 경우와 마찬가지로 2장의 기판[베이스 기판(10) 및 SiC 기판(20)]을 준비하고, 그 주면들이 서로 접촉하도록 2장의 기판을 중첩하여 적층 기판을 제작하였다. 이 때, 2장의 기판 사이에 형성되는 간극의 크기가 0.5 ㎛?1000 ㎛가 되도록 조정하였다. 그리고, 상기 실시예 3과 마찬가지로, 상기 적층 기판을 2100℃로 가열하고, 압력 1 Pa의 질소 가스 분위기 속에 30시간 유지하였다. 그리고, 그 처리 후의 적층 기판의 접합 상태를 확인하였다. 실험 결과를 표 3에 나타낸다.
Figure pct00003
표 3에서, 2장의 기판이 전역에 걸쳐 균일하게 접합된 것은 A, 부분적인 접합에 머무른 것은 B, 2장의 기판이 접합되지 않은 것은 C로 표시하였다. 표 3에 나타내는 바와 같이, 균일한 접합을 달성하기 위해서는, 베이스 기판과 SiC 기판 사이에 형성되는 간극은 100 ㎛ 이하로 하는 것이 바람직한 것이 확인되었다.
상기 제4 실시형태에서 설명한 바와 같이, 본 발명의 탄화규소 기판을 이용하여 반도체 장치를 제작할 수 있다. 즉, 본 발명의 반도체 장치는, 상기 본 발명의 탄화규소 기판의 제조 방법에 의해 제조된 탄화규소 기판 위에 동작층으로서의 에피택셜 성장층이 형성된다. 다른 관점에서 설명하면, 본 발명의 반도체 장치는 상기 본 발명의 탄화규소 기판 위에 동작층으로서의 에피택셜 성장층이 형성된다. 보다 구체적으로는, 본 발명의 반도체 장치는 상기 본 발명의 탄화규소 기판과, 상기 탄화규소 기판 위에 형성된 에피택셜 성장층과, 그 에피택셜 성장층 위에 형성된 전극을 구비한다. 즉, 본 발명의 반도체 장치는 탄화규소로 이루어지는 베이스 기판과, 단결정 탄화규소로 이루어지며, 베이스 기판 위에 접촉하여 배치된 SiC층과, SiC층 위에 형성된 에피택셜 성장층과, 그 에피택셜 성장층 위에 형성된 전극을 구비한다.
이번에 개시된 실시형태 및 실시예는 모든 점에서 예시로서 제한적이지 않는 것으로 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허청구범위에 의해 정해지고, 특허청구범위와 균등한 의미, 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명의 탄화규소 기판 및 그 제조 방법은 제조 비용의 저감이 요구되는 반도체 장치의 제조에 이용되는 탄화규소 기판 및 그 제조 방법에 특히 유리하게 적용될 수 있다. 또한, 본 발명의 반도체 장치는 제조 비용의 저감이 요구되는 반도체 장치에 특히 유리하게 적용될 수 있다.
1: 탄화규소 기판 10: 베이스 기판
10A: 주면 20: SiC층(SiC 기판)
20A: 주면 20B: 단부면
30: 경계 101: 반도체 장치
102: 기판 110: 게이트 전극
111: 소스 전극 112: 드레인 전극
121: 버퍼층 122: 내압 유지층
123: p 영역 124: n+ 영역
125: p+ 영역 126: 산화막
127: 상부 소스 전극

Claims (29)

  1. 탄화규소로 이루어지는 베이스 기판(10)과,
    상기 베이스 기판(10)과는 다른 단결정 탄화규소로 이루어지며, 상기 베이스 기판(10) 위에 접촉하여 배치된 SiC층(20)
    을 구비하는 탄화규소 기판(1).
  2. 제1항에 있어서, 상기 베이스 기판(10)은 단결정 탄화규소로 이루어지고,
    상기 SiC층(20)의 마이크로파이프 밀도는 상기 베이스 기판(10)의 마이크로파이프 밀도보다 작은 것인 탄화규소 기판(1).
  3. 제1항에 있어서, 상기 베이스 기판(10)은 단결정 탄화규소로 이루어지고,
    상기 SiC층(20)의 전위 밀도는 상기 베이스 기판(10)의 전위 밀도보다 작은 것인 탄화규소 기판(1).
  4. 제1항에 있어서, 상기 베이스 기판(10)은 단결정 탄화규소로 이루어지고,
    상기 SiC층(20)의 X선 로킹 커브의 반치폭은 상기 베이스 기판(10)의 X선 로킹 커브의 반치폭보다 작은 것인 탄화규소 기판(1).
  5. 제1항에 있어서, 상기 베이스 기판(10)은 상기 SiC층(20)에 대향하는 측의 주면(10A)을 포함하도록 단결정 탄화규소로 이루어지는 단결정층(10B)을 포함하는 것인 탄화규소 기판(1).
  6. 제5항에 있어서, 상기 SiC층(20)의 마이크로파이프 밀도는 상기 단결정층(10B)의 마이크로파이프 밀도보다 작은 것인 탄화규소 기판(1).
  7. 제5항에 있어서, 상기 SiC층(20)의 전위 밀도는 상기 단결정층(10B)의 전위 밀도보다 작은 것인 탄화규소 기판(1).
  8. 제5항에 있어서, 상기 SiC층(20)의 X선 로킹 커브의 반치폭은 상기 단결정층(10B)의 X선 로킹 커브의 반치폭보다 작은 것인 탄화규소 기판(1).
  9. 제1항에 있어서, 상기 SiC층(20)은 평면적으로 봤을 때 복수개 나란히 배치되는 것인 탄화규소 기판(1).
  10. 제5항에 있어서, 상기 SiC층(20)은 평면적으로 봤을 때 복수개 나란히 배치되는 것인 탄화규소 기판(1).
  11. 제1항에 있어서, 상기 베이스 기판(10)과 반대측인 상기 SiC층(20)의 주면(20A)은 면방위 {0001}에 대한 오프각이 50˚ 이상 65˚ 이하인 것인 탄화규소 기판(1).
  12. 제11항에 있어서, 상기 주면(20A)의 오프 방위와 <1-100> 방향이 이루는 각은 5˚ 이하인 것인 탄화규소 기판(1).
  13. 제12항에 있어서, <1-100> 방향에서의 {03-38}면에 대한 상기 주면(20A)의 오프각은 -3˚ 이상 5˚ 이하인 것인 탄화규소 기판(1).
  14. 제11항에 있어서, 상기 주면(20A)의 오프 방위와 <11-20> 방향이 이루는 각은 5˚ 이하인 것인 탄화규소 기판(1).
  15. 제1항에 있어서, 상기 베이스 기판(10)과 반대측인 상기 SiC층(20)의 주면(20A)은 연마되는 것인 탄화규소 기판(1).
  16. 탄화규소 기판(102)과,
    상기 탄화규소 기판(102) 위에 형성된 에피택셜 성장층(122)과,
    상기 에피택셜 성장층(122) 위에 형성된 전극(111)
    을 구비하고,
    상기 탄화규소 기판(102)은 제1항에 기재된 탄화규소 기판(1)인 것인 반도체 장치(101).
  17. 탄화규소로 이루어지는 베이스 기판(10) 및 단결정 탄화규소로 이루어지는 SiC 기판(20)을 준비하는 공정과,
    상기 베이스 기판(10)의 주면(10A) 위에 접촉하도록 상기 SiC 기판(20)을 배치하여, 적층 기판을 제작하는 공정과,
    상기 적층 기판을 가열함으로써, 상기 베이스 기판(10)과 상기 SiC 기판(20)을 접합하는 공정
    을 포함하는 탄화규소 기판(1)의 제조 방법.
  18. 제17항에 있어서, 상기 적층 기판에서는, 상기 베이스 기판(10)과 상기 SiC 기판(20) 사이에 형성되는 간극이 100 ㎛ 이하인 것인 탄화규소 기판(1)의 제조 방법.
  19. 제17항에 있어서, 상기 베이스 기판(10)과 상기 SiC 기판(20)을 접합하는 공정에서는, 탄화규소의 승화 온도 이상의 온도역에서 상기 적층 기판이 가열되는 것인 탄화규소 기판(1)의 제조 방법.
  20. 제17항에 있어서, 상기 적층 기판을 제작하는 공정에 앞서, 상기 적층 기판을 제작하는 공정에서 서로 접촉해야 하는 상기 베이스 기판(10) 및 상기 SiC 기판(20)의 주면을 평탄화하는 공정을 더 포함하는 탄화규소 기판(1)의 제조 방법.
  21. 제17항에 있어서, 상기 적층 기판을 제작하는 공정은, 상기 적층 기판을 제작하는 공정에 앞서, 상기 적층 기판을 제작하는 공정에서 서로 접촉해야 하는 상기 베이스 기판(10) 및 상기 SiC 기판(20)의 주면을 연마하지 않고 실시되는 것인 탄화규소 기판(1)의 제조 방법.
  22. 제17항에 있어서, 상기 적층 기판을 제작하는 공정에서, 상기 SiC 기판(20)은 평면적으로 봤을 때 복수개 나란히 배치되는 것인 탄화규소 기판(1)의 제조 방법.
  23. 제17항에 있어서, 상기 적층 기판을 제작하는 공정에서, 상기 베이스 기판(10)과 반대측인 상기 SiC 기판(20)의 주면(20A)은 {0001}면에 대한 오프각이 50˚ 이상 65˚ 이하인 것인 탄화규소 기판(1)의 제조 방법.
  24. 제23항에 있어서, 상기 적층 기판을 제작하는 공정에서, 상기 베이스 기판(10)과 반대측인 상기 SiC 기판(20)의 주면(20A)은 오프 방위와 <1-100> 방향이 이루는 각이 5˚ 이하인 것인 탄화규소 기판(1)의 제조 방법.
  25. 제24항에 있어서, 상기 적층 기판을 제작하는 공정에서, 상기 베이스 기판(10)과 반대측인 상기 SiC 기판(20)의 주면(20A)은 <1-100> 방향에서의 {03-38}면에 대한 오프각이 -3˚ 이상 5˚ 이하인 것인 탄화규소 기판(1)의 제조 방법.
  26. 제23항에 있어서, 상기 적층 기판을 제작하는 공정에서, 상기 베이스 기판(10)과 반대측인 상기 SiC 기판(20)의 주면(20A)은 오프 방위와 <11-20> 방향이 이루는 각이 5˚ 이하인 것인 탄화규소 기판(1)의 제조 방법.
  27. 제17항에 있어서, 상기 베이스 기판(10)과 상기 SiC 기판(20)을 접합하는 공정에서는, 대기 분위기를 감압함으로써 얻어진 분위기 속에서 상기 적층 기판이 가열되는 것인 탄화규소 기판(1)의 제조 방법.
  28. 제17항에 있어서, 상기 베이스 기판(10)과 상기 SiC 기판(20)을 접합하는 공정에서는, 10-1 Pa보다 높고 104 Pa보다 낮은 압력 하에서 상기 적층 기판이 가열되는 것인 탄화규소 기판(1)의 제조 방법.
  29. 제17항에 있어서, 상기 적층 기판에서의 상기 베이스 기판(10)과 반대측인 상기 SiC 기판(20)의 주면(20A)에 대응하는 상기 SiC 기판(20)의 주면을 연마하는 공정을 더 포함하는 탄화규소 기판(1)의 제조 방법.
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