JPWO2010131570A1 - 炭化珪素基板および半導体装置 - Google Patents

炭化珪素基板および半導体装置 Download PDF

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Abstract

熱処理による積層欠陥の発生を抑制しつつ、厚み方向の抵抗率を低減することが可能な炭化珪素基板（１）は、炭化珪素からなるベース層（１０）と、単結晶炭化珪素からなり、上記ベース層（１０）の一方の主面（１０Ａ）上に配置されたＳｉＣ層（２０）とを備えている。ベース層（１０）の不純物濃度は２×１０１９ｃｍ−３よりも大きい。そして、ＳｉＣ層（２０）の不純物濃度は５×１０１８ｃｍ−３よりも大きく２×１０１９ｃｍ−３よりも小さい。

Description

本発明は炭化珪素基板および半導体装置に関し、より特定的には、熱処理による積層欠陥の発生を抑制しつつ厚み方向の抵抗率を低減することが可能な炭化珪素基板および当該炭化珪素基板を備えた半導体装置に関するものである。
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素（ＳｉＣ）の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
炭化珪素を材料として採用した高性能な半導体装置を製造するためには、炭化珪素からなる基板（炭化珪素基板）を準備し、当該炭化珪素基板上にＳｉＣからなるエピタキシャル成長層を形成するプロセスの採用が有効である。また、たとえば炭化珪素基板を用いて縦型パワーデバイス（縦型ＭＯＳＦＥＴ；Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒなど）を製造する場合、基板の厚み方向における抵抗率をできる限り低減することにより、デバイスのオン抵抗を低減することができる。そして、基板の厚み方向における抵抗率を低減するためには、たとえばｎ型ドーパントである窒素などの不純物を高い濃度で基板に導入する方策を採用することができる（たとえば、Ｒ．Ｃ．ＧＬＡＳＳ ｅｔ ａｌ．、“ＳｉＣ Ｓｅｅｄｅｄ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ”、Ｐｈｙｓ． ｓｔａｔ． ｓｏｌ．（ｂ）、１９９７年、２０２、ｐ１４９−１６２（非特許文献１）参照）。
Ｒ．Ｃ．ＧＬＡＳＳ ｅｔ ａｌ．、"ＳｉＣ Ｓｅｅｄｅｄ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ"、Ｐｈｙｓ． ｓｔａｔ． ｓｏｌ．（ｂ）、１９９７年、２０２、ｐ１４９−１６２
しかしながら、単に不純物を高い濃度で基板に導入することにより基板の抵抗率を低減した場合、以下のような問題が生じる。すなわち、炭化珪素基板を用いて半導体装置を作製する場合、たとえば炭化珪素基板の表面を清浄化するためのサーマルクリーニングなど、炭化珪素基板に対する熱処理が実施される。このとき、高濃度の不純物を含む炭化珪素基板においては、積層欠陥が発生する。そして、当該炭化珪素基板上にＳｉＣからなるエピタキシャル成長層を形成した場合、当該ＳｉＣ層中にも当該積層欠陥が伝播する。ここで、たとえば炭化珪素基板を構成するＳｉＣが４Ｈ−ＳｉＣである場合、発生する上記積層欠陥の構造は４Ｈ型に比べてバンドギャップの小さい３Ｃ型である。そのため、積層欠陥が発生した領域において局所的にバンドギャップが小さくなる。その結果、上記炭化珪素基板を用いて半導体装置を作製した場合、耐圧の低下、リーク電流の増大などの問題が発生する。
そこで、本発明の目的は、熱処理による積層欠陥の発生を抑制しつつ、厚み方向の抵抗率を低減することが可能な炭化珪素基板、および当該炭化珪素基板を備えた半導体装置を提供することである。
本発明に従った炭化珪素基板は、炭化珪素からなるベース層と、単結晶炭化珪素からなり、上記ベース層上に配置されたＳｉＣ層とを備えている。ベース層の不純物濃度は２×１０１９ｃｍ−３よりも大きい。そして、ＳｉＣ層の不純物濃度は５×１０１８ｃｍ−３よりも大きく２×１０１９ｃｍ−３よりも小さい。
本発明者は、炭化珪素基板において、熱処理による積層欠陥の発生を抑制しつつ、厚み方向の抵抗率を低減する方策について詳細な検討を行なった。その結果、不純物濃度が２×１０１９ｃｍ−３未満であれば熱処理による積層欠陥の発生を抑制可能である一方、２×１０１９ｃｍ−３を超えると積層欠陥の抑制が困難であることを見出した。したがって、炭化珪素基板に不純物濃度が２×１０１９ｃｍ−３よりも大きく、抵抗率の小さい層（ベース層）を設けるとともに、不純物濃度が２×１０１９ｃｍ−３よりも小さい層（ＳｉＣ層）をベース層上に配置することにより、その後にデバイスプロセスにおける熱処理が実施された場合でも、少なくともＳｉＣ層においては積層欠陥の発生を抑制することができる。そして、当該ＳｉＣ層上に炭化珪素からなるエピタキシャル成長層を形成して半導体装置を作製することにより、ベース層の存在による炭化珪素基板の抵抗率の低減を達成しつつ、ベース層に発生し得る積層欠陥の影響が半導体装置の特性に及ぶことを抑制することができる。一方、ＳｉＣ層の不純物濃度が５×１０１８ｃｍ−３以下の場合、当該ＳｉＣ層の抵抗率が大きくなりすぎるという問題が生じ得る。
このように、本発明の炭化珪素基板によれば、熱処理による積層欠陥の発生を抑制しつつ、厚み方向の抵抗率を低減することが可能な炭化珪素基板を提供することができる。ここで、「不純物」とは、炭化珪素基板に多数キャリアを発生させるために導入される不純物をいう。
上記炭化珪素基板においては、ＳｉＣ層上に形成され、単結晶炭化珪素からなるエピタキシャル成長層をさらに備えており、エピタキシャル成長層における積層欠陥密度は、ベース層における積層欠陥密度よりも小さくなっていてもよい。
ＳｉＣ層上にエピタキシャル成長層を形成するに際しては、たとえば炭化珪素基板のサーマルクリーニングやエピタキシャル成長における基板の加熱が必要となる。そして、この加熱によりベース層に積層欠陥が発生した場合でも、上述のように少なくともＳｉＣ層においては積層欠陥の発生を抑制することができる。そのため、ＳｉＣ層上に形成されるエピタキシャル成長層においても積層欠陥の発生が抑制される。その結果、この炭化珪素基板は、抵抗率が低減されつつ、エピタキシャル成長層における積層欠陥の発生が抑えられることにより耐圧の低下、リーク電流の増大が抑制された半導体装置を作製可能な炭化珪素基板となっている。なお、このエピタキシャル成長層は、たとえば半導体装置のバッファ層、耐圧保持層（ドリフト層）として用いることができる。
上記炭化珪素基板においては、ベース層に含まれる不純物と、ＳｉＣ層に含まれる不純物とは異なっていてもよい。これにより、使用目的に応じた適切な不純物を含む炭化珪素基板を提供することができる。
上記炭化珪素基板においては、ベース層に含まれる不純物は窒素またはリンであり、ＳｉＣ層に含まれる不純物も窒素またはリンとすることができる。窒素およびリンは、ＳｉＣに多数キャリアとしての電子を供給する不純物として、好適である。
上記炭化珪素基板においては、上記ＳｉＣ層は、平面的に見て複数並べて配置されていてもよい。別の観点から説明すると、ＳｉＣ層は、ベース層の主面に沿って複数並べて配置されていてもよい。
ＳｉＣは常圧で液相を持たない。また、結晶成長温度が２０００℃以上と非常に高く、成長条件の制御や、その安定化が困難である。そのため、単結晶ＳｉＣからなる基板は、高品質を維持しつつ大口径化することが困難である。これに対し、大口径のベース層上に高品質な炭化珪素単結晶から採取したＳｉＣ層を平面的に複数並べて配置することにより、高品質なＳｉＣ層を有する大口径基板として取り扱うことが可能な炭化珪素基板を得ることができる。そして、この炭化珪素基板を用いることにより、半導体装置の製造プロセスを効率化することができる。なお、半導体装置の製造プロセスを効率化するためには、上記複数のＳｉＣ層のうち互いに隣り合うＳｉＣ層は、互いに接触して配置されていることが好ましい。より具体的には、たとえば上記複数のＳｉＣ層は、平面的に見てマトリックス状に敷き詰められていることが好ましい。また、隣り合うＳｉＣ層の端面は、当該ＳｉＣ層の主面に対し実質的に垂直であることが好ましい。これにより、炭化珪素基板を容易に製造することができる。ここで、たとえば上記端面と主面とのなす角が８５°以上９５°以下であれば、上記端面と主面とは実質的に垂直であると判断することができる。
上記炭化珪素基板においては、ベース層は単結晶炭化珪素からなり、ＳｉＣ層のＸ線ロッキングカーブの半値幅は、ベース層のＸ線ロッキングカーブの半値幅よりも小さくなっていてもよい。
上述のように、高品質な単結晶炭化珪素は、大口径化が困難である。一方、炭化珪素基板を用いた半導体装置の製造プロセスにおいて効率よく製造を行なうためには、所定の形状および大きさに統一された基板が必要である。そのため、高品質な炭化珪素単結晶（たとえば結晶性の高い単結晶炭化珪素）が得られた場合でも、切断等によって所定の形状等に加工できない領域は、有効に利用されない可能性がある。
これに対し、上記本発明の炭化珪素基板においては、上記所定の形状および大きさに加工されたベース層上に、当該ベース層よりもＸ線ロッキングカーブの半値幅が小さい、すなわち結晶性が高いものの所望の形状等が実現されていないＳｉＣ層を配置することができる。このような炭化珪素基板は、所定の形状および大きさに統一されているため半導体装置の製造を効率化できる。また、このような炭化珪素基板の高品質なＳｉＣ層を使用して半導体装置を製造することが可能であるため、高品質な単結晶炭化珪素を有効に利用することができる。その結果、炭化珪素基板を用いた半導体装置の製造コストの低減を実現することができる。
上記炭化珪素基板においては、ベース層は単結晶炭化珪素からなり、ＳｉＣ層のマイクロパイプ密度は、ベース層のマイクロパイプ密度よりも低くなっていてもよい。
また、上記炭化珪素基板においては、ベース層は単結晶炭化珪素からなり、ＳｉＣ層の転位密度は、ベース層の転位密度よりも低くなっていてもよい。
また、上記炭化珪素基板においては、ベース層は単結晶炭化珪素からなり、ＳｉＣ層の貫通らせん転位密度は、ベース層の貫通らせん転位密度よりも小さくなっていてもよい。
また、上記炭化珪素基板においては、ベース層は単結晶炭化珪素からなり、ＳｉＣ層の貫通刃状転位密度は、ベース層の貫通刃状転位密度よりも小さくなっていてもよい。
また、上記炭化珪素基板においては、ベース層は単結晶炭化珪素からなり、ＳｉＣ層の基底面転位密度は、ベース層の基底面転位密度よりも小さくなっていてもよい。
また、上記炭化珪素基板においては、ベース層は単結晶炭化珪素からなり、ＳｉＣ層の混合転位密度は、ベース層の混合転位密度よりも小さくなっていてもよい。
また、上記炭化珪素基板においては、ベース層は単結晶炭化珪素からなり、ＳｉＣ層の積層欠陥密度は、ベース層の積層欠陥密度よりも小さくなっていてもよい。
また、上記炭化珪素基板においては、ベース層は単結晶炭化珪素からなり、ＳｉＣ層の点欠陥密度は、ベース層の点欠陥密度よりも小さくなっていてもよい。
これにより、半導体装置の製造に適した所定の形状および大きさに加工され、比較的低品質であるものの低コストが実現されたベース層上に、当該ベース層よりもマイクロパイプ密度や転位密度など（貫通らせん転位密度、貫通刃状転位密度、基底面転位密度、混合転位密度、積層欠陥密度、点欠陥密度など）が小さい、すなわち高品質であるものの所定の形状および大きさが実現されていないＳｉＣ層を配置することができる。このような炭化珪素基板は、全体として半導体装置の製造に適した所定の形状および大きさに統一されているため半導体装置の製造を効率化できる。また、このような炭化珪素基板の高品質なＳｉＣ層を使用して半導体装置を製造することが可能であるため、高品質な単結晶炭化珪素を有効に利用することができる。その結果、炭化珪素基板を用いた半導体装置の製造コストの低減を実現することができる。
上記炭化珪素基板においては、ベース層は、ＳｉＣ層に対向する側の主面を含むように単結晶炭化珪素からなる単結晶層を含んでいてもよい。このようにすることにより、炭化珪素基板を用いて半導体装置を製造するに際し、製造プロセスの初期においては厚みの大きい取り扱い容易な状態を維持し、製造プロセスの途中で単結晶層以外のベース層の領域を除去してベース層のうち単結晶層のみを半導体装置の内部に残存させることができる。これにより、製造プロセスにおける炭化珪素基板の取り扱いを容易にしつつ高品質な半導体装置を製造することができる。
上記炭化珪素基板においては、ＳｉＣ層のＸ線ロッキングカーブの半値幅は、単結晶層のＸ線ロッキングカーブの半値幅よりも小さくなっていてもよい。このように、ベース層の単結晶層に比べてＸ線ロッキングカーブの半値幅が小さい、すなわち結晶性の高いＳｉＣ層を配置することにより、高品質な半導体装置を製造可能な炭化珪素基板を得ることができる。
上記炭化珪素基板においては、ＳｉＣ層のマイクロパイプ密度は、単結晶層のマイクロパイプ密度よりも低くなっていてもよい。
また、上記炭化珪素基板においては、ＳｉＣ層の転位密度は、単結晶層の転位密度よりも低くなっていてもよい。
また、上記炭化珪素基板においては、ＳｉＣ層の貫通らせん転位密度は、単結晶層の貫通らせん転位密度よりも小さくなっていてもよい。
また、上記炭化珪素基板においては、ＳｉＣ層の貫通刃状転位密度は、単結晶層の貫通刃状転位密度よりも小さくなっていてもよい。
また、上記炭化珪素基板においては、ＳｉＣ層の基底面転位密度は、単結晶層の基底面転位密度よりも小さくなっていてもよい。
また、上記炭化珪素基板においては、ＳｉＣ層の混合転位密度は、単結晶層の混合転位密度よりも小さくなっていてもよい。
また、上記炭化珪素基板においては、ＳｉＣ層の積層欠陥密度は、単結晶層の積層欠陥密度よりも小さくなっていてもよい。
また、上記炭化珪素基板においては、ＳｉＣ層の点欠陥密度は、単結晶層の点欠陥密度よりも小さくなっていてもよい。
このように、マイクロパイプ密度、貫通らせん転位密度、貫通刃状転位密度、基底面転位密度、混合転位密度、積層欠陥密度、点欠陥密度などの欠陥密度をベース層の単結晶層に比べて低減したＳｉＣ層を配置することにより、高品質な半導体装置を製造可能な炭化珪素基板を得ることができる。
上記炭化珪素基板においては、ＳｉＣ層の、ベース層とは反対側の主面は、｛０００１｝面に対するオフ角が５０°以上６５°以下となっていてもよい。
六方晶の単結晶炭化珪素は、＜０００１＞方向に成長させることにより、高品質な単結晶を効率よく作製することができる。そして、＜０００１＞方向に成長させた炭化珪素単結晶からは、｛０００１｝面を主面とする炭化珪素基板を効率よく採取することができる。一方、面方位｛０００１｝に対するオフ角が５０°以上６５°以下である主面を有する炭化珪素基板を用いることにより、高性能な半導体装置を製造できる場合がある。
具体的には、たとえばＭＯＳＦＥＴの作製に用いられる炭化珪素基板は、面方位｛０００１｝に対するオフ角が８°程度である主面を有していることが一般的である。そして、当該主面上にエピタキシャル成長層が形成されるとともに、当該エピタキシャル成長層上に酸化膜、電極などが形成され、ＭＯＳＦＥＴが得られる。このＭＯＳＦＥＴにおいては、エピタキシャル成長層と酸化膜との界面を含む領域にチャネル領域が形成される。しかし、このような構造を有するＭＯＳＦＥＴにおいては、基板の主面の面方位｛０００１｝に対するオフ角が８°程度であることに起因して、チャネル領域が形成されるエピタキシャル成長層と酸化膜との界面付近において多くの界面準位が形成され、キャリアの走行の妨げとなって、チャネル移動度が低下する。
これに対し、炭化珪素基板において、ＳｉＣ層におけるベース層とは反対側の主面の、｛０００１｝面に対するオフ角を５０°以上６５°以下とすることにより、上記界面準位の形成が低減され、オン抵抗が低減されたＭＯＳＦＥＴを作製することができる。
上記炭化珪素基板においては、上記ＳｉＣ層におけるベース層とは反対側の主面のオフ方位と＜１−１００＞方向とのなす角は５°以下となっていてもよい。
＜１−１００＞方向は、炭化珪素基板における代表的なオフ方位である。そして、基板の製造工程におけるスライス加工のばらつき等に起因したオフ方位のばらつきを５°以下とすることにより、炭化珪素基板上へのエピタキシャル成長層の形成などを容易にすることができる。
上記炭化珪素基板においては、上記ＳｉＣ層におけるベース層とは反対側の主面の、＜１−１００＞方向における｛０３−３８｝面に対するオフ角は−３°以上５°以下であってもよい。これにより、炭化珪素基板を用いてＭＯＳＦＥＴを作製した場合におけるチャネル移動度を、より一層向上させることができる。ここで、面方位{０３−３８}に対するオフ角を−３°以上＋５°以下としたのは、チャネル移動度と当該オフ角との関係を調査した結果、この範囲内で特に高いチャネル移動度が得られたことに基づいている。
また、「＜１−１００＞方向における{０３−３８}面に対するオフ角」とは、＜１−１００＞方向および＜０００１＞方向の張る平面への上記主面の法線の正射影と、{０３−３８}面の法線とのなす角度であり、その符号は、上記正射影が＜１−１００＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。
なお、上記主面の面方位は、実質的に{０３−３８}であることがより好ましく、上記主面の面方位は{０３−３８}であることがさらに好ましい。ここで、主面の面方位が実質的に{０３−３８}であるとは、基板の加工精度などを考慮して実質的に面方位が{０３−３８}とみなせるオフ角の範囲に基板の主面の面方位が含まれていることを意味し、この場合のオフ角の範囲としてはたとえば{０３−３８}に対してオフ角が±２°の範囲である。これにより、上述したチャネル移動度をより一層向上させることができる。
上記炭化珪素基板においては、上記ＳｉＣ層におけるベース層とは反対側の主面のオフ方位と＜１１−２０＞方向とのなす角は５°以下となっていてもよい。
＜１１−２０＞は、上記＜１−１００＞方向と同様に、炭化珪素基板における代表的なオフ方位である。そして、基板の製造工程におけるスライス加工のばらつき等に起因したオフ方位のばらつきを±５°とすることにより、ＳｉＣ層上へのエピタキシャル成長層の形成などを容易にすることができる。
本発明に従った半導体装置は、炭化珪素基板と、炭化珪素基板上に形成されたエピタキシャル成長層と、エピタキシャル成長層上に形成された電極とを備えている。そして、当該炭化珪素基板は、上記本発明の炭化珪素基板である。
本発明の半導体装置によれば、上記本発明の炭化珪素基板を備えていることにより、積層欠陥の発生を抑制しつつ、基板の厚み方向における抵抗率を低減することが可能な半導体装置を提供することができる。
以上の説明から明らかなように、本発明の炭化珪素基板によれば、熱処理による積層欠陥の発生を抑制しつつ、厚み方向の抵抗率を低減することが可能な炭化珪素基板を提供することができる。また、本発明の半導体装置によれば、積層欠陥の発生を抑制しつつ、基板の厚み方向における抵抗率を低減することが可能な半導体装置を提供することができる。
炭化珪素基板の構造を示す概略断面図である。 エピタキシャル成長層が形成された炭化珪素基板の構造を示す概略断面図である。 炭化珪素基板の製造方法の概略を示すフローチャートである。 炭化珪素基板の他の製造方法の概略を示すフローチャートである。 炭化珪素基板の製造方法を説明するための概略断面図である。 炭化珪素基板の製造方法を説明するための概略断面図である。 炭化珪素基板の製造方法を説明するための概略断面図である。 炭化珪素基板の他の構造を示す概略断面図である。 炭化珪素基板のさらに他の構造を示す概略断面図である。 図９の炭化珪素基板の製造方法の概略を示すフローチャートである。 炭化珪素基板のさらに他の構造を示す概略断面図である。 図１１の炭化珪素基板の製造方法の概略を示すフローチャートである。 縦型ＭＯＳＦＥＴの構造を示す概略断面図である。 縦型ＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。 縦型ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 縦型ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 縦型ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 縦型ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
（実施の形態１）
まず、本発明の一実施の形態である実施の形態１について説明する。図１を参照して、本実施の形態における炭化珪素基板１は、炭化珪素からなるベース層１０と、単結晶炭化珪素からなり、上記ベース層１０の一方の主面１０Ａ上に配置されたＳｉＣ層２０とを備えている。ベース層１０の不純物濃度は２×１０１９ｃｍ−３よりも大きい。そして、ＳｉＣ層２０の不純物濃度は５×１０１８ｃｍ−３よりも大きく２×１０１９ｃｍ−３よりも小さい。
炭化珪素基板１に不純物濃度が２×１０１９ｃｍ−３よりも大きく、抵抗率の小さいベース層１０を設けた場合でも、不純物濃度が２×１０１９ｃｍ−３よりも小さいＳｉＣ層２０をベース層１０上に配置することにより、その後にデバイスプロセスにおける熱処理が実施された場合でも、少なくともＳｉＣ層２０においては積層欠陥の発生を抑制することができる。
そして、図２に示すように、当該ＳｉＣ層２０においてベース層１０とは反対側の主面２０Ａ上に単結晶炭化珪素からなるエピタキシャル成長層３０を形成した場合、ベース層１０に発生し得る積層欠陥はエピタキシャル成長層３０には伝播しない。そのため、エピタキシャル成長層３０における積層欠陥密度は、ベース層１０における積層欠陥密度より小さくなっている。
このように、炭化珪素基板１は、熱処理による積層欠陥の発生を抑制しつつ、厚み方向の抵抗率を低減することが可能な炭化珪素基板となっている。
ここで、炭化珪素基板１においては、ベース層１０に含まれる不純物と、ＳｉＣ層２０に含まれる不純物とは異なっていてもよい。これにより、使用目的に応じた適切な不純物を含む炭化珪素基板を得ることができる。また、ベース層１０に含まれる不純物は窒素またはリンとすることができ、ＳｉＣ層２０に含まれる不純物も窒素またはリンとすることができる。
さらに、炭化珪素基板１においては、ベース層１０は単結晶炭化珪素からなっており、かつＳｉＣ層２０のＸ線ロッキングカーブの半値幅は、ベース層１０のＸ線ロッキングカーブの半値幅よりも小さくなっていてもよい。
これにより、所定の形状および大きさに統一されているものの、比較的結晶性の低い単結晶炭化珪素を炭化珪素基板１のベース層１０として利用するとともに、ＳｉＣ層２０として、結晶性が高いものの所望の形状等が実現されていない単結晶炭化珪素を有効に利用することができる。その結果、このような炭化珪素基板１を用いて半導体装置を作製することにより、当該半導体装置の製造コストを低減することができる。
また、炭化珪素基板１においては、ベース層１０は単結晶炭化珪素からなっており、かつＳｉＣ層２０のマイクロパイプ密度は、ベース層１０のマイクロパイプ密度よりも低くなっていてもよい。また、炭化珪素基板１においては、ベース層１０は単結晶炭化珪素からなり、かつＳｉＣ層２０の転位密度は、ベース層１０の転位密度よりも低くなっていてもよい。また、炭化珪素基板１においては、ベース層１０は単結晶炭化珪素からなり、かつＳｉＣ層２０の貫通らせん転位密度は、ベース層１０の貫通らせん転位密度よりも小さくなっていてもよい。また、炭化珪素基板１においては、ベース層１０は単結晶炭化珪素からなり、かつＳｉＣ層２０の貫通刃状転位密度は、ベース層１０の貫通刃状転位密度よりも小さくなっていてもよい。また、炭化珪素基板１においては、ベース層１０は単結晶炭化珪素からなり、かつＳｉＣ層２０の基底面転位密度は、ベース層１０の基底面転位密度よりも小さくなっていてもよい。また、炭化珪素基板１においては、ベース層１０は単結晶炭化珪素からなり、かつＳｉＣ層２０の混合転位密度は、ベース層１０の混合転位密度よりも小さくなっていてもよい。また、炭化珪素基板１においては、ベース層１０は単結晶炭化珪素からなり、ＳｉＣ層２０の積層欠陥密度は、ベース層１０の積層欠陥密度よりも小さくなっていてもよい。また、炭化珪素基板１においては、ベース層１０は単結晶炭化珪素からなり、ＳｉＣ層２０の点欠陥密度は、ベース層１０の点欠陥密度よりも小さくなっていてもよい。
これにより、所定の形状および大きさに統一されているものの、比較的品質の低い単結晶炭化珪素を炭化珪素基板１のベース層１０として利用するとともに、高品質であるものの所望の形状等が実現されていない単結晶炭化珪素をＳｉＣ層２０として有効に利用することができる。その結果、このような炭化珪素基板１を用いて半導体装置を作製することにより、当該半導体装置の製造コストを低減することができる。
また、炭化珪素基板１においては、ベース層１０は、ＳｉＣ層２０に対向する側の主面１０Ａを含むように単結晶炭化珪素からなる単結晶層１０Ｂを含んでいてもよい。このようにすることにより、炭化珪素基板１を用いて半導体装置を製造するに際し、製造プロセスの初期においては厚みの大きい取り扱い容易な状態を維持し、製造プロセスの途中で単結晶層以外のベース層１０の領域１０Ｃを除去してベース層１０のうち単結晶層１０Ｂのみを半導体装置の内部に残存させることができる。これにより、製造プロセスにおける炭化珪素基板１の取り扱いを容易にしつつ高品質な半導体装置を製造することができる。
さらに、炭化珪素基板１においては、ＳｉＣ層２０のＸ線ロッキングカーブの半値幅は、単結晶層１０ＢのＸ線ロッキングカーブの半値幅よりも小さくなっていてもよい。このように、ベース層１０の単結晶層１０Ｂに比べてＸ線ロッキングカーブの半値幅が小さい、すなわち結晶性の高いＳｉＣ層２０を配置することにより、高品質な半導体装置を製造可能な炭化珪素基板１を得ることができる。また、炭化珪素基板１においては、ＳｉＣ層２０のマイクロパイプ密度は、単結晶層１０Ｂのマイクロパイプ密度よりも低くなっていてもよい。また、炭化珪素基板１においては、ＳｉＣ層２０の転位密度は、単結晶層１０Ｂの転位密度よりも低くなっていてもよい。また、炭化珪素基板１においては、ＳｉＣ層２０の貫通らせん転位密度は、単結晶層１０Ｂの貫通らせん転位密度よりも小さくなっていてもよい。また、炭化珪素基板１においては、ＳｉＣ層２０の貫通刃状転位密度は、単結晶層１０Ｂの貫通刃状転位密度よりも小さくなっていてもよい。また、炭化珪素基板１においては、ＳｉＣ層２０の基底面転位密度は、単結晶層１０Ｂの基底面転位密度よりも小さくなっていてもよい。また、炭化珪素基板１においては、ＳｉＣ層２０の混合転位密度は、単結晶層１０Ｂの混合転位密度よりも小さくなっていてもよい。また、炭化珪素基板１においては、ＳｉＣ層２０の積層欠陥密度は、単結晶層１０Ｂの積層欠陥密度よりも小さくなっていてもよい。また、炭化珪素基板１においては、ＳｉＣ層２０の点欠陥密度は、単結晶層１０Ｂの点欠陥密度よりも小さくなっていてもよい。
このように、マイクロパイプ密度、貫通らせん転位密度、貫通刃状転位密度、基底面転位密度、混合転位密度、積層欠陥密度、点欠陥密度などの欠陥密度をベース層１０の単結晶層１０Ｂに比べて低減したＳｉＣ層２０を配置することにより、高品質な半導体装置を製造可能な炭化珪素基板１を得ることができる。
また、上記炭化珪素基板１においては、ＳｉＣ層２０の主面２０Ａは、｛０００１｝面に対するオフ角が５０°以上６５°以下となっていてもよい。このような炭化珪素基板１を用いてＭＯＳＦＥＴを作製することにより、チャネル領域における界面準位の形成が低減され、オン抵抗が低減されたＭＯＳＦＥＴを得ることができる。一方、製造の容易性を考慮して、ＳｉＣ層２０の主面２０Ａは、｛０００１｝面であってもよい。
また、ＳｉＣ層２０の主面２０Ａのオフ方位と＜１−１００＞方向とのなす角は５°以下となっていてもよい。＜１−１００＞方向は、炭化珪素基板における代表的なオフ方位である。そして、基板の製造工程におけるスライス加工のばらつき等に起因したオフ方位のばらつきを５°以下とすることにより、炭化珪素基板１上へのエピタキシャル成長層の形成などを容易にすることができる。
さらに、上記炭化珪素基板１においては、ＳｉＣ層２０の主面２０Ａの、＜１−１００＞方向における｛０３−３８｝面に対するオフ角は−３°以上５°以下とすることが好ましい。これにより、炭化珪素基板１を用いてＭＯＳＦＥＴを作製した場合におけるチャネル移動度を、より一層向上させることができる。
上記炭化珪素基板１においては、ＳｉＣ層２０の主面２０Ａのオフ方位と＜１１−２０＞方向とのなす角は５°以下となっていてもよい。
＜１１−２０＞も、炭化珪素基板における代表的なオフ方位である。そして、基板の製造工程におけるスライス加工のばらつき等に起因したオフ方位のばらつきを±５°とすることにより、炭化珪素基板１上へのエピタキシャル成長層の形成などを容易にすることができる。
また、炭化珪素基板１においては、ＳｉＣ層２０はベース層１０とは別の単結晶炭化珪素からなっていてもよい。ここで、ＳｉＣ層２０がベース層１０とは別の単結晶炭化珪素からなる状態とは、ベース層１０が炭化珪素の多結晶、非晶質など単結晶以外の炭化珪素からなる場合を含むとともに、ベース層１０が単結晶炭化珪素からなる場合であってＳｉＣ層２０とは別の結晶からなっている場合を含む。ベース層１０とＳｉＣ層２０とが別の結晶からなっている状態とは、ベース層１０とＳｉＣ層２０との間に境界が存在し、たとえば当該境界の一方側と他方側とで欠陥密度が異なっている状態を意味する。このとき、欠陥密度が当該境界において不連続となっていてもよい。
次に、上記炭化珪素基板１の製造方法の一例について説明する。図３を参照して、本実施の形態における炭化珪素基板の製造方法においては、まず、工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、単結晶炭化珪素からなるベース基板１０およびＳｉＣ基板２０が準備される。このとき、ＳｉＣ基板２０の主面は、この製造方法により得られるＳｉＣ層２０の主面２０Ａとなることから（図１参照）、所望の主面２０Ａの面方位に合わせて、ＳｉＣ基板２０の主面の面方位を選択する。ここでは、たとえば主面が｛０３−３８｝面であるＳｉＣ基板２０が準備される。また、ベース基板１０には、不純物濃度が２×１０１９ｃｍ−３よりも大きい基板が採用される。そして、ＳｉＣ基板２０には、不純物濃度が５×１０１８ｃｍ−３よりも大きく２×１０１９ｃｍ−３よりも小さい基板が採用される。
次に、工程（Ｓ２０）として基板平坦化工程が実施される。この工程（Ｓ２０）では、後述する工程（Ｓ３０）において互いに接触すべきベース基板１０およびＳｉＣ基板２０の主面（接合面）が、たとえば研磨により平坦化される。なお、この工程（Ｓ２０）は必須の工程ではないが、これを実施しておくことにより、互いに対向するベース基板１０とＳｉＣ基板２０との間の隙間が小さくなってベース基板１０とＳｉＣ基板２０との間隔が均一となるため、後述する工程（Ｓ４０）において接合面内での反応（接合）の均一性が向上する。その結果、ベース基板１０とＳｉＣ基板２０とをより確実に接合することができる。また、一層確実にベース基板１０とＳｉＣ基板２０とを接合するためには、上記接合面の面粗さＲａは１００ｎｍ未満であることが好ましく、５０ｎｍ未満であることが好ましい。さらに、接合面の面粗さＲａを１０ｎｍ未満とすることにより、さらに確実な接合を達成することができる。
一方、工程（Ｓ２０）を省略し、互いに接触すべきベース基板１０およびＳｉＣ基板２０の主面を研磨することなく工程（Ｓ３０）が実施されてもよい。これにより、炭化珪素基板１の製造コストを低減することができる。また、ベース基板１０およびＳｉＣ基板２０の作製時におけるスライスなどにより形成された表面付近のダメージ層を除去する観点から、たとえばエッチングによって当該ダメージ層が除去される工程が上記工程（Ｓ２０）に代えて、あるいは上記工程（Ｓ２０）の後に実施された上で、後述する工程（Ｓ３０）が実施されてもよい。
次に、工程（Ｓ３０）として、積層工程が実施される。この工程（Ｓ３０）では、ベース基板１０の主面上に接触するようにＳｉＣ基板２０が載置されて、積層基板が作製される。
次に、工程（Ｓ４０）として、接合工程が実施される。この工程（Ｓ４０）では、上記積層基板が加熱されることにより、ベース基板１０とＳｉＣ基板２０とが接合される。以上のプロセスにより、接合されたＳｉＣ基板２０をＳｉＣ層２０として備えた実施の形態１における炭化珪素基板１を容易に製造することができる。この工程（Ｓ４０）では、大気雰囲気を減圧することにより得られた雰囲気中において上記積層基板が加熱されてもよい。これにより、炭化珪素基板１の製造コストを低減することができる。
また、上記炭化珪素基板上に単結晶炭化珪素をエピタキシャル成長させて、ＳｉＣ層２０の主面２０Ａ上にエピタキシャル成長層３０を形成することにより、図２に示す炭化珪素基板２を製造することができる。
ここで、工程（Ｓ３０）において作製された積層基板においては、ベース基板１０とＳｉＣ基板２０との間に形成される隙間が１００μｍ以下となっていることが好ましい。ベース基板１０およびＳｉＣ基板２０には、その平坦性が高い場合でも、わずかな反り、うねりなどが存在する。そのため、積層基板においては、ベース基板１０とＳｉＣ基板２０との間に隙間が形成される。そして、この隙間が１００μｍを超えると、ベース基板１０とＳｉＣ基板２０との接合状態が不均一となるおそれがある。したがって、ベース基板１０とＳｉＣ基板２０との間に形成される隙間を１００μｍ以下とすることにより、ベース基板１０とＳｉＣ基板２０との均一な接合をより確実に達成することができる。
また、上記工程（Ｓ４０）においては、炭化珪素の昇華温度以上の温度域に上記積層基板が加熱されることが好ましい。これにより、ベース基板１０とＳｉＣ基板２０とをより確実に接合することができる。特に、積層基板におけるベース基板１０とＳｉＣ基板２０との間に形成される隙間を１００μｍ以下としておくことにより、ＳｉＣの昇華による均質な接合を達成することができる。この場合、工程（Ｓ２０）を省略し、互いに接触すべきベース基板１０およびＳｉＣ基板２０の主面を研磨することなく工程（Ｓ３０）が実施された場合でも、ベース基板１０とＳｉＣ基板２０とを容易に接合することができる。
さらに、工程（Ｓ４０）における積層基板の加熱温度は１８００℃以上２５００℃以下であることが好ましい。加熱温度が１８００℃よりも低い場合、ベース基板１０とＳｉＣ基板２０との接合に長時間を要し、炭化珪素基板１の製造効率が低下する。一方、加熱温度が２５００℃を超えると、ベース基板１０およびＳｉＣ基板２０の表面が荒れ、作製される炭化珪素基板１における結晶欠陥の発生が多くなるおそれがある。炭化珪素基板１における欠陥の発生を一層抑制しつつ製造効率を向上させるためには、工程（Ｓ４０）における積層基板の加熱温度は１９００℃以上２１００℃以下であることが好ましい。また、この工程（Ｓ４０）では、１０−１Ｐａよりも高く１０４Ｐａよりも低い圧力下において上記積層基板が加熱されてもよい。これにより、簡素な装置により上記接合を実施することが可能になるとともに比較的短時間で接合を実施するための雰囲気を得ることが可能となり、炭化珪素基板１の製造コストを低減することができる。また、工程（Ｓ４０）における加熱時の雰囲気は、不活性ガス雰囲気であってもよい。そして、当該雰囲気に不活性ガス雰囲気を採用する場合、当該雰囲気は、アルゴン、ヘリウムおよび窒素からなる群から選択される少なくとも１つを含む不活性ガス雰囲気であることが好ましい。
（実施の形態２）
次に、本発明の他の実施の形態である実施の形態２について説明する。図１を参照して、実施の形態２における炭化珪素基板１は、実施の形態１における炭化珪素基板１と基本的には同様の構造を有し、同様の効果を奏する。しかし、実施の形態２における炭化珪素基板１は、その製造方法において実施の形態１の場合とは異なっている。
図４を参照して、実施の形態２における炭化珪素基板１の製造方法においては、まず、工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、実施の形態１の場合と同様にＳｉＣ基板が準備されるとともに、炭化珪素からなる原料基板が準備される。
次に、図４を参照して、工程（Ｓ５０）として近接配置工程が実施される。この工程（Ｓ５０）では、図５を参照して、互いに対向するように配置された第１ヒータ８１および第２ヒータ８２により、それぞれＳｉＣ基板２０および原料基板１１が保持される。ここで、ＳｉＣ基板２０と原料基板１１との間隔の適正な値は、後述する工程（Ｓ６０）における加熱時の昇華ガスの平均自由行程に関係していると考えられる。具体的には、ＳｉＣ基板２０と原料基板１１との間隔の平均値は、後述する工程（Ｓ６０）における加熱時の昇華ガスの平均自由行程よりも小さくなるように設定することができる。たとえば圧力１Ｐａ、温度２０００℃の下では、原子、分子の平均自由行程は、厳密には原子半径、分子半径に依存するが、おおよそ数〜数十ｃｍ程度であり、よって現実的には上記間隔を数ｃｍ以下とすることが好ましい。より具体的には、ＳｉＣ基板２０と原料基板１１とは、１μｍ以上１ｃｍ以下の間隔をおいて互いにその主面が対向するように近接して配置される。さらに、上記間隔の平均値が１ｃｍ以下とされることにより、後述する工程（Ｓ６０）において形成されるベース層１０の膜厚分布を小さくすることができる。さらに、上記間隔の平均値が１ｍｍ以下とされることにより、後述する工程（Ｓ６０）において形成されるベース層１０の膜厚分布を一層小さくすることができる。また、上記間隔の平均値が１μｍ以上とされることにより、炭化珪素が昇華する空間を十分に確保することができる。なお、上記昇華ガスは、固体炭化珪素が昇華することによって形成されるガスであって、たとえばＳｉ、Ｓｉ２ＣおよびＳｉＣ２を含む。
次に、工程（Ｓ６０）として昇華工程が実施される。この工程（Ｓ６０）では、第１ヒータ８１によってＳｉＣ基板２０が所定の基板温度まで加熱される。また、第２ヒータ８２によって原料基板１１が所定の原料温度まで加熱される。このとき、原料基板１１が原料温度まで加熱されることによって、原料基板の表面からＳｉＣが昇華する。一方、基板温度は原料温度よりも低く設定される。具体的には、たとえば基板温度は原料温度よりも１℃以上１００℃以下程度低く設定される。基板温度は、たとえば１８００℃以上２５００℃以下である。これにより、図６に示すように、原料基板１１から昇華して気体となったＳｉＣは、ＳｉＣ基板２０の表面に到達して固体となり、ベース層１０を形成する。そして、この状態を維持することにより、図７に示すように原料基板１１を構成するＳｉＣが全て昇華してＳｉＣ基板２０の表面上に移動する。これにより、工程（Ｓ６０）が完了し、図１に示す炭化珪素基板１が完成する。
（実施の形態３）
次に、本発明のさらに他の実施の形態である実施の形態３について説明する。図８を参照して、実施の形態３における炭化珪素基板１は、基本的には実施の形態１における炭化珪素基板１と同様の構成を有し、同様の効果を奏する。しかし、実施の形態３における炭化珪素基板１は、ＳｉＣ層２０が平面的に見て複数並べて配置されている点において、実施の形態１の場合とは異なっている。
すなわち、図８を参照して、実施の形態３の炭化珪素基板１においては、ＳｉＣ層２０は、平面的に見て複数個並べて配置されている。すなわち、ＳｉＣ層２０は、ベース層１０の主面１０Ａに沿って複数並べて配置されている。より具体的には、複数のＳｉＣ層２０は、ベース基板１０上において隣接するＳｉＣ層２０同士が互いに接触するように、マトリックス状に配置されている。これにより、本実施の形態における炭化珪素基板１は、高品質なＳｉＣ層２０を有する大口径な基板として取り扱うことが可能な炭化珪素基板１となっている。そして、この炭化珪素基板１を用いることにより、半導体装置の製造プロセスを効率化することができる。また、図８を参照して、隣り合うＳｉＣ層２０の端面２０Ｂは、当該ＳｉＣ層２０の主面２０Ａに対し実質的に垂直となっている。これにより、本実施の形態の炭化珪素基板１は容易に製造可能となっている。なお、実施の形態３における炭化珪素基板１は、実施の形態１における工程（Ｓ３０）において、端面２０Ｂが主面２０Ａに対して実質的に垂直な複数個のＳｉＣ基板２０をベース基板１０上に平面的に並べて配置することにより、もしくは実施の形態２における工程（Ｓ５０）において、第１ヒータ８１に端面２０Ｂが主面２０Ａに対して実質的に垂直な複数個のＳｉＣ基板２０を平面的に並べた状態で保持させることにより、実施の形態１もしくは実施の形態２の場合と同様に製造することができる。
（実施の形態４）
次に、本発明のさらに他の実施の形態である実施の形態４について説明する。図９を参照して、実施の形態４における炭化珪素基板１は、基本的には実施の形態１における炭化珪素基板１と同様の構成を有し、同様の効果を奏する。しかし、実施の形態４における炭化珪素基板１は、ベース層１０とＳｉＣ層２０との間に中間層としてのアモルファスＳｉＣ層が形成されている点において、実施の形態１の場合とは異なっている。
すなわち、実施の形態４における炭化珪素基板１においては、ベース層１０とＳｉＣ層２０との間に、非晶質ＳｉＣからなる中間層としてのアモルファスＳｉＣ層４０が配置されている。そして、ベース層１０とＳｉＣ層２０とは、このアモルファスＳｉＣ層４０により接続されている。このアモルファスＳｉＣ層４０の存在により、不純物濃度の異なるベース層１０とＳｉＣ層２０とを積層した炭化珪素基板１を容易に提供することができる。
次に、実施の形態４における炭化珪素基板１の製造方法について説明する。図１０を参照して、実施の形態４における炭化珪素基板１の製造方法では、まず、工程（Ｓ１０）として基板準備工程が実施の形態１の場合と同様に実施され、ベース基板１０とＳｉＣ基板２０とが準備される。
次に、工程（Ｓ１１）としてＳｉ層形成工程が実施される。この工程（Ｓ１１）では、工程（Ｓ１０）において準備されたベース基板１０の一方の主面上に、たとえば厚み１００ｎｍ程度のＳｉ層が形成される。このＳｉ層の形成は、たとえばスパッタリング法により実施することができる。
次に、工程（Ｓ３０）として積層工程が実施される。この工程（Ｓ３０）では、工程（Ｓ１１）において形成されたＳｉ層上に、工程（Ｓ１０）において準備されたＳｉＣ基板２０が載置される。これにより、ベース基板１０上にＳｉ層を挟んでＳｉＣ基板２０が積層された積層基板が得られる。
次に、工程（Ｓ７０）として加熱工程が実施される。この工程（Ｓ７０）では、工程（Ｓ３０）において作製された積層基板が、たとえば圧力１×１０３Ｐａの水素ガスとプロパンガスとの混合ガス雰囲気中で、１５００℃程度に加熱され、３時間程度保持される。これにより、上記Ｓｉ層に、主にベース基板１０およびＳｉＣ基板２０からの拡散によって炭素が供給され、図９に示すようにアモルファスＳｉＣ層４０が形成される。これにより、不純物濃度の異なるベース層１０とＳｉＣ層２０とをアモルファスＳｉＣ層４０により接続した実施の形態４における炭化珪素基板１を容易に製造することができる。
（実施の形態５）
次に、本発明のさらに他の実施の形態である実施の形態５について説明する。図１１を参照して、実施の形態５における炭化珪素基板１は、基本的には実施の形態１における炭化珪素基板１と同様の構成を有し、同様の効果を奏する。しかし、実施の形態５における炭化珪素基板１は、ベース層１０とＳｉＣ層２０との間に中間層としてのオーミックコンタクト層５０が形成されている点において、実施の形態１の場合とは異なっている。
すなわち、実施の形態５における炭化珪素基板１においては、ベース層１０とＳｉＣ層２０との間に、金属層の少なくとも一部がシリサイド化されて形成された中間層としてのオーミックコンタクト層５０が配置されている。そして、ベース層１０とＳｉＣ層２０とは、このオーミックコンタクト層５０により接続されている。このオーミックコンタクト層５０の存在により、不純物濃度の異なるベース層１０とＳｉＣ層２０とを積層した炭化珪素基板１を容易に提供することができる。
次に、実施の形態５における炭化珪素基板１の製造方法について説明する。図１２を参照して、実施の形態５における炭化珪素基板１の製造方法では、まず、工程（Ｓ１０）として基板準備工程が実施の形態１の場合と同様に実施され、ベース基板１０とＳｉＣ基板２０とが準備される。
次に、工程（Ｓ１２）として金属層形成工程が実施される。この工程（Ｓ１２）では、工程（Ｓ１０）において準備されたベース基板１０の一方の主面上に、たとえば金属を蒸着することにより、金属層が形成される。この金属層は、加熱されることによりシリサイドを形成する金属、たとえばニッケル、モリブデン、チタン、アルミニウム、タングステンから選択される少なくとも１種以上を含んでいる。
次に、工程（Ｓ３０）として積層工程が実施される。この工程（Ｓ３０）では、工程（Ｓ１２）において形成された金属層上に、工程（Ｓ１０）において準備されたＳｉＣ基板２０が載置される。これにより、ベース基板１０上に金属層を挟んでＳｉＣ基板２０が積層された積層基板が得られる。
次に、工程（Ｓ７０）として加熱工程が実施される。この工程（Ｓ７０）では、工程（Ｓ３０）において作製された積層基板が、たとえばアルゴンなどの不活性ガス雰囲気中において１０００℃程度に加熱される。これにより、上記金属層の少なくとも一部（ベース基板１０と接触する領域およびＳｉＣ基板と接触する領域）がシリサイド化され、オーミックコンタクト層５０が形成される。これにより、不純物濃度の異なるベース層１０とＳｉＣ層２０とをオーミックコンタクト層５０により接続した実施の形態５における炭化珪素基板１を容易に製造することができる。
なお、上記実施の形態４および５においては、中間層としてアモルファスＳｉＣ層４０やオーミックコンタクト層５０を採用する場合について説明したが、上記中間層はこれに限られず、たとえばこれらに代えてカーボン接着剤を採用することもできる。
なお、上記炭化珪素基板１においては、ＳｉＣ層２０を構成する炭化珪素の結晶構造は六方晶系であることが好ましく、４Ｈ−ＳｉＣであることがより好ましい。また、ベース層１０とＳｉＣ層２０とは（複数のＳｉＣ層２０を有する場合、隣接するＳｉＣ層２０同士についても）、同一の結晶構造を有する炭化珪素単結晶からなっていることが好ましい。このように、同一の結晶構造の炭化珪素単結晶をベース層１０およびＳｉＣ層２０に採用することにより、熱膨張係数などの物理的性質が統一され、炭化珪素基板１および当該炭化珪素基板１を用いた半導体装置の製造プロセスにおいて、炭化珪素基板１の反りや、ベース層１０とＳｉＣ層２０との分離、あるいはＳｉＣ層２０同士の分離の発生を抑制することができる。
さらに、ＳｉＣ層２０とベース層１０とは（複数のＳｉＣ層２０を有する場合、隣接するＳｉＣ層２０同士についても）、それぞれを構成する炭化珪素単結晶のｃ軸のなす角が１°未満であることが好ましく、０．１°未満であることがより好ましい。さらに、当該炭化珪素単結晶のｃ面が面内において回転していないことが好ましい。
また、ベース層（ベース基板）１０の口径は、２インチ以上であることが好ましく、６インチ以上であることがより好ましい。さらに、炭化珪素基板１の厚みは、２００μｍ以上１０００μｍ以下であることが好ましく、３００μｍ以上７００μｍ以下であることがより好ましい。また、ＳｉＣ層２０の抵抗率は５０ｍΩｃｍ以下であることが好ましく、２０ｍΩｃｍ以下であることがより好ましい。
（実施の形態６）
次に、上記本発明の炭化珪素基板を用いて作製される半導体装置の一例を実施の形態６として説明する。図１３を参照して、本発明による半導体装置１０１は、縦型ＤｉＭＯＳＦＥＴ（Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔｅｄ ＭＯＳＦＥＴ）であって、基板１０２、バッファ層１２１、耐圧保持層１２２、ｐ領域１２３、ｎ＋領域１２４、ｐ＋領域１２５、酸化膜１２６、ソース電極１１１および上部ソース電極１２７、ゲート電極１１０および基板１０２の裏面側に形成されたドレイン電極１１２を備える。具体的には、導電型がｎ型の炭化珪素からなる基板１０２の表面上に、炭化珪素からなるバッファ層１２１が形成されている。基板１０２としては、上記実施の形態１〜５において説明した炭化珪素基板１を含む本発明の炭化珪素基板が採用される。そして、上記実施の形態１〜５の炭化珪素基板１が採用される場合、バッファ層１２１は、炭化珪素基板１のＳｉＣ層２０上に形成される。バッファ層１２１は導電型がｎ型であり、その厚みはたとえば０．５μｍである。また、バッファ層１２１におけるｎ型の導電性不純物の濃度はたとえば５×１０１７ｃｍ−３とすることができる。このバッファ層１２１上には耐圧保持層１２２が形成されている。この耐圧保持層１２２は、導電型がｎ型の炭化珪素からなり、たとえばその厚みは１０μｍである。また、耐圧保持層１２２におけるｎ型の導電性不純物の濃度としては、たとえば５×１０１５ｃｍ−３という値を用いることができる。
この耐圧保持層１２２の表面には、導電型がｐ型であるｐ領域１２３が互いに間隔を隔てて形成されている。ｐ領域１２３の内部においては、ｐ領域１２３の表面層にｎ＋領域１２４が形成されている。また、このｎ＋領域１２４に隣接する位置には、ｐ＋領域１２５が形成されている。一方のｐ領域１２３におけるｎ＋領域１２４上から、ｐ領域１２３、２つのｐ領域１２３の間において露出する耐圧保持層１２２、他方のｐ領域１２３および当該他方のｐ領域１２３におけるｎ＋領域１２４上にまで延在するように、酸化膜１２６が形成されている。酸化膜１２６上にはゲート電極１１０が形成されている。また、ｎ＋領域１２４およびｐ＋領域１２５上にはソース電極１１１が形成されている。このソース電極１１１上には上部ソース電極１２７が形成されている。そして、基板１０２において、バッファ層１２１が形成された側の表面とは反対側の面である裏面にドレイン電極１１２が形成されている。
本実施の形態における半導体装置１０１においては、基板１０２として上記実施の形態１〜５において説明した炭化珪素基板１などの本発明の炭化珪素基板が採用される。すなわち、半導体装置１０１は、炭化珪素基板としての基板１０２と、基板１０２上に形成されたエピタキシャル成長としてのバッファ層１２１および耐圧保持層１２２と、耐圧保持層１２２上に形成されたソース電極１１１とを備えている。そして、当該基板１０２は、炭化珪素基板１などの本発明の炭化珪素基板である。ここで、上述のように、本発明の炭化珪素基板は、熱処理による積層欠陥の発生が抑制されつつ、厚み方向の抵抗率が低減されている。そのため、半導体装置１０１は、基板１０２上にエピタキシャル層として形成されるバッファ層１２１および耐圧保持層１２２において結晶性に優れるとともに、オン抵抗が低減された半導体装置となっている。
次に、図１４〜図１８を参照して、図１３に示した半導体装置１０１の製造方法を説明する。図１４を参照して、まず、基板準備工程（Ｓ１１０）を実施する。ここでは、たとえば（０３−３８）面が主面となった炭化珪素からなる基板１０２（図１５参照）を準備する。この基板１０２としては、上記実施の形態１〜５において説明した製造方法により製造された炭化珪素基板１を含む上記本発明の炭化珪素基板が準備される。
また、この基板１０２（図１５参照）としては、たとえば導電型がｎ型であり、基板抵抗が０．０２Ωｃｍといった基板を用いてもよい。
次に、図１４に示すように、エピタキシャル層形成工程（Ｓ１２０）を実施する。具体的には、基板１０２の表面上にバッファ層１２１を形成する。このバッファ層１２１は、基板１０２として採用される炭化珪素基板１のＳｉＣ層２０上（図１、図８、図９、図１１参照）に形成される。バッファ層１２１としては、導電型がｎ型の炭化珪素からなり、たとえばその厚みが０．５μｍのエピタキシャル層を形成する。バッファ層１２１における導電型不純物の濃度は、たとえば５×１０１７ｃｍ−３といった値を用いることができる。そして、このバッファ層１２１上に、図１５に示すように耐圧保持層１２２を形成する。この耐圧保持層１２２としては、導電型がｎ型の炭化珪素からなる層をエピタキシャル成長法によって形成する。この耐圧保持層１２２の厚みとしては、たとえば１０μｍといった値を用いることができる。また、この耐圧保持層１２２におけるｎ型の導電性不純物の濃度としては、たとえば５×１０１５ｃｍ−３といった値を用いることができる。
次に、図１４に示すように注入工程（Ｓ１３０）を実施する。具体的には、フォトリソグラフィおよびエッチングを用いて形成した酸化膜をマスクとして用いて、導電型がｐ型の不純物を耐圧保持層１２２に注入することにより、図１６に示すようにｐ領域１２３を形成する。また、用いた酸化膜を除去した後、再度新たなパターンを有する酸化膜を、フォトリソグラフィおよびエッチングを用いて形成する。そして、当該酸化膜をマスクとして、ｎ型の導電性不純物を所定の領域に注入することにより、ｎ＋領域１２４を形成する。また、同様の手法により、導電型がｐ型の導電性不純物を注入することにより、ｐ＋領域１２５を形成する。その結果、図１６に示すような構造を得る。
このような注入工程の後、活性化アニール処理を行なう。この活性化アニール処理としては、たとえばアルゴンガスを雰囲気ガスとして用いて、加熱温度１７００℃、加熱時間３０分といった条件を用いることができる。
次に、図１４に示すようにゲート絶縁膜形成工程（Ｓ１４０）を実施する。具体的には、図１７に示すように、耐圧保持層１２２、ｐ領域１２３、ｎ＋領域１２４、ｐ＋領域１２５上を覆うように酸化膜１２６を形成する。この酸化膜１２６を形成するための条件としては、たとえばドライ酸化（熱酸化）を行なってもよい。このドライ酸化の条件としては、加熱温度を１２００℃、加熱時間を３０分といった条件を用いることができる。
その後、図１４に示すように窒素アニール工程（Ｓ１５０）を実施する。具体的には、雰囲気ガスを一酸化窒素（ＮＯ）として、アニール処理を行なう。アニール処理の温度条件としては、たとえば加熱温度を１１００℃、加熱時間を１２０分とする。この結果、酸化膜１２６と下層の耐圧保持層１２２、ｐ領域１２３、ｎ＋領域１２４、ｐ＋領域１２５との間の界面近傍に窒素原子が導入される。また、この一酸化窒素を雰囲気ガスとして用いたアニール工程の後、さらに不活性ガスであるアルゴン（Ａｒ）ガスを用いたアニールを行なってもよい。具体的には、アルゴンガスを雰囲気ガスとして用いて、加熱温度を１１００℃、加熱時間を６０分といった条件を用いてもよい。
次に、図１４に示すように電極形成工程（Ｓ１６０）を実施する。具体的には、酸化膜１２６上にフォトリソグラフィ法を用いてパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとして用いて、ｎ＋領域１２４およびｐ＋領域１２５上に位置する酸化膜の部分をエッチングにより除去する。この後、レジスト膜上および当該酸化膜１２６において形成された開口部内部においてｎ＋領域１２４およびｐ＋領域１２５と接触するように、金属などの導電体膜を形成する。その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去（リフトオフ）する。ここで、導電体としては、たとえばニッケル（Ｎｉ）を用いることができる。この結果、図１８に示すように、ソース電極１１１およびドレイン電極１１２を得ることができる。なお、ここでアロイ化のための熱処理を行なうことが好ましい。具体的には、たとえば雰囲気ガスとして不活性ガスであるアルゴン（Ａｒ）ガスを用い、加熱温度を９５０℃、加熱時間を２分といった熱処理（アロイ化処理）を行なう。
その後、ソース電極１１１上に上部ソース電極１２７（図１３参照）を形成する。また、酸化膜１２６上にゲート電極１１０（図１３参照）を形成する。このようにして、図１３に示す半導体装置１０１を得ることができる。つまり、半導体装置１０１は、炭化珪素基板１のＳｉＣ層２０上にエピタキシャル層および電極を形成することにより作製される。
なお、上記実施の形態６においては、本発明の炭化珪素基板を用いて作製可能な半導体装置の一例として、縦型ＭＯＳＦＥＴに関して説明したが、作製可能な半導体装置はこれに限られない。たとえばＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；接合型電界効果トランジスタ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ；絶縁ゲートバイポーラトランジスタ）、ショットキーバリアダイオードなど、種々の半導体装置が本発明の炭化珪素基板を用いて作製可能である。また、上記実施の形態６においては、（０３−３８）面を主面とする炭化珪素基板上に動作層として機能するエピタキシャル層を形成して半導体装置が作製される場合について説明したが、上記主面として採用可能な結晶面はこれに限られず、（０００１）面を含めて用途に応じた任意の結晶面を上記主面として採用することができる。
（実施例１）
以下、本発明の実施例１について説明する。本発明の炭化珪素基板におけるオン抵抗および積層欠陥の有無を調査する実験を行なった。実験方法は以下の通りである。
まず、４Ｈ−ＳｉＣからなり、（０００１）面を主面とするベース基板およびＳｉＣ基板を準備した。ベース基板の不純物濃度は１×１０２０ｃｍ−３、ＳｉＣ基板の不純物濃度は１×１０１９ｃｍ−３とした。また、ベース基板およびＳｉＣ基板の不純物は窒素、厚みはそれぞれ２００μｍとした。そして、当該ベース基板およびＳｉＣ基板を上記実施の形態１と同様の方法により接合し、ベース層上にＳｉＣ層が形成された炭化珪素基板とした（実施例Ａ）。一方、比較のため、上記ＳｉＣ基板と同様の構成を有し、厚みが４００μｍであるもの（比較例Ａ）および上記ベース基板と同様の構成を有し、厚みが４００μｍであるもの（比較例Ｂ）も準備した。そして、上記実施例および比較例についてオン抵抗を測定した。
オン抵抗の測定は、以下のように実施した。まず、実施例ＡのＳｉＣ層の主面、および比較例Ａ、Ｂの（０００１）面側の主面を研磨した。次に、実施例Ａのベース基板側(裏面側)の主面および比較例Ａ、Ｂの（０００−１）面側の主面上にオーミック電極を形成した後、研磨された実施例ＡのＳｉＣ層の主面、および比較例Ａ、Ｂの（０００１）面側の主面上にショットキー電極を形成することにより、オン抵抗評価用ショットキーダイオードを作製した。その後、ダイシングにてチップ化した後、パッケージに実装し、ショットキーダイオードの順方向特性を測定した。そして、その飽和領域の傾きからオン抵抗を求めた。また、基板を１１５０℃において９０分間保持することによりドライ酸化した後、積層欠陥の有無を調査した。なお、実施例Ａにおけるベース層については、積層欠陥の有無の確認は行なわなかった。実験結果を表１に示す。
Figure 2010131570
表１を参照して、不純物濃度が１×１０１９ｃｍ−３である比較例Ａのオン抵抗は０．３２ｍΩｃｍ２となっていたのに対し、不純物濃度が１×１０２０ｃｍ−３である比較例Ｂのオン抵抗は０．１２ｍΩｃｍ２にまで低減されていた。しかし、この比較例Ｂにおいては、当該基板を用いた半導体装置の作製プロセスを想定したドライ酸化を実施した場合、積層欠陥の発生が確認された。したがって、比較例Ｂの炭化珪素基板を用いて高性能な半導体装置を作製することは困難であると考えられる。
これに対し、ベース層の不純物濃度を２×１０１９ｃｍ−３よりも大きい１×１０２０ｃｍ−３とする一方、ＳｉＣ層の不純物濃度を２×１０１９ｃｍ−３よりも小さい１×１０１９ｃｍ−３とした実施例Ａの炭化珪素基板のオン抵抗は、比較例Ａよりも低い０．２２ｍΩｃｍ２となるとともに、ＳｉＣ層には積層欠陥の発生が確認されなかった。
以上の実験結果より、本発明の炭化珪素基板によれば、熱処理による積層欠陥の発生を抑制しつつ、抵抗を低減することが可能な炭化珪素基板を提供できることが確認された。
なお、上記実施の形態および実施例においては、ベース上にＳｉＣ層が一層積層された場合について説明したが、本発明の炭化珪素基板はこれに限られず、厚み方向にＳｉＣ層が複数層積層されたものであってもよい。この場合、各ＳｉＣ層に含まれる不純物濃度は、ベース層から離れるに従って低くなるように設定することができる。これにより、厚み方向における不純物濃度の相違に起因した格子定数の急激な変化を回避することができ、炭化珪素基板における反りの発生等を抑制することができる。
（実施例２）
本発明の炭化珪素基板を用いて半導体装置を作製し、その優位性を確認する実験を行なった。まず、上記実施例１の実施例Ａの炭化珪素基板と同様の基板を準備し、当該基板を用いて上記実施の形態６と同様のＭＯＳＦＥＴを作製した（実施例）。一方、比較のため、上記実施例１の比較例Ｂの炭化珪素基板と同様の基板を準備し、当該基板を用いて上記実施の形態６と同様のＭＯＳＦＥＴを作製した（比較例）。
その結果、比較例のＭＯＳＦＥＴでは、耐圧保持層１２２を積層する為のエピタキシャル成長中の加熱により、耐圧保持層１２２には積層欠陥が導入され、デバイスの歩留まりが大幅に低下した。これに対し、実施例のＭＯＳＦＥＴでは、積層欠陥の導入に起因した歩留まりの低下は発生しなかった。
以上の実験結果より、本発明の炭化珪素基板を用いて縦型ＭＯＳＦＥＴなどの縦型デバイスを作製することにより、歩留まりの低下を抑制しつつ、オン抵抗の低減を実現できることが確認された。
上記実施の形態６において説明したように、本発明の炭化珪素基板を用いて半導体装置を作製することができる。すなわち、本発明の半導体装置は、上記本発明の炭化珪素基板上に動作層としてのエピタキシャル層が形成されている。より具体的には、本発明の半導体装置は、上記本発明の炭化珪素基板と、当該炭化珪素基板上に形成されたエピタキシャル成長層と、当該エピタキシャル層上に形成された電極とを備えている。つまり、本発明の半導体装置は、炭化珪素からなるベース層と、単結晶炭化珪素からなり、ベース層上に配置されたＳｉＣ層と、ＳｉＣ層上に形成されたエピタキシャル成長層と、当該エピタキシャル層上に形成された電極とを備えている。そして、ベース層の不純物濃度は２×１０１９ｃｍ−３よりも大きく、ＳｉＣ層の不純物濃度は５×１０１８ｃｍ−３よりも大きく２×１０１９ｃｍ−３よりも小さい。
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明の炭化珪素基板および半導体装置は、熱処理による積層欠陥の発生を抑制しつつ厚み方向の抵抗率を低減することが求められる炭化珪素基板および半導体装置に、特に有利に適用され得る。
１，２ 炭化珪素基板、１０ ベース層（ベース基板）、１０Ａ 主面、１０Ｂ 単結晶層、１１ 原料基板、２０ ＳｉＣ層（ＳｉＣ基板）、２０Ａ 主面、２０Ｂ 端面、３０ エピタキシャル成長層、４０ アモルファスＳｉＣ層、５０ オーミックコンタクト層、８１ 第１ヒータ、８２ 第２ヒータ、１０１ 半導体装置、１０２ 基板、１１０ ゲート電極、１１１ ソース電極、１１２ ドレイン電極、１２１ バッファ層、１２２ 耐圧保持層、１２３ ｐ領域、１２４ ｎ＋領域、１２５ ｐ＋領域、１２６ 酸化膜、１２７ 上部ソース電極。
【０００３】
化珪素からなり、上記ベース層上に配置されたＳｉＣ層とを備えている。ベース層の不純物濃度は２×１０１９ｃｍ−３よりも大きい。そして、ＳｉＣ層の不純物濃度は５×１０１８ｃｍ−３よりも大きく２×１０１９ｃｍ−３よりも小さい。さらに、ＳｉＣ層とベース層とは互いに接触しており、ＳｉＣ層とベース層とは接合されている。
［０００８］
本発明者は、炭化珪素基板において、熱処理による積層欠陥の発生を抑制しつつ、厚み方向の抵抗率を低減する方策について詳細な検討を行なった。その結果、不純物濃度が２×１０１９ｃｍ−３未満であれば熱処理による積層欠陥の発生を抑制可能である一方、２×１０１９ｃｍ−３を超えると積層欠陥の抑制が困難であることを見出した。したがって、炭化珪素基板に不純物濃度が２×１０１９ｃｍ−３よりも大きく、抵抗率の小さい層（ベース層）を設けるとともに、不純物濃度が２×１０１９ｃｍ−３よりも小さい層（ＳｉＣ層）をベース層上に配置することにより、その後にデバイスプロセスにおける熱処理が実施された場合でも、少なくともＳｉＣ層においては積層欠陥の発生を抑制することができる。そして、当該ＳｉＣ層上に炭化珪素からなるエピタキシャル成長層を形成して半導体装置を作製することにより、ベース層の存在による炭化珪素基板の抵抗率の低減を達成しつつ、ベース層に発生し得る積層欠陥の影響が半導体装置の特性に及ぶことを抑制することができる。一方、ＳｉＣ層の不純物濃度が５×１０１８ｃｍ−３以下の場合、当該ＳｉＣ層の抵抗率が大きくなりすぎるという問題が生じ得る。
［０００９］
このように、本発明の炭化珪素基板によれば、熱処理による積層欠陥の発生を抑制しつつ、厚み方向の抵抗率を低減することが可能な炭化珪素基板を提供することができる。ここで、「不純物」とは、炭化珪素基板に多数キャリアを発生させるために導入される不純物をいう。
［００１０］
上記炭化珪素基板においては、ＳｉＣ層上に形成され、単結晶炭化珪素からなるエピタキシャル成長層をさらに備えており、エピタキシャル成長層における積層欠陥密度は、ベース層における積層欠陥密度よりも小さくなっていてもよい。
［００１１］
ＳｉＣ層上にエピタキシャル成長層を形成するに際しては、たとえば炭化

Claims (17)

  1. 炭化珪素からなるベース層（１０）と、
    単結晶炭化珪素からなり、前記ベース層（１０）上に配置されたＳｉＣ層（２０）とを備え、
    前記ベース層（１０）の不純物濃度は２×１０１９ｃｍ−３よりも大きく、
    前記ＳｉＣ層（２０）の不純物濃度は５×１０１８ｃｍ−３よりも大きく２×１０１９ｃｍ−３よりも小さい、炭化珪素基板（１）。
  2. 前記ＳｉＣ層（２０）上に形成され、単結晶炭化珪素からなるエピタキシャル成長層（３０）をさらに備え、
    前記エピタキシャル成長層（３０）における積層欠陥密度は、前記ベース層（１０）における積層欠陥密度よりも小さくなっている、請求の範囲第１項に記載の炭化珪素基板（１）。
  3. 前記ベース層（１０）に含まれる不純物と、前記ＳｉＣ層（２０）に含まれる不純物とは異なっている、請求の範囲第１項に記載の炭化珪素基板（１）。
  4. 前記ベース層（１０）に含まれる不純物は窒素またはリンであり、
    前記ＳｉＣ層（２０）に含まれる不純物は窒素またはリンである、請求の範囲第１項に記載の炭化珪素基板（１）。
  5. 前記ＳｉＣ層（２０）は、平面的に見て複数並べて配置されている、請求の範囲第１項に記載の炭化珪素基板（１）。
  6. 前記ベース層（１０）は単結晶炭化珪素からなり、
    前記ＳｉＣ層（２０）のＸ線ロッキングカーブの半値幅は、前記ベース層（１０）のＸ線ロッキングカーブの半値幅よりも小さくなっている、請求の範囲第１項に記載の炭化珪素基板（１）。
  7. 前記ベース層（１０）は単結晶炭化珪素からなり、
    前記ＳｉＣ層（２０）のマイクロパイプ密度は、前記ベース層（１０）のマイクロパイプ密度よりも低い、請求の範囲第１項に記載の炭化珪素基板（１）。
  8. 前記ベース層（１０）は単結晶炭化珪素からなり、
    前記ＳｉＣ層（２０）の転位密度は、前記ベース層（１０）の転位密度よりも低い、請求の範囲第１項に記載の炭化珪素基板（１）。
  9. 前記ベース層（１０）は、前記ＳｉＣ層（２０）に対向する側の主面（１０Ａ）を含むように単結晶炭化珪素からなる単結晶層（１０Ｂ）を含んでいる、請求の範囲第１項に記載の炭化珪素基板（１）。
  10. 前記ＳｉＣ層（２０）のＸ線ロッキングカーブの半値幅は、前記単結晶層（１０Ｂ）のＸ線ロッキングカーブの半値幅よりも小さくなっている、請求の範囲第９項に記載の炭化珪素基板（１）。
  11. 前記ＳｉＣ層（２０）のマイクロパイプ密度は、前記単結晶層（１０Ｂ）のマイクロパイプ密度よりも低い、請求の範囲第９項に記載の炭化珪素基板（１）。
  12. 前記ＳｉＣ層（２０）の転位密度は、前記単結晶層（１０Ｂ）の転位密度よりも低い、請求の範囲第９項に記載の炭化珪素基板（１）。
  13. 前記ＳｉＣ層（２０）の、前記ベース層（１０）とは反対側の主面（２０Ａ）は、｛０００１｝面に対するオフ角が５０°以上６５°以下となっている、請求の範囲第１項に記載の炭化珪素基板（１）。
  14. 前記ベース層（１０）とは反対側の主面（２０Ａ）のオフ方位と＜１−１００＞方向とのなす角は５°以下となっている、請求の範囲第１３項に記載の炭化珪素基板（１）。
  15. 前記ベース層（１０）とは反対側の主面（２０Ａ）の、＜１−１００＞方向における｛０３−３８｝面に対するオフ角は−３°以上５°以下である、請求の範囲第１４項に記載の炭化珪素基板（１）。
  16. 前記ベース層（１０）とは反対側の主面（２０Ａ）のオフ方位と＜１１−２０＞方向とのなす角は５°以下となっている、請求の範囲第１３項に記載の炭化珪素基板（１）。
  17. 炭化珪素基板（１０２）と、
    前記炭化珪素基板（１０２）上に形成されたエピタキシャル成長層（１２２）と、
    前記エピタキシャル成長層（１２２）上に形成された電極（１１１）とを備え、
    前記炭化珪素基板（１０２）は、請求の範囲第１項に記載の炭化珪素基板（１）である、半導体装置（１０１）。
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Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG164324A1 (en) * 2009-02-20 2010-09-29 Semiconductor Energy Lab Semiconductor device and manufacturing method of the same
CN102422388A (zh) 2009-05-11 2012-04-18 住友电气工业株式会社 碳化硅衬底和半导体器件
JPWO2011058830A1 (ja) * 2009-11-13 2013-03-28 住友電気工業株式会社 半導体基板の製造方法
JPWO2011096109A1 (ja) * 2010-02-05 2013-06-10 住友電気工業株式会社 炭化珪素基板の製造方法
JP2011246315A (ja) * 2010-05-28 2011-12-08 Sumitomo Electric Ind Ltd 炭化珪素基板およびその製造方法
JP5447206B2 (ja) * 2010-06-15 2014-03-19 住友電気工業株式会社 炭化珪素単結晶の製造方法および炭化珪素基板
CN102869816A (zh) * 2011-03-22 2013-01-09 住友电气工业株式会社 碳化硅衬底
JP2012201543A (ja) * 2011-03-25 2012-10-22 Sumitomo Electric Ind Ltd 炭化珪素基板
JP2013018693A (ja) * 2011-06-16 2013-01-31 Sumitomo Electric Ind Ltd 炭化珪素基板およびその製造方法
JP6011340B2 (ja) 2011-08-05 2016-10-19 住友電気工業株式会社 基板、半導体装置およびこれらの製造方法
JPWO2013073216A1 (ja) * 2011-11-14 2015-04-02 住友電気工業株式会社 炭化珪素基板、半導体装置およびこれらの製造方法
KR101984698B1 (ko) * 2012-01-11 2019-05-31 삼성전자주식회사 기판 구조체, 이로부터 제조된 반도체소자 및 그 제조방법
JP6119100B2 (ja) * 2012-02-01 2017-04-26 住友電気工業株式会社 炭化珪素半導体装置
TWI456737B (zh) * 2012-03-05 2014-10-11 Richtek Technology Corp 垂直式半導體元件及其製造方法
CN103325747A (zh) * 2012-03-19 2013-09-25 立锜科技股份有限公司 垂直式半导体元件及其制造方法
JP5884585B2 (ja) 2012-03-21 2016-03-15 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9466552B2 (en) * 2012-03-30 2016-10-11 Richtek Technology Corporation Vertical semiconductor device having a non-conductive substrate and a gallium nitride layer
KR101386119B1 (ko) * 2012-07-26 2014-04-21 한국전기연구원 ＳｉＣ ＭＯＳＦＥＴ의 오믹 접합 형성방법
US9184229B2 (en) * 2012-07-31 2015-11-10 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
US8860040B2 (en) 2012-09-11 2014-10-14 Dow Corning Corporation High voltage power semiconductor devices on SiC
US9018639B2 (en) 2012-10-26 2015-04-28 Dow Corning Corporation Flat SiC semiconductor substrate
US9017804B2 (en) 2013-02-05 2015-04-28 Dow Corning Corporation Method to reduce dislocations in SiC crystal growth
US9738991B2 (en) 2013-02-05 2017-08-22 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a supporting shelf which permits thermal expansion
US9797064B2 (en) 2013-02-05 2017-10-24 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a support shelf which permits thermal expansion
JP6297783B2 (ja) * 2013-03-08 2018-03-20 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US8940614B2 (en) 2013-03-15 2015-01-27 Dow Corning Corporation SiC substrate with SiC epitaxial film
JP6119564B2 (ja) 2013-11-08 2017-04-26 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6356428B2 (ja) * 2014-02-17 2018-07-11 株式会社東芝 半導体装置およびその製造方法
CN103855206A (zh) * 2014-02-18 2014-06-11 宁波达新半导体有限公司 绝缘栅双极晶体管及其制造方法
JP2015176995A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置およびその製造方法
JP6180978B2 (ja) * 2014-03-20 2017-08-16 株式会社東芝 半導体装置およびその製造方法
US9279192B2 (en) 2014-07-29 2016-03-08 Dow Corning Corporation Method for manufacturing SiC wafer fit for integration with power device manufacturing technology
DE112014007063T5 (de) * 2014-10-14 2017-06-29 Mitsubishi Electric Corporation Siliciumcarbid-Epitaxialwafer-Herstellungsverfahren
CN104465721B (zh) * 2014-12-05 2019-05-14 国家电网公司 一种碳化硅外延材料及其制备方法
JP2017059600A (ja) 2015-09-14 2017-03-23 株式会社東芝 半導体装置及びその製造方法
JP6696499B2 (ja) * 2015-11-24 2020-05-20 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
CN105679647B (zh) * 2015-12-31 2018-06-29 清华大学 具有原子级平整表面的衬底的制备方法
DE112017003660B4 (de) * 2016-07-21 2024-08-01 Mitsubishi Electric Corp. Siliciumcarbid-halbleitereinheit und verfahren zur herstellung einer siliciumcarbid-halbleitereinheit
JP6703915B2 (ja) 2016-07-29 2020-06-03 富士電機株式会社 炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法
KR101866869B1 (ko) 2016-08-18 2018-06-14 주식회사 티씨케이 SiC 소재 및 SiC 복합 소재
CN110214363B (zh) * 2017-01-31 2023-07-28 住友电气工业株式会社 碳化硅外延衬底和制造碳化硅半导体器件的方法
DE112017006972T5 (de) * 2017-01-31 2019-10-17 Sumitomo Electric Industries, Ltd. Siliziumcarbid-Epitaxiesubstrat und Verfahren zur Herstellung einer Siliziumcarbid-Halbleitervorrichtung
JP6883745B2 (ja) 2017-03-24 2021-06-09 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法
US11233141B2 (en) 2018-01-16 2022-01-25 Ipower Semiconductor Self-aligned and robust IGBT devices
CN111602250B (zh) * 2018-02-07 2023-08-11 艾鲍尔半导体 具有用于场截止和反向传导的三维背侧结构的igbt器件
KR102649978B1 (ko) 2018-05-03 2024-03-22 엘지전자 주식회사 정수기의 제어 방법
EP3666935B1 (en) * 2018-10-16 2024-05-22 Sicc Co., Ltd. High-purity silicon carbide single crystal substrate and preparation method therefor
JP7143769B2 (ja) * 2019-01-10 2022-09-29 三菱電機株式会社 炭化珪素半導体基板の製造方法及び炭化珪素半導体装置の製造方法
JP7410478B2 (ja) * 2019-07-11 2024-01-10 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7416935B2 (ja) * 2019-11-14 2024-01-17 ファーウェイ デジタル パワー テクノロジーズ カンパニー リミテッド 半導体基板、その製造方法、及び半導体装置
TWI811746B (zh) * 2020-07-27 2023-08-11 環球晶圓股份有限公司 碳化矽晶種及其製造方法、碳化矽晶體的製造方法
KR102442732B1 (ko) * 2021-11-05 2022-09-13 주식회사 쎄닉 탄화규소 웨이퍼 및 이의 제조방법
TWI831512B (zh) * 2022-12-09 2024-02-01 鴻揚半導體股份有限公司 半導體裝置和其形成方法

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637276B2 (ja) * 1988-01-18 1994-05-18 株式会社豊田自動織機製作所 上下移動機構付プッシャー装置
JP2846986B2 (ja) 1991-10-30 1999-01-13 三菱マテリアル株式会社 半導体ウェーハの製造方法
JPH0748198A (ja) * 1993-08-05 1995-02-21 Sumitomo Electric Ind Ltd ダイヤモンドの合成法
JPH10223835A (ja) * 1997-02-05 1998-08-21 Hitachi Ltd 半導体装置とその製造方法
JP2961522B2 (ja) 1997-06-11 1999-10-12 日本ピラー工業株式会社 半導体電子素子用基板およびその製造方法
JP3254559B2 (ja) * 1997-07-04 2002-02-12 日本ピラー工業株式会社 単結晶ＳｉＣおよびその製造方法
CA2263339C (en) * 1997-06-27 2002-07-23 Kichiya Tanino Single crystal sic and process for preparing the same
JPH1187200A (ja) * 1997-09-05 1999-03-30 Toshiba Corp 半導体基板及び半導体装置の製造方法
JP2939615B2 (ja) 1998-02-04 1999-08-25 日本ピラー工業株式会社 単結晶ＳｉＣ及びその製造方法
US6246076B1 (en) * 1998-08-28 2001-06-12 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures
JP2000277405A (ja) * 1999-03-29 2000-10-06 Meidensha Corp 半導体素子の製造方法
DE60033829T2 (de) * 1999-09-07 2007-10-11 Sixon Inc. SiC-HALBLEITERSCHEIBE, SiC-HALBLEITERBAUELEMENT SOWIE HERSTELLUNGSVERFAHREN FÜR EINE SiC-HALBLEITERSCHEIBE
JP2002015619A (ja) 2000-06-29 2002-01-18 Kyocera Corp 導電性材及びそれを用いた耐プラズマ部材及び半導体製造用装置
JP4843854B2 (ja) * 2001-03-05 2011-12-21 住友電気工業株式会社 Ｍｏｓデバイス
US6909119B2 (en) * 2001-03-15 2005-06-21 Cree, Inc. Low temperature formation of backside ohmic contacts for vertical devices
JP4802380B2 (ja) * 2001-03-19 2011-10-26 株式会社デンソー 半導体基板の製造方法
DE10247017B4 (de) * 2001-10-12 2009-06-10 Denso Corp., Kariya-shi SiC-Einkristall, Verfahren zur Herstellung eines SiC-Einkristalls, SiC-Wafer mit einem Epitaxiefilm und Verfahren zur Herstellung eines SiC-Wafers, der einen Epitaxiefilm aufweist
JP3559971B2 (ja) * 2001-12-11 2004-09-02 日産自動車株式会社 炭化珪素半導体装置およびその製造方法
FR2834123B1 (fr) * 2001-12-21 2005-02-04 Soitec Silicon On Insulator Procede de report de couches minces semi-conductrices et procede d'obtention d'une plaquette donneuse pour un tel procede de report
US6562127B1 (en) * 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
US8080826B1 (en) * 2002-02-14 2011-12-20 Rf Micro Devices, Inc. High performance active and passive structures based on silicon material bonded to silicon carbide
US20040144301A1 (en) * 2003-01-24 2004-07-29 Neudeck Philip G. Method for growth of bulk crystals by vapor phase epitaxy
KR100988104B1 (ko) * 2003-01-28 2010-10-18 스미토모덴키고교가부시키가이샤 다이아몬드 복합 기판 및 그의 제조 방법
CN100505318C (zh) * 2003-06-13 2009-06-24 住友电气工业株式会社 场效应晶体管
JP4238357B2 (ja) 2003-08-19 2009-03-18 独立行政法人産業技術総合研究所 炭化珪素エピタキシャルウエハ、同ウエハの製造方法及び同ウエハ上に作製された半導体装置
JP4219800B2 (ja) 2003-12-22 2009-02-04 株式会社豊田中央研究所 ＳｉＣ単結晶の製造方法
CN100533663C (zh) * 2004-03-18 2009-08-26 克里公司 减少堆垛层错成核位置的光刻方法和具有减少的堆垛层错位置的结构
JP4874527B2 (ja) 2004-04-01 2012-02-15 トヨタ自動車株式会社 炭化珪素半導体基板及びその製造方法
JP4442366B2 (ja) 2004-08-27 2010-03-31 住友電気工業株式会社 エピタキシャルＳｉＣ膜とその製造方法およびＳｉＣ半導体デバイス
JP4733485B2 (ja) * 2004-09-24 2011-07-27 昭和電工株式会社 炭化珪素単結晶成長用種結晶の製造方法、炭化珪素単結晶成長用種結晶、炭化珪素単結晶の製造方法、および炭化珪素単結晶
US7314520B2 (en) 2004-10-04 2008-01-01 Cree, Inc. Low 1c screw dislocation 3 inch silicon carbide wafer
JP2006228961A (ja) 2005-02-17 2006-08-31 Toyota Central Res & Dev Lab Inc 半導体装置
JPWO2006114999A1 (ja) * 2005-04-18 2008-12-18 国立大学法人京都大学 化合物半導体装置及び化合物半導体製造方法
JP4775102B2 (ja) * 2005-05-09 2011-09-21 住友電気工業株式会社 半導体装置の製造方法
US7391058B2 (en) * 2005-06-27 2008-06-24 General Electric Company Semiconductor devices and methods of making same
JP2008004726A (ja) 2006-06-22 2008-01-10 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
JP4916247B2 (ja) * 2006-08-08 2012-04-11 トヨタ自動車株式会社 炭化珪素半導体装置及びその製造方法
CN100438083C (zh) * 2006-12-23 2008-11-26 厦门大学 δ掺杂4H-SiC PIN结构紫外光电探测器及其制备方法
JP4748067B2 (ja) 2007-01-15 2011-08-17 株式会社デンソー 炭化珪素単結晶の製造方法および製造装置
JP2008226997A (ja) 2007-03-09 2008-09-25 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2008235776A (ja) 2007-03-23 2008-10-02 Sumco Corp 貼り合わせウェーハの製造方法
JP4348408B2 (ja) * 2007-03-29 2009-10-21 パナソニック株式会社 半導体装置の製造方法
CN101542688B (zh) * 2007-03-29 2011-03-30 松下电器产业株式会社 碳化硅半导体元件的制造方法
FR2914488B1 (fr) * 2007-03-30 2010-08-27 Soitec Silicon On Insulator Substrat chauffage dope
JP2008280207A (ja) 2007-05-10 2008-11-20 Matsushita Electric Ind Co Ltd ＳｉＣ単結晶基板の製造方法
JP2009117533A (ja) * 2007-11-05 2009-05-28 Shin Etsu Chem Co Ltd 炭化珪素基板の製造方法
JP5157843B2 (ja) * 2007-12-04 2013-03-06 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
JP5504597B2 (ja) * 2007-12-11 2014-05-28 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
JP2010184833A (ja) * 2009-02-12 2010-08-26 Denso Corp 炭化珪素単結晶基板および炭化珪素単結晶エピタキシャルウェハ
CN102422388A (zh) 2009-05-11 2012-04-18 住友电气工业株式会社 碳化硅衬底和半导体器件
CA2761473A1 (en) 2009-05-11 2010-11-18 Sumitomo Electric Industries, Ltd. Semiconductor device
US20120070605A1 (en) 2009-09-24 2012-03-22 Sumitomo Electric Industries, Ltd. Silicon carbide ingot, silicon carbide substrate, manufacturing method thereof, crucible, and semiconductor substrate
US20110221039A1 (en) * 2010-03-12 2011-09-15 Sinmat, Inc. Defect capping for reduced defect density epitaxial articles
JP2011233638A (ja) * 2010-04-26 2011-11-17 Sumitomo Electric Ind Ltd 炭化珪素基板およびその製造方法
JP2011243848A (ja) * 2010-05-20 2011-12-01 Sumitomo Electric Ind Ltd 炭化珪素基板の製造方法
JP2011256053A (ja) * 2010-06-04 2011-12-22 Sumitomo Electric Ind Ltd 複合基板およびその製造方法

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